JPH11311644A - ピークホールド回路 - Google Patents

Abstract

(57)【要約】 【課題】ホールド電圧保持用の容量素子を外付けとしな
いで、数Ｈｚから数十Ｈｚの低い入力信号に対応でき、
しかも簡単なプロセスで半導体集積回路中に作製でき、
システムの小型化、部品点数の削減ができ、ひいては装
置のコスト削減を図れるピークホールド回路を提供す
る。 【解決手段】クランプ基準電圧Ｖcramを受けて、ホール
ド期間中の整流素子１２０のオペアンプ１１０の出力側
ノードの電圧をアナロググランドからホールド電圧の間
に電圧、もしくは、ホールド期間中のオペアンプ１１０
の出力が振り切れた電圧よりもアナロググランドよりの
電圧にクランプするクランプ回路１５０を設ける。これ
により、ピークホールド回路のホールド電圧保持特性を
阻害する整流素子等のリーク電流を減少させることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号のピ
ーク電圧を検出するピークホールド回路に関するもので
ある。

【０００２】

【従来の技術】ピークホールド回路は、アナログ入力信
号のピーク電圧を検出することにより、入力信号のエン
ベロープを検出できたり、増幅ステージの最適なゲイン
への制御や最適な比較電圧の制御が可能になることか
ら、入力振幅が一定しないアナログ信号の処理系におい
て有用な回路である。このため、ピーク検出回路とし
て、通信用やサーボ制御用、記録媒体からの再生用な
ど、各種センサで読み取ったアナログ信号の処理回路に
使用されている。

【０００３】図６２および図６３は、一般的に用いられ
ているピークホールド回路の構成例を示す回路図であっ
て、図６２は整流素子にｐチャネルＭＯＳ（ＰＭＯＳ）
トランジスタＰＭＯＳを用いた上限値用のピークホール
ド回路の回路図、図６３は整流素子にｎチャネルＭＯＳ
（ＮＭＯＳ）トランジスタを用いた下限値用のピークホ
ールド回路の回路図である。これらのピークホールド回
路は、オペアンプと整流素子と容量素子を主構成要素と
して構成されている。

【０００４】具体的には、上限値用ピークホールド回路
１０は、アナログ入力信号ＩＮが非反転入力端子（＋）
に供給され、ホールドノードＮＤ１１の電圧が反転入力
端子（−）に帰還される演算増幅器（以下、オペアンプ
という）ＡＭＰ１１と、オペアンプＡＭＰ１１の出力側
とホールドノードＮＤ１１との間に接続され、ゲートと
ドレインが接続され、基板が電源電圧Ｖ_DDの供給ライン
に接続された整流素子としてのＰＭＯＳトランジスタＰ
Ｔ１１と、ホールドノードＮＤ１１と接地ＧＮＤ（また
はＶ_DD、アナロググランド）との間に接続された容量素
子Ｃ１１とを主構成要素として構成されている。この上
限値用ピークホールド回路１０のＰＭＯＳトランジスタ
ＰＴ１１からなる整流素子は、オペアンプＡＭＰ１１の
出力側からホールドノードＮＤ１１に向かって順方向と
なるように接続されている。

【０００５】同様に、下限値用ピークホールド回路２０
は、アナログ入力信号ＩＮが非反転入力端子（＋）に供
給され、ホールドノードＮＤ２１の電圧が反転入力端子
（−）に帰還されるオペアンプＡＭＰ２１と、オペアン
プＡＭＰ２１の出力側とホールドノードＮＤ２１との間
に接続され、ゲートとドレインが接続され、基板が電源
電圧Ｖ_SS（接地レベル）の供給ラインに接続された整流
素子としてのＮＭＯＳトランジスタＮＴ２１と、ホール
ドノードＮＤ２１と接地ＧＮＤ（またはＶ_DD、アナログ
グランド）との間に接続された容量素子Ｃ２１とを主構
成要素として構成されている。この下限値用ピークホー
ルド回路２０のＮＭＯＳトランジスタＮＴ２１からなる
整流素子は、ホールドノードＮＤ２１からオペアンプＡ
ＭＰ２１の出力側に向かって順方向となるように接続さ
れている。

【０００６】また、ピークホールド回路においては、電
源投入時あるいはノイズ入力時に、一旦、本当の入力信
号のピーク値よりも大きな振幅がホールドされると、す
ぐには正しいピーク値まで戻らないため誤動作が発生す
る可能性がある。このため、上限値側のピークホールド
回路１０にはホールド電圧を電圧ＶＲＳＴに引き下げる
ためのスイッチとしてのＮＭＯＳトランジスタＮＴ１１
（基板は接地ラインに接続）、下限値側のピークホール
ド回路２０にはホールド電圧を電圧ＶＲＳＴまで引き上
げるためのスイッチとしてのＰＭＯＳトランジスタＰＴ
２２（基板は電源電圧Ｖ_DDまたは電圧ＶＲＳＴの供給ラ
インに接続）が設けられている。なお、ピークホールド
回路の出力電圧が、コンパレータの比較参照電圧として
使用される場合は、電圧ＶＲＳＴは、入力信号が無信号
状態のときにノイズ成分を検出しない電圧に設定され
る。

【０００７】以下に、ピークホールド回路の特性がどの
ようにして決まっているか、最大ホールド電圧、リーク
電流とホールド電圧保持特性、ホールド電圧の精度につ
いて、上限値用回路を例に詳しく説明する。なお、詳細
な説明は避けるが、ホールド電圧をリセットした後、リ
セット解除時に誤った電圧に変化しないように注意する
ことも必要である。

【０００８】（１）最大ホールド電 圧 図６４は、ピークホールド回路の動作波形例を示す図で
ある。図６４に示すように、上限値側のピークホールド
回路１０の場合、入力信号ＩＮがホールド電圧よりも大
きくなるとオペアンプＡＭＰ１１の出力は、入力信号Ｉ
ＮよりもＰＭＯＳトランジスタＰＴ１１からなる整流素
子のしきい値程度高い電圧付近で発振しながら、入力信
号ＩＮに追従するようにホールド電圧を引き上げてい
く。入力信号ＩＮがピーク値を過ぎるとオペアンプＡＭ
Ｐ１１はそのダイナミックレンジの下限付近の電圧を出
力する。なお、図６４は上限値側のピークホールド回路
の動作例であるが、下限値側のピークホールド回路の動
作は、極性を上下反転したものとなる。

【０００９】さて、ピークホールド回路の出力がホール
ドできる最大のピーク電圧は、オペアンプのダイナミッ
クレンジからさらに整流素子のしきい値を引いた電圧と
なる。整流素子にＭＯＳトランジスタを用いた場合に
は、基板効果により実効的なしきい値電圧Ｖthが変わる
ため、上限値側のピークホールド回路においてＰＭＯＳ
トランジスタＰＴ１１の代わりにＮＭＯＳトランジスタ
を用いた場合、ホールド可能な最大振幅が小さくなって
しまう。

【００１０】ここで、図６５に示すような入出力特性を
示すピークホールド回路のダイナミックレンジの削れた
部分の電圧をＶdoffとすると、ホールド電圧の最大値Ｈ
ＯＬＤmax は次式で与えられる。

【００１１】

【数１】 ＨＯＬＤmax ＝Ｖ_DD／２−Ｖdoff−｜Ｖth｜ …（１）

【００１２】たとえば、上限値側のピークホールド回路
で整流素子がＰＭＯＳトランジスタの場合、Ｖ_DD＝５
Ｖ、Ｖdoff＝０．８Ｖ、Ｖth＝−０．８Ｖとすると、Ｈ
ＯＬＤmax ≒０．９Ｖo-p となる。上限値側のピークホ
ールド回路で整流素子がＮＭＯＳトランジスタの場合は
基板効果のため、ＨＯＬＤｍａｘ≒０．２Ｖo-p とな
る。

【００１３】（２）リーク電流とホ ールド電圧保持特性 図６６は、ピークホールド回路のホールドノードに接続
した素子にリーク電流があった場合の回路動作例を示す
波形図である。リーク電流が全くゼロになるということ
は通常では有りえないことなので、ピークホールド回路
を設計するときには、どのような電圧に向かってリーク
電流が流れるようにするかが重要なポイントとなる。

【００１４】上限値側のピークホールド回路の場合、Ｖ
_DD側に向かうリーク電流が支配的なときは、ホールド電
圧は本当の入力信号のピーク値よりも大きな値に経時変
化し、リセットをかけなおす手段がなければ誤動作が発
生する。Ｖ_SS側に向かうリーク電流が支配的な場合に
は、ホールド電圧は入力信号のピーク値を過ぎた後小さ
くなる方向に経時変化していくが、次のピークにおいて
新たにピーク値をホールドしなおすため、ホールド電圧
の精度の問題は残るが誤動作は前者よりも発生しにく
い。下限値側のピークホールド回路は、Ｖ_SS側に向かう
リーク電流が支配的な場合に誤動作が発生しやすく、Ｖ
_DD側に向かうリーク電流が支配的な場合には誤動作が発
生しにくい。

【００１５】次に、実際にリーク電流がどのような箇所
で流れるのかを詳しく説明する。整流素子にＭＯＳトラ
ンジスタを用いた場合には、図６７、図６８に示すよう
に、ホールドノード側のソースドレインのＰＮ接合リー
ク電流ＩＪＬ１がバルク端子に向かって流れ、ＮＭＯＳ
トランジスタではＶ_SSに向かって流れ、ＰＭＯＳトラン
ジスタではＶ_DDに向かって流れる。または、トランジス
タのサブスレッショルドリーク電流ＩＳＴＬ１がアンプ
の出力電圧、すなわち、ホールド電圧とは逆の極性側の
ダイナミックレンジの限界の電圧に向かって流れる。

【００１６】また、ホールド電圧のリセット用のＭＯＳ
トランジスタには、ホールドノード側のソース・ドレイ
ンのＰＮ接合リーク電流ＩＪＬ２がバルク端子に向かっ
て流れる。バルク端子の電圧は、ＮＭＯＳトランジスタ
ではＶ_SS、ＰＭＯＳトランジスタではＶ_DDでも良いが、
３端子のＭＯＳトランジスタの場合（４端子の場合でも
構わないが）には、バルク端子の電圧はリセット電圧Ｖ
ＲＳＴでも良い。また、トランジスタのサブスレッショ
ルドリーク電流ＩＳＴＬ２がリセット電圧ＶＲＳＴに向
かって流れる。

【００１７】ホールド電圧のリーク電流による経時変化
を半定量的に考えるため、各リーク源を高抵抗と見な
し、整流素子のＰＮ接合リークをＲJL1 、サブスレッシ
ョルドリークをＲSTL1、リセット用トランジスタのＰＮ
接合リークをＲJL2 、サブスレッショルドリークをＲST
L2とする。そして、図６７、図６８のピークホールド回
路のリーク電流による経時変化モデルを図６９および図
７０に示す。各リーク電流の大きさは、各デバイス毎に
大きくばらつくため、図６９の上限値側のピークホール
ド回路でＶ_DDに向かうリーク電流が支配的になった場合
や図７０の下限値側のピークホールド回路でＶ_SSに向か
うリーク電流が支配的になった場合には、誤動作が発生
するおそれがある。このため、意識的に外付けの抵抗Ｒ
EXT でＶＲＳＴに向かう電流を支配的にしている。

【００１８】リーク電流を表した抵抗を、１つの等価な
合成抵抗と１つの合成電源に置き換えると次のようにな
る。

【００１９】

【数２】 //ＲLEAK＝（Σ（１／Ｒi ））^-1 //ＶLEAK＝（Σ（Ｖi ／Ｒi ））ｘ//ＲLEAK …（２）

【００２０】したがって、ホールド電圧の経時変化は次
のようになる。

【００２１】

【数３】 Ｖ（ｔ）＝//ＶLEAK＋（ＶHOLD−//ＶLEAK） ｅｘｐ（−ｔ／（Ｃhold・//ＲLEAK）） …（３）

【００２２】ただし、Ｃholdは電圧保持用容量素子Ｃ１
１の容量値である。この式はアナロググランドＡＧＮＤ
を基準にしても同じ形の式となる。１周期分、すなわち
ｔ＝０からｔ＝１／ｆの間でのホールド電圧の変化量Δ
ＶL は、次のようになる。

【００２３】

【数４】 ΔＶL ＝−（ＶHOLD−//ＶLEAK）｛１−exp （−１／（ｆ・Ｃhold ・//ＲLEAK））≒−（ＶHOLD−//ＶLEAK）／（ｆ・Ｃhold・//ＲLEAK） …（４）

【００２４】今、整流素子にＮＭＯＳトランジスタを用
いて上限値側のピークホールド回路を使ったとする。セ
ンタープロセス条件、常温におけるトランジスタのリー
ク電流が３ｅ−１６Ａ／Ｖ・μｍで、リーク電流のプロ
セスばらつきによる増加が２桁、温度依存性による増加
が２桁あるとする。トランジスタのチャネル幅を５μｍ
とすると、リーク電流を表した抵抗//ＲLEAKは次のよう
になる。

【００２５】

【数５】 //ＲLEAK＝１／（３ｅ−１６＊５＊１ｅ＋４）＝６．７ｅ＋１０Ω …（５）

【００２６】ここで、電圧保持用の容量素子の容量値を
２０ｐＦ、信号周波数を１０Ｈｚとする。Ｖ_SS基準の電
圧でＶHOLD＝２．７Ｖ、ＶLEAK＝０．８Ｖとすると式
（４）より、ΔＶL ≒０．１１Ｖとなる。これは、ＡＧ
ＮＤ＝２．５Ｖ基準の入力信号では、１周期の間にホー
ルドした電圧の半分以上変動してしまうことを意味して
いる。また、信号周波数が１００Ｈｚになれば、ΔＶL
≒０．０１１Ｖとなり、ホールド初期電圧の約９４．５
％保持したことになる。したがって、数Ｈｚから数十Ｈ
ｚの入力信号が入る可能性のあるサーボ制御回路では、
１桁以上マージンを上げる工夫が必要である。

【００２７】式（４）から分かるように、ピークホール
ド回路におけるホールド電圧の経時変化を小さくするた
めには、式（４）の右辺において係数項のＶHOLD−//Ｖ
LEAKの値を小さくするとともに、変化の時定数を示すｅ
ｘｐ関数の中のＣhold・//ＲLEAKの値を大きくすれば良
い。ＶHOLD−//ＶLEAKは回路的工夫で小さくでき、Ｃho
ldはレイアウト面積を大きくするか高容量専用工程の追
加で大きくでき、//ＲLEAKはデバイス構造やプロセス的
工夫で大きくできる。

【００２８】ディスクリートの素子の組合せでピークホ
ールド回路を構成する場合には、意識的にＶＲＳＴに向
かって電流を流す高抵抗を付けることで、ＶHOLD−//Ｖ
LEAKの値を小さくし、Ｃholdの値を十分大きな値に設定
し、Ｃhold・//ＲLEAKの値を大きくすることで必要なホ
ールド電圧保持特性を得ることができる。

【００２９】（３）ホールド電圧の 精度 ピークホールド回路はホールド出力の変化が非可逆的な
回路のため、ホールド電圧の動作を詳細に検討すると、
入力信号の変化に対して階段波のような形で追従してい
こうとする。

【００３０】図７１は、ピークホールド回路の詳細な動
作波形を示す図であり、図７２は、ピークホールド回路
におけるいわゆるフィードバックループの概略を示す図
である。ピークホールド回路に用いているオペアンプの
内部遅延時間をτa 、入力信号のスル−レートをＳｉ
ｎ、ホールドノードにおけるスルーレートをＳｈとし、
上限側のピークホールド回路を例にとってその動作を以
下に明らかにする。

【００３１】入力信号がホールド電圧より大きくなった
とき、ホールド電圧はすぐには変化せず、オペアンプの
内部遅延時間τa が経ってから変化し始める。ホールド
電圧は入力信号より大きなスルーレートで変化すること
により、さらにτ１が経って入力信号に追い付くが、こ
こですぐに変化することを終了せず、さらにオペアンプ
の内部遅延時間τa が経って入力信号をオーバーシュー
トしてから変化を終了する。さらに、τz が経って入力
信号がホールド電圧に追い付き追い越すと、また、上記
の動作を繰り返すこととなる。ホールド出力の階段波の
１段当たりの変化電圧をΔＶとすると、ホールド電圧の
精度となる。

【００３２】ピークホールド回路のホールド電圧の精度
ΔＶは、次式で与えられる。

【数６】 ΔＶ＝Ｓｈ² ・τa ／（Ｓｈ−Ｓｉｎ） …（６）

【００３３】ここで、Ｓｈ＞Ｓｉｎでなければ、ピーク
ホールド出力は入力信号に追従できないおそれがある。
Ｓｉｎ≒＜Ｓｈのとき、Ｓｈ／Ｓｉｎ＝２のときΔＶは
最小で、次のようになる

【００３４】

【数７】 ΔＶ＝４・Ｓｉｎ・τa ＝２・Ｓｈ・τa …（７）

【００３５】また、ＳｉｎがＳｈに比較して小（Ｓｈ＞
＞Ｓｉｎ）のとき、次のようになる。

【００３６】

【数８】 ΔＶ＝Ｓｈ・τa …（８）

【００３７】式（７）および（８）から分かるように、
ピークホールド回路のホールド電圧の精度ΔＶを良く
（小さく）するためには、内部遅延時間τa の小さいオ
ペアンプを用いて、かつ、ホールド用容量素子の値と整
流素子を通して溜めたり引き抜いたりする駆動力のバラ
ンスをとって出力信号のスル−プットＳｈが入力信号お
スル−プットＳｉｎの数倍になるようにすれば良い。

【００３８】

【発明が解決しようとする課題】ところで、最近のシス
テムの小型軽量化に伴い、アナログ信号処理用の回路も
半導体集積回路の一部として取り込まれるようになって
きている。しかしながら、大きな容量素子を形成するこ
との困難な半導体集積回路では、ピークホールド回路の
電圧保持に用いられる容量素子も数ｐＦから大きくても
数百ｐＦと制限されてしまう。半導体集積回路におい
て、取り扱う信号周波数の高い通信用のアナログ信号処
理回路にピークホールド回路を使用することは、従来の
回路技術でも可能であったが、取り扱う信号周波数の低
いたとえばサーボ制御用のアナログ信号処理回路にピー
クホールド回路を使用することは、ホールド電圧保持特
性が信号周波数に反比例して厳しくなるので非常に困難
であった。

【００３９】ピークホールド回路では、前述したよう
に、ホールド電圧の保持特性が最も重要な特性である
が、その特性に最も影響するのが、ホールドノードＮＤ
１１，ＮＤ２１に接続した整流素子やリセット用のスイ
ッチング素子に発生するリーク電流である。

【００４０】半導体集積回路においては、高容量素子形
成専用の工程を追加しない多くの場合、ＭＯＳトランジ
スタのゲート容量で大きな容量を形成することが最も小
さなレイアウト面積で最も大きな容量を実現する方法と
なるが、そのような方法をとったとしてもディスクリー
トの容量素子のようなオーダーの容量を実現するには、
非常に大きなレイアウト面積を必要とし半導体チップの
コストが高くなってしまう。このために、半導体集積回
路でピークホールド回路を作る場合には、容量の方はコ
スト的に許されるサイズの容量とし、デバイス構造やプ
ロセス的工夫によりリーク電流の方を極めて小さくし
て、ホールド電圧の経時変化を抑える必要がある。具体
的に言うと、前述したように、ピークホールド回路を構
成する素子のＰＮ接合のリーク電流やＭＯＳトランジス
タのサブスレッショルドリーク電流を減らさないと、取
り扱う信号の周波数が数Ｈｚから数十Ｈｚとなるサーボ
制御回路においては、デバイス毎のリーク電流のばらつ
きが問題となって安定した歩留まりや信頼性を得られな
くなる。

【００４１】また、図７３や図７４に示すように、意識
的にポリシリコン（polyＳｉ）の高抵抗で電流を流す方
法は、問題としているリーク電流よりも大きな電流を流
すため、取り扱う信号の周波数が高い場合に使用するこ
とが可能であっても、周波数が低い場合には使用できな
い。また、上限値側のピークホールド回路の整流素子を
ＮＭＯＳトランジスタで構成した場合や、下限値側のピ
ークホールド回路の整流素子をＰＭＯＳトランジスタで
構成した場合は、整流素子として動作するＭＯＳトラン
ジスタの実効的なしきい電圧（Ｖth）が基板効果により
大きくなり、大きな振幅はホールドできないという欠点
がある。

【００４２】また、半導体集積回路でＳｉ基板中にダイ
オードを形成しようとしても基板（ｓｕｂ）が存在する
ために実質的にはバイポーラトランジスタが形成されて
しまう。バイポ−ラトランジスタはエミッタ側が容量で
コレクタ側が電源となっているため、一気にチャージを
溜めたり引き抜いたりすることになることからホールド
電圧の精度を得ることが困難である。ベースとなるプロ
セス構造をＳＯＩやＳＩＭＯＸのようなものにして、基
板を絶縁物で分離することでバイポ−ラトランジスタが
形成されることを回避することが可能であるが、半導体
チップの製造コストが高くなってしまう。

【００４３】半導体集積回路でＣＭＯＳプロセス構造を
とって、Ｓｉ基板中にＭＯＳトランジスタを形成した場
合、基板（ｓｕｂ）の極性によってはｐチャネルとｎチ
ャネルのうち片方のトランジスタのバルク端子は基板に
接続することになりＶＲＳＴのような中間電位にするこ
とが不可能でＶ_DDやＶ_SSの電源電圧となる。ホールド電
圧がアナロググランドＡＧＮＤレベルに近い（入力信号
の振幅が小さい）場合、ＭＯＳトランジスタのソース・
ドレイン端子とバルク端子の間に発生するＰＮ接合リー
ク電流によって発生するホールド電圧の変化は、バルク
端子の電圧がホールド電圧から遠い電源電圧のときは、
バルク端子の電圧ホールド電圧に近い中間値レベルのと
きよりも約１桁近く増加してしまう。このような問題も
ベースとなるプロセス構造をＳＯＩやＳＩＭＯＸのよう
なものにして、基板を絶縁物で分離したり、あるいは、
３重ウェル構造をとることで回避可能である。しかしな
がら、ピークホールド回路、あるいは、アナログ回路だ
けのためにこのようなプロセス構造を採用することは、
半導体チップ全体のコストアップにつながってしまう。

【００４４】また、整流素子とリセット用のＭＯＳトラ
ンジスタで発生するリーク電流を比較すると、リセット
用のＭＯＳトランジスタ側のリーク電流は、中間値電位
のＶＲＳＴに向かって流れるようにすることで小さくす
ることが可能であるが、整流素子側のリーク電流は、電
源電圧あるいは電源電圧に近いオペアンプ出力のダイナ
ミックレンジの限界の電圧に向かって流れているので約
１桁大きい値となってしまう。

【００４５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ホールド電圧保持用の容量素子
を外付けとしないで、数Ｈｚから数十Ｈｚの低い入力信
号に対応でき、しかも簡単なプロセスで半導体集積回路
中に作製でき、システムの小型化、部品点数の削減がで
き、ひいては装置のコスト削減を図れるピークホールド
回路を提供することにある。

【００４６】

【課題を解決するための手段】上記目的を達成するた
め、本発明のピークホールド回路は、２つの入力端子を
有し、一方の入力端子にアナログ信号が入力され、他方
の入力端子にホールドノードの電位が帰還される信号入
力用演算増幅器と、一端子側が上記信号入力用演算増幅
器の出力側に接続され、他端子側に上記ホールドノード
が接続されたホールド用整流素子と、上記ホールドノー
ドに接続された容量素子と、上記整流素子の上記信号入
力用演算増幅器の出力側ノードの電圧をアナロググラン
ドからホールド電圧の間の電圧、もしくは、ホールド期
間中の信号入力用演算増幅器の出力が振り切れた電圧よ
りもアナロググランドよりの電圧に調整する電圧調整手
段とを有する。

【００４７】また、本発明のピークホールド回路は、２
つの入力端子を有し、一方の入力端子にアナログ信号が
入力され、他方の入力端子にホールドノードの電位が帰
還される信号入力用演算増幅器と、一端子側が上記信号
入力用演算増幅器の出力側に接続され、他端子側に上記
ホールドノードが接続され、当該一端子側または他端子
側のいずれかとゲートとが接続されると整流素子として
機能する絶縁ゲート型電界効果トランジスタと、上記ホ
ールドノードに接続された容量素子と、上記整流素子の
上記信号入力用演算増幅器の出力側ノードの電圧をアナ
ロググランドからホールド電圧の間の電圧、もしくは、
ホールド期間中の信号入力用演算増幅器の出力が振り切
れた電圧よりもアナロググランドよりの電圧に調整する
電圧調整手段と、ホールド期間中は、上記絶縁ゲート型
電界効果トランジスタの一端子側または他端子側のいず
れかとゲートとを接続させて整流素子として機能させ、
上記ホールドノードのリセット時には、当該一端子側ま
たは他端子側のいずれかとゲートとを非接続状態に保持
させて、当該絶縁ゲート型電界効果トランジスタを導通
状態の保持させるリセット・ホールド切換回路とを有す
る。

【００４８】また、本発明では、上記電圧調整手段は、
アナロググランドからホールド電圧の間の電圧、もしく
は、ホールド期間中の信号入力用演算増幅器の出力が振
り切れた電圧よりもアナロググランドよりの電圧に対応
する基準電圧を受けて、上記信号入力用演算増幅器の出
力側ノードの電圧を当該基準電圧にクランプするクラン
プ回路により構成されている。

【００４９】また、本発明では、上記クランプ回路は、
２つの入力端子を有し、一方の入力端子に上記基準電圧
が供給され、他方の入力端子に上記信号入力用演算増幅
器の出力側ノードの電圧が供給されるクランプ用演算増
幅器と、一端子側が上記クランプ用演算増幅器の出力側
に接続され、他端子側が上記信号入力用演算増幅器の出
力側ノードと当該クランプ用演算増幅器の他方の入力端
子との接続点に接続された整流素子とを有する。また、
好適には、上記クランプ回路は、上記信号入力用演算増
幅器の出力側と上記クランプ用演算増幅器の他方の入力
端子との間に接続された抵抗素子を有する。また、クラ
ンプ回路の抵抗素子は、ゲートに制御信号が供給された
絶縁ゲート型電界効果トランジスタにより構成されてい
る。

【００５０】また、本発明では、上記制御信号は、ホー
ルド期間中は上記絶縁ゲート型電界効果トランジスタを
導通状態に保持させ、上記ホールドノードのリセット時
に上記絶縁ゲート型電界効果トランジスタを非導通状態
に保持させる信号である。

【００５１】また、本発明では、上記制御信号は、上記
クランプ用演算増幅器の出力電圧に応じて設定されたク
ランプアシスト電圧信号である。

【００５２】また、本発明の上限値用ピークホールド回
路では、上記整流素子は、上記信号入力用演算増幅器の
出力ノード側からホールドノードに向かって順方向とな
るように接続され、かつ、上記クランプ回路の抵抗素子
としての絶縁ゲート型電界効果トランジスタはｐチャネ
ルである。

【００５３】また、本発明の下限値用ピークホールド回
路では、上記整流素子は、ホールドノードから上記信号
入力用演算増幅器の出力ノード側に向かって順方向とな
るように接続され、かつ、上記クランプ回路の抵抗素子
としての絶縁ゲート型電界効果トランジスタはｎチャネ
ルである。

【００５４】また、本発明では、上記電圧調整手段は、
アナロググランドからホールド電圧の間の電圧、もしく
は、ホールド期間中の演算増幅器の出力が振り切れた電
圧よりもアナロググランドよりの電圧に対応する基準電
圧と上記演算増幅器の出力側ノードの電圧とを比較し、
上記演算増幅器の出力電圧を当該基準電圧に収束させる
コンパレータにより構成されている。

【００５５】また、本発明では、上記電圧調整手段は、
上記信号入力用演算増幅器の出力電圧を、アナロググラ
ンドからホールド電圧の間の電圧、もしくは、ホールド
期間中の信号入力用演算増幅器の出力が振り切れた電圧
よりもアナロググランドよりの電圧に飽和させる飽和素
子により構成されている。また、上記飽和素子は、しき
い値を持つ絶縁ゲート型電界効果トランジスタにより構
成されている。

【００５６】また、本発明の上限値用ピークホールド回
路では、上記整流素子は、上記信号入力用演算増幅器の
出力ノード側からホールドノードに向かって順方向とな
るように接続され、かつ、上記信号入力用演算増幅器の
出力ノードにプルアップ回路が接続されている。

【００５７】また、本発明の下限値用ピークホールド回
路では、上記整流素子は、ホールドノードから上記信号
入力用演算増幅器の出力ノード側に向かって順方向とな
るように接続され、かつ、上記信号入力用演算増幅器の
出力ノードにプルダウン回路が接続されている。

【００５８】また、本発明では、上記整流素子は、一端
子側が上記信号入力用演算増幅器の出力側に接続され、
他端子側に上記ホールドノードが接続され、当該一端子
側または他端子側のいずれかとゲートとが接続された絶
縁ゲート型電界効果トランジスタにより構成され、上記
整流素子としての絶縁ゲート型電界効果トランジスタの
バルク端子にアナロググランドからホールド電圧の間の
中間電圧、もしくは、ホールド期間中の信号入力用演算
増幅器の出力が振り切れた電圧よりもアナロググランド
よりの中間電圧を供給する中間電圧発生回路を有する。

【００５９】また、本発明では、上記整流素子は、一端
子側が上記信号入力用演算増幅器の出力側に接続され、
他端子側に上記ホールドノードが接続され、当該一端子
側または他端子側のいずれかとゲートとが接続された絶
縁ゲート型電界効果トランジスタにより構成され、上記
整流素子としての絶縁ゲート型電界効果トランジスタの
バルク端子にアナロググランドからホールド電圧の間の
中間電圧、もしくは、ホールド期間中の信号入力用演算
増幅器の出力が振り切れた電圧よりもアナロググランド
よりの中間電圧を供給するとともに、当該中間電圧を上
記クランプ回路へ上記基準電圧として供給する中間電圧
発生回路を有する。

【００６０】また、本発明では、上記整流素子は、一端
子側が上記信号入力用演算増幅器の出力側に接続され、
他端子側に上記ホールドノードが接続され、当該一端子
側または他端子側のいずれかとゲートとが接続された絶
縁ゲート型電界効果トランジスタにより構成され、上記
整流素子としての上記絶縁ゲート型電界効果トランジス
タのバルク端子にアナロググランドからホールド電圧の
間の中間電圧、もしくは、ホールド期間中の信号入力用
演算増幅器の出力が振り切れた電圧よりもアナロググラ
ンドよりの中間電圧を供給するとともに、当該中間電圧
を上記コンパレータへ上記基準電圧として供給する中間
電圧発生回路を有する。

【００６１】また、本発明では、ホールド電圧をリセッ
トするため、リセット時に上記ホールドノードをリセッ
ト電位に接続するスイッチとしての絶縁ゲート型電界効
果トランジスタからなるリセット回路を有し、上記リセ
ット回路の絶縁ゲート型電界効果トランジスタのバルク
端子にアナロググランドからホールド電圧の間の中間電
圧、もしくは、ホールド期間中の信号入力用演算増幅器
の出力が振り切れた電圧よりもアナロググランドよりの
中間電圧を供給する中間電圧発生回路を有する。

【００６２】また、本発明では、ホールド電圧をリセッ
トするため、リセット時に上記ホールドノードをリセッ
ト電位に接続するスイッチとしての絶縁ゲート型電界効
果トランジスタからなるリセット回路を有し、上記リセ
ット回路の絶縁ゲート型電界効果トランジスタのバルク
端子にアナロググランドからホールド電圧の間の中間電
圧、もしくは、ホールド期間中の信号入力用演算増幅器
の出力が振り切れた電圧よりもアナロググランドよりの
中間電圧を供給するとともに、当該中間電圧を上記クラ
ンプ回路へ上記基準電圧として供給する中間電圧発生回
路を有する。

【００６３】また、本発明では、ホールド電圧をリセッ
トするため、リセット時に上記ホールドノードをリセッ
ト電位に接続するスイッチとしての絶縁ゲート型電界効
果トランジスタからなるリセット回路を有し、上記リセ
ット回路の絶縁ゲート型電界効果トランジスタのバルク
端子にアナロググランドからホールド電圧の間の中間電
圧、もしくは、ホールド期間中の信号入力用演算増幅器
の出力が振り切れた電圧よりもアナロググランドよりの
中間電圧を供給するとともに、当該中間電圧を上記コン
パレータへ上記基準電圧として供給する中間電圧発生回
路を有する。

【００６４】また、本発明では、上記整流素子は、一端
子側が上記信号入力用演算増幅器の出力側に接続され、
他端子側に上記ホールドノードが接続され、当該一端子
側または他端子側のいずれかとゲートとが接続された絶
縁ゲート型電界効果トランジスタにより構成され、か
つ、ホールド電圧をリセットするため、リセット時に上
記ホールドノードをリセット電位に接続するスイッチと
しての絶縁ゲート型電界効果トランジスタからなるリセ
ット回路と、上記整流素子としての絶縁ゲート型電界効
果トランジスタのバルク端子および上記リセット回路の
絶縁ゲート型電界効果トランジスタのバルク端子にアナ
ロググランドからホールド電圧の間の中間電圧、もしく
は、ホールド期間中の信号入力用演算増幅器の出力が振
り切れた電圧よりもアナロググランドよりの中間電圧を
供給する中間電圧発生回路とを有する。

【００６５】また、本発明では、上記整流素子は、一端
子側が上記信号入力用演算増幅器の出力側に接続され、
他端子側に上記ホールドノードが接続され、当該一端子
側または他端子側のいずれかとゲートとが接続された絶
縁ゲート型電界効果トランジスタにより構成され、か
つ、ホールド電圧をリセットするため、リセット時に上
記ホールドノードをリセット電位に接続するスイッチと
しての絶縁ゲート型電界効果トランジスタからなるリセ
ット回路と、上記整流素子としての絶縁ゲート型電界効
果トランジスタのバルク端子および上記リセット回路の
絶縁ゲート型電界効果トランジスタのバルク端子にアナ
ロググランドからホールド電圧の間の中間電圧、もしく
は、ホールド期間中の信号入力用演算増幅器の出力が振
り切れた電圧よりもアナロググランドよりの中間電圧を
供給するとともに、当該中間電圧を上記クランプ回路へ
上記基準電圧として供給する中間電圧発生回路とを有す
る。

【００６６】また、本発明では、上記整流素子は、一端
子側が上記信号入力用演算増幅器の出力側に接続され、
他端子側に上記ホールドノードが接続され、当該一端子
側または他端子側のいずれかとゲートとが接続された絶
縁ゲート型電界効果トランジスタにより構成され、か
つ、ホールド電圧をリセットするため、リセット時に上
記ホールドノードをリセット電位に接続するスイッチと
しての絶縁ゲート型電界効果トランジスタからなるリセ
ット回路と、上記整流素子としての絶縁ゲート型電界効
果トランジスタのバルク端子および上記リセット回路の
絶縁ゲート型電界効果トランジスタのバルク端子にアナ
ロググランドからホールド電圧の間の中間電圧、もしく
は、ホールド期間中の信号入力用演算増幅器の出力が振
り切れた電圧よりもアナロググランドよりの中間電圧を
供給するとともに、当該中間電圧を上記コンパレータへ
上記基準電圧として供給する中間電圧発生回路とを有す
る。

【００６７】また、本発明では、テスト信号を受けて上
記中間電圧発生回路の中間電圧の供給を停止させる手段
を有する。

【００６８】また、本発明のピークホールド回路は、半
導体集積回路として形成されている。

【００６９】また、本発明では、上記整流素子の他端子
と上記容量素子との間に、整流素子を形成するデバイス
に寄生するバイポーラトランジスタの動作電流を制限す
る抵抗素子が設けられている。

【００７０】本発明によれば、演算増幅器の一方の入力
端子にアナログ信号が入力され、ホールド電圧が他方の
入力端子に供給される。そして、入力信号レベルが徐々
に上昇し、ホールドノードの電位より大きくなると、演
算増幅器の出力は、入力信号よりも整流素子のしきい値
程度高い電圧付近で発振しながら入力信号に追従するよ
うにホールド電圧を引き下げていく。演算増幅器の出力
は電圧調整手段でアナロググランドからホールド電圧の
間の中間電圧、もしくは、ホールド期間中の信号入力用
演算増幅器の出力が振り切れた電圧よりもアナロググラ
ンドよりの電圧に対応した基準電圧に調整されることか
ら、入力信号がピーク値を過ぎると演算増幅器の出力か
らは、基準電圧付近の電圧が出力される。これにより、
整流素子の演算増幅器側のノードとホールドノードの電
圧差がクランプ回路等の電圧調整手段を設けていない従
来回路に比べて小さくなり、ひいては整流素子のおける
リーク電流が減少し、良好な保持特性が得られる。

【００７１】また、本発明によれば、ホールド期間中は
リセット・ホールド切換回路により絶縁ゲート型電界効
果トランジスタが一端子側または他端子側のいずれかと
ゲートとが接続されて整流素子として機能し、通常のホ
ールド動作が行われる。一方、リセット時には、一端子
側または他端子側のいずれかとゲートとが非接続状態に
保持され、絶縁ゲート型電界効果トランジスタは導通状
態に保持される。これにより、ピークホールド回路では
なく、いわゆるボルテージフォロワとして動作し、リセ
ット解除時の入力信号の電圧がリセット電圧となる。

【００７２】また、本発明によれば、クランプ回路の抵
抗素子が、ゲートに制御信号が供給された絶縁ゲート型
電界効果トランジスタにより構成された場合、ホールド
期間中は絶縁ゲート型電界効果トランジスタが導通状態
に保持され、リセット時に絶縁ゲート型電界効果トラン
ジスタが非導通状態に保持される。これにより、リセッ
トが確実に行われ、また、リセット解除直後に演算増幅
器の出力が中間電位に戻るのに時間がかかった場合であ
ってもホールド電圧が逆方向に変化することが防止され
る。

【００７３】また、本発明によれば、クランプ回路の抵
抗素子が、ゲートに制御信号が供給された絶縁ゲート型
電界効果トランジスタにより構成された場合で、制御信
号は、上記クランプ用演算増幅器の出力電圧に応じて設
定されたクランプアシスト電圧信号である場合には、信
号入力用演算増幅器の出力が大きく振れるとき、クラン
プ動作中、抵抗素子和の電流能力が小さくなるようにク
ランプアシスト電圧信号で制御される。

【００７４】また、本発明によれば、ピークホールド回
路の整流素子が、絶縁ゲート型電界効果トランジスタに
より構成され、および／または、ホールド電圧をリセッ
トするため、リセット時に上記ホールドノードをリセッ
ト電位に接続するスイッチとしての絶縁ゲート型電界効
果トランジスタからなるリセット回路が設けられている
場合、整流素子としての絶縁ゲート型電界効果トランジ
スタのバルク端子および上記リセット回路の絶縁ゲート
型電界効果トランジスタのバルク端子にアナロググラン
ドからホールド電圧の間の中間電圧、もしくは、ホール
ド期間中の信号入力用演算増幅器の出力が振り切れた電
圧よりもアナロググランドよりの中間電圧が供給され、
また、クランプ回路あるいはコンパレータへ基準電圧と
して供給される。これにより、整流素子やリセット回路
におけるリーク電流が減少する。

【００７５】また、本発明によれば、たとえば半導体集
積回路の試験時にはテスト信号が中間電圧発生回路に入
力され、これにより、中間電圧の整流素子としての絶縁
ゲート型電界効果トランジスタのバルク端子あるいは上
記リセット回路の絶縁ゲート型電界効果トランジスタの
バルク端子、また、クランプ回路あるいはコンパレータ
への供給が停止される。したがって、試験時には、リー
ク電流が発生し易い条件でホールド動作試験が行われ、
十分にかつ効率のよい回路試験が実現される。

【００７６】また、本発明によれば、整流素子の他端子
と容量素子との間に抵抗素子が設けられることにより、
整流素子を形成するデバイスに寄生するバイポーラトラ
ンジスタの動作電流が制限される。

【００７７】

【発明の実施の形態】第１実施形態 図１は、本発明に係るピークホールド回路の第１の実施
形態を示す回路図である。

【００７８】このピークホールド回路１００は、オペア
ンプ１１０、整流素子１２０、ホールド用容量素子１３
０、リセット回路１４０、およびクランプ回路１５０に
より構成されている。

【００７９】オペアンプ１１０は、非反転入力端子
（＋）にアナログ入力信号ＩＮが入力され、反転入力端
子（−）にホールドノードＮＤ１０１の電圧が帰還され
る。

【００８０】整流素子１２０は、クランプ回路１５０の
出力とホールドノードＮＤ１０１との間に接続されてい
る。整流素子１２０は、ピークホールド回路が上限値用
の場合には、クランプ回路１５０の出力からホールドノ
ードＮＤ１０１に向かって順方向となるように接続さ
れ、下限値用の場合には、ホールドノードＮＤ１０１か
らクランプ回路１５０の出力側に向かって順方向となる
ように接続される。この整流素子１２０は、たとえば半
導体基板中に形成されたダイオード、あるいはＰＭＯＳ
トランジスタまたはＮＭＯＳトランジスタにより構成さ
れる。

【００８１】ホールド用容量素子１３０は、一方の電極
がホールドノードＮＤ１０１に接続され、他方の電極が
接地されており、入力信号ＩＮのクランプ回路１５０で
クランプされた信号電圧をホールドする。

【００８２】リセット回路１４０は、リセット信号ＲＳ
Ｔを受けて、ホールドノードＮＤ１０１のレベルを、電
圧ＶＲＳＴに再設定するために設けられている。ピーク
ホールド回路においては、電源投入時あるいはノイズ入
力時に、一旦、真の入力信号のピーク値よりも大きな振
幅がホールドされると、すぐには正しいピーク値まで戻
らないため誤動作が発生する可能性がある。このため、
上限値側のピークホールド回路にはホールド電圧を電圧
ＶＲＳＴに引き下げるためのスイッチとして、下限値側
のピークホールド回路にはホールド電圧を電圧ＶＲＳＴ
まで引き上げるためのスイッチとしてのリセット回路１
４０が設けられている。なお、電圧ＶＲＳＴは、たとえ
ば入力信号が無信号状態のときにノイズ成分を検出しな
い電圧に設定される。この電圧ＶＲＳＴは、たとえばク
ランプ回路１５０に与えられるクランプ基準電圧Ｖcram
p と等しいレベルに設定される。

【００８３】クランプ回路１５０は、クランプ基準電圧
Ｖcramp を受けて、ホールド期間中の整流素子１２０の
オペアンプ１１０の出力側（ノードＮＤ１０２）の電圧
を、アナロググランドＡＧＮＤからホールド電圧の間の
電圧、もしくは、ホールド期間中のオペアンプ１１０の
出力が振り切れた電圧よりもアナロググランドＡＧＮＤ
よりの電圧（以下、この電圧を中間電圧という）Ｖcram
p にクランプする。

【００８４】図２は、クランプ回路１５０の基本的な構
成例を示す回路図である。クランプ回路１５０は、図２
に示すように、オペアンプ１５１、抵抗素子１５２、お
よび整流素子１５３により構成されている。

【００８５】オペアンプ１５１の非反転入力端子（＋）
がクランプ基準電圧Ｖcramp の供給ラインに接続され、
反転入力端子（−）が整流素子１２０のアンプ側ノード
ＮＤ１０２に接続されている。

【００８６】抵抗素子１５２は、オペアンプ１１０の出
力とノードＮＤ１０２との間に接続されている。抵抗素
子１５２としては、図３（ａ）に示すように抵抗Ｒ１５
２だけでなく、たとえば上限値用ピークホールド回路の
場合には、図３（ｂ）に示すように、ＰＭＯＳトランジ
スタＰＴ１５２により構成でき、下限値用ピークホール
ド回路の場合には、図３（ｃ）に示すように、ＮＭＯＳ
トランジスタＮＴ１５２により構成できる。なお、これ
らの場合、たとえばＰＭＯＳトランジスタＰＴ１５２の
ゲートは接地され、ＮＭＯＳトランジスタＮＴ１５２の
ゲートは電源電圧Ｖ_DDの供給ラインに接続される。

【００８７】整流素子１５３は、上限値用ピークホール
ド回路の場合にはオペアンプ１５１の出力側からノード
ＮＤ１０２とオペアンプ１５１の反転入力端子（−）と
の接続点（以下、ノードという）ＮＤ１５１に向かって
順方向となるように接続され、下限値用ピークホールド
回路の場合にはノードＮＤ１５１からオペアンプ１５１
の出力側に向かって順方向となるように接続される。

【００８８】上限値用ピークホールド回路のクランプ回
路に用いる整流素子１５３は、たとえば図４（ａ）に示
すように、アノードがオペアンプ１５１の出力に接続さ
れ、カソードがノードＮＤ１５１に接続された半導体基
板中に形成されたダイオードＤ１５３、あるいは図４
（ｂ）に示すようにソースがオペアンプ１５１の出力に
接続され、ドレインおよびゲートがノードＮＤ１５１に
接続されたＰＭＯＳトランジスタＰＴ１５３により構成
される。さらに、上限値用ピークホールド回路のクラン
プ回路に用いる整流素子１５３は、たとえば図４（ｃ）
に示すように、ベースがオペアンプ１５１の出力に接続
され、コレクタが電源電圧Ｖ_DDの供給ラインに接続さ
れ、エミッタがノードＮＤ１５１に接続されたｎｐｎ型
トランジスタＱＮ１５３により構成される。

【００８９】また、下限値用ピークホールド回路のクラ
ンプ回路に用いる整流素子１５３は、たとえば図５
（ａ）に示すように、アノードがノードＮＤ１５１に接
続され、カソードがオペアンプ１５１の出力に接続され
た半導体基板中に形成されたダイオードＤ１５３、ある
いは図５（ｂ）に示すようにソースがオペアンプ１５１
の出力に接続され、ドレインおよびゲートがノードＮＤ
１５１に接続されたＮＭＯＳトランジスタＮＴ１５３に
より構成される。さらに、上限値用ピークホールド回路
のクランプ回路に用いる整流素子１５３は、たとえば図
５（ｃ）に示すように、ベースがオペアンプ１５１の出
力に接続され、コレクタが接地され、エミッタがノード
ＮＤ１５１に接続されたｐｎｐ型トランジスタＱＰ１５
３により構成される。

【００９０】なお、半導体集積回路中にダイオードを形
成した場合、寄生のバイポーラトランジスタが動作して
電流ノイズがＳｉ基板（ｓｕｂ）を伝わって、増幅段等
に影響することがあるので注意を要する。

【００９１】また、クランプ基準電圧Ｖcramp ＝ＶＲＳ
Ｔの場合のその電圧源（中間電圧発生回路）は、たとえ
ば図６に示すように構成される。この中間電圧発生回路
２００は、反転入力端子（−）と出力端子とが接続され
たいわゆるボルテージフォロワとして機能するオペアン
プ２０１と、電源電圧Ｖ_DDの供給ラインと接地ＧＮＤと
の間に直列に接続された抵抗素子２０２，２０３および
ＰＭＯＳトランジスタＰＴ２０１と、インバータＩＮＶ
２０１と、抵抗素子２０２、２０３の接続点とオペアン
プ２０１の非反転入力端子（＋）との間に接続された抵
抗素子２０４と、オペアンプ２０１の非反転入力端子
（＋）と接地ＧＮＤとの間に接続した安定化用容量素子
Ｃ２０１とから構成されている。そして、ＰＭＯＳトラ
ンジスタＰＴ２０１のゲートはインバータＩＮＶ２０１
を介してパワーオン期間中にハイレベルで供給されるパ
ワーオン信号ＰＷＯＮの供給ラインに接続されている。
また、オペアンプ２０１はこのパワーオン信号ＰＷＯＮ
をハイレベルで受けて作動状態に保持される。

【００９２】この中間電圧発生回路２００では、電圧Ｖ
ＲＳＴは抵抗素子２０２，２０３の抵抗値の比によって
設定され、パワーオン期間中に、抵抗分割によって、抵
抗素子２０２，２０３の接続点に電圧ＶＲＳＴが発生
し、この電圧がクランプ基準電圧Ｖcramp としてボルテ
ージフォロワとしてのオペアンプ２０１からクランプ回
路１５０に供給される。

【００９３】図７は、クランプ基準電圧Ｖcramp ＝ＶＲ
ＳＴの場合であって、図１の回路が上限値側ピークホー
ルド回路の場合の動作波形例を示す図である。次に、こ
の図７に関連付けて図１の回路の動作について説明す
る。

【００９４】まず、リセット信号ＲＳＴがリセット回路
１４０に供給されて、ホールドノードＮＤ１０１のレベ
ルが電圧ＶＲＳＴのレベルにリセット（再設定）され
る。この状態で、たとえば図７に示すような正弦波状の
アナログ入力信号ＩＮがオペアンプ１１０の非反転入力
端子（＋）に供給される。入力信号レベルが接地レベル
から徐々に上昇し、ホールド電圧（ホールドノードＮＤ
１０１の電位）よりも大きくなると、オペアンプ１１０
の出力は、入力信号よりも整流素子１２０のしきい値程
度高い電圧付近で発振しながら、入力信号に追従するよ
うにホールド電圧を引き下げていく。そして、オペアン
プ１１０の出力はクランプ回路１５０でクランプ基準電
圧Ｖcramp にクランプされることから、入力信号ＩＮが
ピーク値を過ぎると、オペアンプ１１０の出力からは、
クランプ基準電圧Ｖcramp （＝ＶＲＳＴ）付近の電圧が
出力される。なお、ホールド期間中、整流素子であるダ
イオードのＰＮ接合リーク、あるいは、整流素子である
ＭＯＳトランジスタのサブスレッショルドリーク電流の
流れる先の電圧が、クランプ基準電圧Ｖcramp にほぼ等
しい。

【００９５】このように、オペアンプ１１０の出力をク
ランプ回路１５０でクランプ基準電圧Ｖcramp にクラン
プするピークホールド回路１００と、ホールドノードと
整流素子のアンプ側のノードの電圧差をクランプしない
従来回路の動作波形を示す図６４と比較すると、クラン
プ回路付きの図１の回路の方が入力信号の振幅の小さい
ときは約１／１０で、入力信号の振幅の大きいときは約
１／２から１／３である。

【００９６】また、図８はリーク電流を抵抗で表した経
時変化モデルを示す図であって、図８（ａ）は整流素子
１２０にダイオードを用いた場合の経時変化モデルを示
し、図８（ｂ）は整流素子１２０にＭＯＳトランジスタ
を用いた場合の経時変化モデルを示している。図８から
わかるように、整流素子であるダイオードのＰＮ接合リ
ーク、あるいは、整流素子であるＭＯＳトランジスタの
サブスレッショルドリーク電流が減少し保持特性が改善
するのは明らかである。また、整流素子にＭＯＳトラン
ジスタを使用する場合にはバルク端子の電位も中間値に
した方が良いことがわかる。

【００９７】また、図９はクランプ基準電圧Ｖcramp
を、ＶＲＳＴ、ＨＯＬＤ、および（ａ・ＶＲＳＴ＋ｂ・
ＨＯＬＤ）／（ａ＋ｂ）に設定可能な電圧源（中間電圧
発生回路）の構成例を示す回路図である。この中間電圧
発生回路２００Ａは、図６の回路の構成要素であるオペ
アンプ２０１と、抵抗素子２０２，２０３およびＰＭＯ
ＳトランジスタＰＴ２０１と、インバータＩＮＶ２０１
と、抵抗素子２０４と、安定化用容量素子Ｃ２０１とに
加えて、抵抗素子２０２、２０３の接続点と抵抗素子２
０４との間に接続されたスイッチ回路２０５と、非反転
入力端子（＋）にピークホールド回路１００の出力電圧
であるホールド電圧ＨＯＬＤが供給され、反転入力端子
（−）と出力端子とが接続されてボルテージフォロワと
して機能するオペアンプ２０６と、オペアンプ２０６の
出力側に接続されたスイッチ回路２０７と、スイッチ回
路２０７とオペアンプ２０１の非反転入力端子（＋）、
抵抗素子２０４および安定化用容量素子Ｃ２０１の接続
点との間に接続された抵抗素子２０８により構成されて
いる。

【００９８】この中間電圧発生回路２００Ａでは、電圧
ＶＲＳＴの電圧は抵抗素子２０２と抵抗素子２０３の抵
抗値の比で設定される。スイッチ回路２０５がオンで、
スイッチ回路２０７がオフのときはＶcramp ＝ＶＲＳＴ
で、スイッチ回路２０５がオフで、スイッチ回路２０７
がオンのときはＶcramp ＝ＨＯＬＤである。そして、ス
イッチ回路２０５および２０７の両方がオンのときはＶ
cramp ＝（ａ・ＶＲＳＴ＋ｂ・ＨＯＬＤ）／（ａ＋ｂ）
が出力される。なお、ａとｂは抵抗素子２０２から２０
４の合成抵抗値の逆数と抵抗素子２０８の抵抗値の逆数
である。

【００９９】図１０は、クランプ基準電圧Ｖcramp をＶ
ＲＳＴ、ＨＯＬＤ、および（ａ・ＶＲＳＴ＋ｂ・ＨＯＬ
Ｄ）／（ａ＋ｂ）に設定可能な場合であって、図１の回
路が上限値側ピークホールド回路の場合の動作波形例を
示す図である。このように、クランプ基準電圧Ｖcramp
をＶＲＳＴ、ＨＯＬＤ、および（ａ・ＶＲＳＴ＋ｂ・Ｈ
ＯＬＤ）／（ａ＋ｂ）に設定可能な構成にすることによ
り、Ｖcramp ＝ＶＲＳＴとした場合の図７と比較する
と、入力信号の振幅の大きい場合においてもホールドノ
ードと整流素子のアンプ側のノードの電圧差を、さら
に、約１／２からそれ以下に小さくすることが可能であ
る。

【０１００】また、図１１は、リーク電流を抵抗で表し
た経時変化モデルを示す図であって、図１１（ａ）は整
流素子１２０にダイオードを用いた場合の経時変化モデ
ルを示し、図１１（ｂ）は整流素子１２０にＭＯＳトラ
ンジスタを用いた場合の経時変化モデルを示している。
図１１からわかるように、整流素子であるダイオードの
ＰＮ接合リーク、あるいは、整流素子であるＭＯＳトラ
ンジスタのサブスレッショルドリーク電流が減少し保持
特性が改善するのは明らかである。

【０１０１】なお、Ｖcramp ＝ＨＯＬＤとした場合、ク
ランプ回路は、ホールド電圧ＨＯＬＤの変化に十分対応
した範囲でクランプの働きをしなければならない。

【０１０２】以上説明したように、本第１の実施形態に
よれば、クランプ基準電圧Ｖcrampを受けて、ホールド
期間中の整流素子１２０のオペアンプ１１０の出力側
（ノードＮＤ１０２）の電圧を、アナロググランドから
ホールド電圧の間の電圧、もしくは、ホールド期間中の
オペアンプ１１０の出力が振り切れた電圧よりもアナロ
ググランドよりの電圧（中間電圧）Ｖcramp にクランプ
するクランプ回路１５０を設けたので、ピークホールド
回路のホールド電圧保持特性を阻害する整流素子のリー
ク電流やリセット用のＭＯＳトランジスタのリーク電流
を減少させることができる。その結果、ホールド電圧保
持用の容量素子を外付けとしないで、数Ｈｚから数十Ｈ
ｚの低い入力信号に対応できるピークホールド回路を簡
単なＣＭＯＳプロセスで半導体集積回路中に製作でき、
ひいては、システムの小型化、部品点数の削減ができ、
装置のコスト削減が図れる利点がある。

【０１０３】第２実施形態 図１２は、本発明に係るピークホールド回路の第２の実
施形態を示す回路図である。本第２の実施形態が前述し
た第１の実施形態と異なる点は、クランプ回路を設ける
代わりに、たとえば図６または図９に示すような電圧源
から供給される電圧Ｖcramp とオペアンプ１１０Ａの出
力とを比較し、比較結果に応じた信号をオペアンプ１１
０Ａの出力段を形成する能動素子にフィードバックする
コンパレータ１６０を設け、その結果オペアンプ１１０
Ａの出力電圧をクランプし、整流素子のアンプ側の端子
にかかる電圧をＶcramp にクランプするように構成した
ことにある。

【０１０４】図１３は、ピークホールド回路１００Ａが
下限値用の場合のオペアンプ１１０Ａおよびコンパレー
タ１６０の具体的な構成例を示す回路図である。

【０１０５】オペアンプ１１０ＡはＰＭＯＳトランジス
タＰＴ１１１〜ＰＴ１１８、ＮＭＯＳトランジスタＮＴ
１１１〜ＮＴ１１７、抵抗Ｒ１１１〜Ｒ１１４、位相補
償用容量素子Ｃ１１１、およびパワーオン信号ＰＷＯＮ
の入力段を構成する直列に接続されたインバータＩＮＶ
１１１，ＩＮＶ１１２により構成されている。

【０１０６】ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１
１２，ＰＴ１１５，ＰＴ１１７のソースが電源電圧Ｖ_DD
の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１
１２，ＮＴ１１３，ＮＴ１１７のソースが電源電圧Ｖ_SS
の供給ラインに接続されている。

【０１０７】ＰＭＯＳトランジスタＰＴ１１１のドレイ
ンがＰＭＯＳトランジスタＰＴ１１２のゲート、ＮＭＯ
ＳトランジスタＮＴ１１１のドレインに接続され、ＰＭ
ＯＳトランジスタＰＴ１１１およびＮＭＯＳトランジス
タＮＴ１１１のゲートがパワーオン信号ＰＷＯＮの入力
段を構成するインバータＩＮＶ１１２の出力に接続され
ている。ＰＭＯＳトランジスタＰＴ１１２のドレインが
ＰＭＯＳトランジスタＰＴ１１３，ＰＴ１１４のソース
に接続され、ＰＭＯＳトランジスタＰＴ１１３のゲート
により反転入力端子（−）が構成され、ＰＭＯＳトラン
ジスタＰＴ１１４のゲートにより非反転入力端子（＋）
が構成されている。ＰＭＯＳトランジスタＰＴ１１３の
ドレインがＮＭＯＳトランジスタＮＴ１１１のソース、
ＮＭＯＳトランジスタＮＴ１１２のドレイン、並びにＮ
ＭＯＳトランジスタＮＴ１１２，ＮＴ１１３のゲートに
接続されている。そして、ＰＭＯＳトランジスタＰＴ１
１４およびＮＭＯＳトランジスタＮＴ１１３のドレイン
同士が接続され、これらの接続点が、直列に接続された
位相補償用の抵抗Ｒ１１１、容量素子Ｃ１１１を介して
出力ノードＮＤ１１１に接続されているとともに、ＰＭ
ＯＳトランジスタＰＴ１１８とＮＭＯＳトランジスタＮ
Ｔ１１６のソース・ドレイン同士を接続してなる転送ゲ
ートＴＦＧ１１１の一方の入出力端子に接続されてい
る。以上のように接続されたＰＭＯＳトランジスタＰＴ
１１１〜ＰＴ１１４およびＮＭＯＳトランジスタＮＴ１
１１〜ＮＴ１１３により差動増幅回路ＤＦＡ１１１が構
成されている。

【０１０８】また、転送ゲートＴＦＧ１１１の他方の入
出力端子はＮＭＯＳトランジスタＮＴ１１７のゲートお
よびＰＭＯＳトランジスタＰＴ１１７のドレインに接続
されている。転送ゲートＴＦＧ１１１のＰＭＯＳトラン
ジスタＰＴ１１８のゲートがインバータＩＮＶ１１１の
出力に接続され、ＮＭＯＳトランジスタＮＴ１１６のゲ
ートがインバータＩＮＶ１１３の出力に接続されてい
る。すなわち、転送ゲートＴＦＧ１１１は、パワーオン
信号ＰＷＯＮがアクティブのハイレベルで供給されてい
る期間中、導通状態に保持され、入力段の差動増幅回路
ＤＦＡ１１１の出力をＮＭＯＳトランジスタＮＴ１１７
のゲートに転送する。また、ＰＭＯＳトランジスタＰＴ
１１７のゲートがインバータＩＮＶ１１２の出力に接続
されている。

【０１０９】ＮＭＯＳトランジスタＮＴ１１４およびＮ
Ｔ１１５は自身のソース・ドレイン同士が接続され、各
ゲートがコンパレータ１６０の出力信号ＣＯＭＰ-outの
出力ラインに並列に接続されている。ＰＭＯＳトランジ
スタＰＴ１１５は、そのゲートおよびドレインが接続さ
れたいわゆるダイオード接続されており、これらの接続
点がＰＭＯＳトランジスタＰＴ１１６のソースおよびＮ
ＭＯＳトランジスタＮＴ１１４のソース・ドレイン同士
の接続点に接続されている。ＰＭＯＳトランジスタＰＴ
１１６のドレインが抵抗Ｒ１１２を介して出力ノードＮ
Ｄ１１１に接続されているとともに、ＮＭＯＳトランジ
スタＮＴ１１５のソース・ドレイン同士の接続点に接続
されている。さらに、出力ノードＮＤ１１１は抵抗Ｒ１
１３を介してＮＭＯＳトランジスタＮＴ１１７のドレイ
ンに接続されているとともに、抵抗Ｒ１１４を介して電
源電圧Ｖ_SSの供給ラインに接続されている。

【０１１０】コンパレータ１６０はＰＭＯＳトランジス
タＰＴ１６１〜ＰＴ１６４、およびＮＭＯＳトランジス
タＮＴ１６１〜ＮＴ１６３からなる差動増幅回路により
構成されている。

【０１１１】ＰＭＯＳトランジスタＰＴ１６１，ＰＴ１
６２のソースが電源電圧Ｖ_DDの供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ１６２，ＮＴ１６３のソース
が電源電圧Ｖ_SSの供給ラインに接続されている。

【０１１２】ＰＭＯＳトランジスタＰＴ１６１のドレイ
ンがＰＭＯＳトランジスタＰＴ１６２のゲート、ＮＭＯ
ＳトランジスタＮＴ１６１のドレインに接続され、ＰＭ
ＯＳトランジスタＰＴ１６１およびＮＭＯＳトランジス
タＮＴ１６１のゲートがパワーオン信号ＰＷＯＮの入力
段を構成するインバータＩＮＶ１６２の出力に接続され
ている。ＰＭＯＳトランジスタＰＴ１６２のドレインが
ＰＭＯＳトランジスタＰＴ１６３，ＰＴ１６４のソース
に接続され、ＰＭＯＳトランジスタＰＴ１６３のゲート
がオペアンプ１１０Ａの出力信号ＯＰＡＭＰ-outの出力
ライン（ノードＮＤ１１１）に接続され、ＰＭＯＳトラ
ンジスタＰＴ１６４のゲートがクランプ基準電圧Ｖcram
p の供給ラインに接続されている。ＰＭＯＳトランジス
タＰＴ１６３のドレインがＮＭＯＳトランジスタＮＴ１
６１のソース、ＮＭＯＳトランジスタＮＴ１６２のドレ
イン、並びにＮＭＯＳトランジスタＮＴ１６２，ＮＴ１
６３のゲートに接続されている。そして、ＰＭＯＳトラ
ンジスタＰＴ１６４およびＮＭＯＳトランジスタＮＴ１
６３のドレイン同士が接続されて出力ノードＮＤ１６１
が構成され、このノードＮＤ１６１がオペアンプ１１０
ＡのＰＭＯＳトランジスタＰＴ１１６のゲート、並びに
ＮＭＯＳトランジスタＮＴ１１４およびＮＴ１１５のゲ
ートに接続されている。

【０１１３】このような構成を有するピークホールド回
路１００Ａにおいては、パワーオン信号ＰＷＯＮがアク
ティブのハイレベルで供給されると、インバータＩＮＶ
１１１の出力がローレベル、インバータＩＮＶ１１２の
出力がハイレベルになることから、オペアンプ１１０Ａ
では、ＰＭＯＳトランジスタＰＴ１１１が非導通状態、
ＮＭＯＳトランジスタＮＴ１１１が導通状態になって、
差動増幅回路ＤＦＡ１１１が動作状態になるとともに、
転送ゲートＴＦＧ１１１が導通状態となる。同様に、コ
ンパレータ１６０においては、ＰＭＯＳトランジスタＰ
Ｔ１６１が非導通状態、ＮＭＯＳトランジスタＮＴ１６
１が導通状態になって、差動増幅回路が動作状態にな
る。

【０１１４】この状態で、オペアンプ１１０Ａの非反転
入力端子（＋）としてのＰＭＯＳトランジスタＰＴ１１
４のゲートに入力信号ＩＮが供給され、反転入力端子
（−）としてのＰＭＯＳトランジスタＰＴ１１３のゲー
トにホールド電圧が帰還される。ここで、たとえばコン
パレータ１６０の出力信号ＣＯＭＰ-outがローレベルで
供給され、オペアンプ１１０ＡのＰＭＯＳトランジスタ
ＰＴ１１６が導通状態にあるとすると、オペアンプ１１
０Ａの出力ノードＮＤ１１１の電位は上昇して、やがて
クランプ基準電圧Ｖcramp より高いレベルの信号OPAMPh
-outとしてコンパレータ１６０のＰＭＯＳトランジスタ
ＰＴ１６３のゲートに供給される。その結果、コンパレ
ータ１６０では、ＰＭＯＳトランジスタＰＴ１６４側が
より導通状態となりハイレベルの信号ＣＯＭＰ-outがオ
ペアンプ１１０ＡのＰＭＯＳトランジスタＰＴ１１６の
ゲートに供給される。これにより，ＰＭＯＳトランジス
タＰＴ１１６は非導通状態に遷移し、出力ノードＮＤ１
１１の電位は降下していく。

【０１１５】そして、信号OPAMPh-outがクランプ基準電
圧Ｖcramp より低くなってコンパレータ１６０のＰＭＯ
ＳトランジスタＰＴ１６３のゲートに供給されると、Ｐ
ＭＯＳトランジスタＰＴ１６３側がより導通状態となり
ローレベルの信号ＣＯＭＰ-outがオペアンプ１１０Ａの
ＰＭＯＳトランジスタＰＴ１１６のゲートに供給され
る。これにより，ＰＭＯＳトランジスタＰＴ１１６は導
通状態に遷移し、出力ノードＮＤ１１１の電位は上昇し
ていく。このようにして、オペアンプ１１０Ａの出力信
号レベルが中間電圧であるクランプ基準電圧Ｖcramp と
なるようにクランプ制御される。

【０１１６】本第２の実施形態におけるその他の動作
は、図７を参照して説明した図１の回路と同様であり、
上述した第１の実施形態の効果と同様の効果を得ること
ができる。

【０１１７】なお、ここでは、下限値用ピークホールド
回路を例に説明したが、上限値用の回路の場合、図１３
の回路おいて、各トランジスタの極性を逆にし、接続さ
れる電源電圧Ｖ_DDとＶ_SSの供給ラインを逆に接続するこ
とより、オペアンプおよびコンパレータを構成すること
が可能であり、ここではその詳細な説明は省略する。

【０１１８】第３実施形態 図１４は、本発明に係るピークホールド回路の第３の実
施形態を示す回路図である。本第３の実施形態が前述し
た第１の実施形態と異なる点は、オペアンプ１１０の出
力と整流素子１２０との間にクランプ回路を設ける代わ
りに、ＭＯＳトランジスタのようなしきい電圧を持つ出
力飽和素子１７０を接続することにより、ホールド期間
中、整流素子のアンプ側の端子にかかる電圧を、オペア
ンプ出力が振り切れた電圧よりもしきい電圧分内側の電
圧（中間電圧）で飽和するようにしたことにある。

【０１１９】図１５は、図１４の出力飽和素子１７０の
具体的な構成例を示す回路図で、図１５（ａ）はピーク
ホールド回路１００Ｂが上限値用の場合の回路図、図１
５（ｂ）はピークホールド回路１００Ｂが下限値用の場
合の回路図を示している。

【０１２０】ピークホールド回路１００Ｂが上限値用の
場合、図１５（ａ）に示すように、ゲートが接地された
ＰＭＯＳトランジスタＰＴ１７１により構成され、ＰＭ
ＯＳトランジスタＰＴ１７１と整流素子１２０との接続
点が抵抗Ｒ１７１を介して電源電圧Ｖ_DDの供給ラインに
接続されている。

【０１２１】また、ピークホールド回路１００Ｂが下限
値用の場合、図１５（ｂ）に示すように、ゲートが電源
電圧Ｖ_DDの供給ラインに接続されたＮＭＯＳトランジス
タＮＴ１７１により構成され、ＮＭＯＳトランジスタＮ
Ｔ１７１と整流素子１２０との接続点が抵抗Ｒ１７２を
介して接地されている。

【０１２２】本第３の実施形態によれば、前述した第１
の実施形態の効果と同様の効果を得ることができる。

【０１２３】第４実施形態 図１６は、本発明に係るピークホールド回路の第４の実
施形態を示す回路図である。このピークホールド回路１
００Ｃは上限値用である。本第４の実施形態が前述した
第１の実施形態と異なる点は、整流素子１２０をＮＭＯ
ＳトランジスタＮＴ１２１で構成し、リセット回路を設
ける代わりに、ＮＭＯＳトランジスタＮＴ１２１のゲー
トとドレインとの間にリセット信号ＲＳＴでオン／オフ
されるスイッチ回路１８１と、ＮＭＯＳトランジスタＮ
Ｔ１２１のゲートとオン電圧ＴＲＯＮの供給ラインとの
間にリセット信号ＲＳＴでオン／オフされるスイッチ回
路１８２とを有するリセット・ホールド切換回路１８０
を設け、ホールド期間中はスイッチ回路１８１をオン状
態にして整流素子として機能させ、ホールド期間外はス
イッチ回路１８１をオフ状態、スイッチ回路１８２をオ
ン状態にしてＮＭＯＳトランジスタＮＴ１２１を転送ゲ
ートとして機能させ、オペアンプ１１０をボルテージフ
ォロワとして機能させてリセット機能と等価な機能を付
与するようにしたことにある。

【０１２４】このような構成を有するピークホールド回
路１００Ｃにおいて、ホールド期間中は、リセット信号
ＲＳＴがローレベルでスイッチ回路１８１および１８２
に供給される。これにより、スイッチ回路１８１がオン
状態となり、スイッチ回路１８２がオフ状態となる。そ
の結果、ＮＭＯＳトランジスタＮＴ１２１はゲートとド
レインが接続されてピークホールド回路の整流素子とし
て動作する。この場合のその他の動作は図１の場合と同
様であり、その詳細な説明は省略する。

【０１２５】一方、リセット時には、リセット信号ＲＳ
Ｔがハイレベルでスイッチ回路１８１および１８２に供
給される。これにより、スイッチ回路１８１がオフ状態
となり、スイッチ回路１８２がオン状態となる。その結
果、ＮＭＯＳトランジスタＮＴ１２１は転送ゲートとし
て機能し、オペアンプ１１０の出力端子と非反転入力端
子（−）がショートするためピークホールド回路ではな
くボルテージフォロワ回路として動作するようになる。
すなわち、リセット解除時の入力信号の電圧がリセット
電圧となる。

【０１２６】この場合のリーク電流を抵抗で表した経時
変化モデルを図１７に示す。図１７から、リセット用の
ＭＯＳトランジスタのＰＮ接合リークやサブスレッショ
ルドリーク電流がなくなり、保持特性が改善するのは明
らかである。

【０１２７】本第４の実施形態によれば、ピークホール
ド回路のホールド電圧保持特性を阻害する整流素子のリ
ーク電流分をなくすことができ、リセット用のＭＯＳト
ランジスタのリーク電流をなくすことができ、回路の保
持特性をさらに改善することができる利点がある。

【０１２８】第５実施形態 図１８は、本発明に係るピークホールド回路の第５の実
施形態を示す回路図である。このピークホールド回路１
００Ｄは上限値用である。本第５の実施形態が前述した
第２の実施形態と異なる点は、第４の実施形態の場合と
同様に、整流素子１２０をＮＭＯＳトランジスタＮＴ１
２１で構成し、リセット回路を設ける代わりに、ＮＭＯ
ＳトランジスタＮＴ１２１のゲートとドレインとの間に
リセット信号ＲＳＴでオン／オフされるスイッチ回路１
８１と、ＮＭＯＳトランジスタＮＴ１２１のゲートとオ
ン電圧ＴＲＯＮの供給ラインとの間にリセット信号ＲＳ
Ｔでオン／オフされるスイッチ回路１８２とを有するリ
セット・ホールド切換回路１８０を設け、ホールド期間
中はスイッチ回路１８１をオン状態にして整流素子とし
て機能させ、ホールド期間外はスイッチ回路１８１をオ
フ状態、スイッチ回路１８２をオン状態にしてＮＭＯＳ
トランジスタＮＴ１２１を転送ゲートとして機能させ、
オペアンプ１１０Ａをボルテージフォロワとして機能さ
せてリセット機能と等価な機能を付与するようにしたこ
とにある。

【０１２９】このような構成を有するピークホールド回
路１００Ｄにおいて、ホールド期間中は、リセット信号
ＲＳＴがローレベルでスイッチ回路１８１および１８２
に供給される。これにより、スイッチ回路１８１がオン
状態となり、スイッチ回路１８２がオフ状態となる。そ
の結果、ＮＭＯＳトランジスタＮＴ１２１はゲートとド
レインが接続されてピークホールド回路の整流素子とし
て動作する。

【０１３０】一方、リセット時には、リセット信号ＲＳ
Ｔがハイレベルでスイッチ回路１８１および１８２に供
給される。これにより、スイッチ回路１８１がオフ状態
となり、スイッチ回路１８２がオン状態となる。その結
果、ＮＭＯＳトランジスタＮＴ１２１は転送ゲートとし
て機能し、オペアンプ１１０Ａの出力端子と非反転入力
端子（−）がショートするためピークホールド回路では
なくボルテージフォロワ回路として動作するようにな
る。すなわち、リセット解除時の入力信号の電圧がリセ
ット電圧となる。

【０１３１】この場合のリーク電流を抵抗で表した経時
変化モデルも図１７と等価である。

【０１３２】本第５の実施形態によれば、ピークホール
ド回路のホールド電圧保持特性を阻害する整流素子のリ
ーク電流をなくすことができることはもとより、リセッ
ト用のＭＯＳトランジスタのリーク電流分をなくすこと
ができ、回路の保持特性をさらに改善することができる
利点がある。

【０１３３】第６実施形態 図１９は、本発明に係るピークホールド回路の第６の実
施形態を示す回路図である。このピークホールド回路１
００Ｅは上限値用である。本第６の実施形態が前述した
第３の実施形態と異なる点は、第４および第５のの実施
形態の場合と同様に、整流素子１２０をＮＭＯＳトラン
ジスタＮＴ１２１で構成し、リセット回路を設ける代わ
りに、ＮＭＯＳトランジスタＮＴ１２１のゲートとドレ
インとの間にリセット信号ＲＳＴでオン／オフされるス
イッチ回路１８１と、ＮＭＯＳトランジスタＮＴ１２１
のゲートとオン電圧ＴＲＯＮの供給ラインとの間にリセ
ット信号ＲＳＴでオン／オフされるスイッチ回路１８２
とを有するリセット・ホールド切換回路１８０を設け、
ホールド期間中はスイッチ回路１８１をオン状態にして
整流素子として機能させ、ホールド期間外はスイッチ回
路１８１をオフ状態、スイッチ回路１８２をオン状態に
してＮＭＯＳトランジスタＮＴ１２１を転送ゲートとし
て機能させ、オペアンプ１１０をボルテージフォロワと
して機能させてリセット機能と等価な機能を付与するよ
うにしたことにある。

【０１３４】このような構成を有するピークホールド回
路１００Ｅにおいて、ホールド期間中は、リセット信号
ＲＳＴがローレベルでスイッチ回路１８１および１８２
に供給される。これにより、スイッチ回路１８１がオン
状態となり、スイッチ回路１８２がオフ状態となる。そ
の結果、ＮＭＯＳトランジスタＮＴ１２１はゲートとド
レインが接続されてピークホールド回路の整流素子とし
て動作する。

【０１３５】一方、リセット時には、リセット信号ＲＳ
Ｔがハイレベルでスイッチ回路１８１および１８２に供
給される。これにより、スイッチ回路１８１がオフ状態
となり、スイッチ回路１８２がオン状態となる。その結
果、ＮＭＯＳトランジスタＮＴ１２１は転送ゲートとし
て機能し、オペアンプ１１０の出力端子と非反転入力端
子（−）がショートするためピークホールド回路ではな
くボルテージフォロワ回路として動作するようになる。
すなわち、リセット解除時の入力信号の電圧がリセット
電圧となる。

【０１３６】この場合のリーク電流を抵抗で表した経時
変化モデルも図１７と等価である。

【０１３７】本第６の実施形態によれば、ピークホール
ド回路のホールド電圧保持特性を阻害する整流素子のリ
ーク電流を減少させることができることはもとより、リ
セット用のＭＯＳトランジスタのリーク電流分をなくす
ことができ、回路の保持特性をさらに改善することがで
きる利点がある。

【０１３８】第７実施形態 図２０は、本発明に係るピークホールド回路の第７の実
施形態を示す回路図である。このピークホールド回路１
００Ｆは上限値用の回路である。本第７の実施形態で
は、クランプ回路１５０を図２０に示すように、オペア
ンプ１５１、抵抗素子１５２および整流素子１５３で構
成し、かつその抵抗素子１５２をＰＭＯＳトランジスタ
ＰＴ１５２で構成し、ＰＭＯＳトランジスタＰＴ１５２
の基板を電源電圧Ｖ_DDの供給ラインに接続し、ゲートを
リセット信号ＲＳＴの供給ラインに接続することにより
上限値用ピークホールド回路１００Ｆが構成されてい
る。

【０１３９】このような構成において、クランプ回路１
５０を構成する抵抗素子としてのＰＭＯＳトランジスタ
ＰＴ１５２は、飽和素子としても機能する。また、ＰＭ
ＯＳトランジスタＰＴ１５２のゲートにリセット信号Ｒ
ＳＴを供給し、リセット時にＰＭＯＳトランジスタＰＴ
１５２を非導通状態とするように構成することにより、
オペアンプ１１０の出力とリセット回路１４０の出力が
競合することを解除するという機能が付加されている。

【０１４０】すなわち、リセット回路が整流素子として
は別にあるタイプのピークホールド回路では、リセット
するときにピークホールド回路入力の電圧とリセット電
圧ＶＲＳＴの関係によっては、オペアンプ１１０の出力
とリセット回路１４０の出力が競合する問題がある。無
信号入力時にリセットをかける場合は、上限値のピーク
ホールド回路では、ＡＧＮＤ（アナロググランド）より
Ｖ_DD側に少しだけずれした電圧に、下限値のピークホー
ルド回路では、ＡＧＮＤよりＶ_SS側に少しだけずらした
電圧に、リセット電圧ＶＲＳＴを設定した方が整流素子
１２０に対して逆方向のバイアスとなるためオペアンプ
１１０の出力とリセット回路１４０の出力の競合は発生
しない。また、ノイズを検出しないようにするためのオ
フセット電圧を設定するという意味でも上記の設定方法
が有効である。上記とは逆の関係の電圧でリセットをか
けた場合、競合が発生するという問題の他に、リセット
解除直後、オペアンプ１１０の出力が中間電位に戻るの
に時間がかかると、ホールド電圧が逆方向に変化すると
いう問題が発生する。信号入力時にリセットをかける場
合は、逆の関係の電圧になっていることもありうるの
で、本ピークホールド回路１００Ｆでは、上記の問題を
解決するために、クランプ回路の抵抗素子として用いて
いるＰＭＯＳトランジスタＰＴ１５２を、リセット用の
信号ＲＳＴでリセット時に非導通状態とするように構成
されている。

【０１４１】この場合のその他の動作は図１の場合と同
様であり、その詳細な説明は省略する。

【０１４２】本第７の実施形態によれば、前述した第１
の実施形態の効果に加えて、抵抗素子としてのＰＭＯＳ
トランジスタＰＴ１５２のゲート入力信号に、たとえ
ば、リセット信号を入力する場合にはリセット動作を確
実にでき、しかもリセット解除直後、オペアンプ１１０
の出力が中間電位に戻るのに時間がかかった場合であっ
てもホールド電圧が逆方向に変化することを防止できる
利点がある。

【０１４３】第８実施形態 図２１は、本発明に係るピークホールド回路の第８の実
施形態を示す回路図である。本第８の実施形態と前述し
た第７の実施形態が異なる点は、クランプ回路１５０の
抵抗素子１５２としてのＰＭＯＳトランジスタＰＴ１５
２のゲートにリセット信号ＲＳＴを供給する代わりに、
クランプ回路１５０のオペアンプ１５１の出力電圧をレ
ベルシフトさせるクランプアシスト電圧発生回路１９０
を設け、このクランプアシスト電圧発生回路１９０で発
生した電圧をクランプ機能を補助する電圧Ｖcr＿asとし
てＰＭＯＳトランジスタＰＴ１５２のゲートに供給する
ようにし、かつ、第４、第５および第６の実施形態の場
合と同様に、整流素子１２０をＮＭＯＳトランジスタＮ
Ｔ１２１で構成し、リセット回路を設ける代わりに、Ｎ
ＭＯＳトランジスタＮＴ１２１のゲートとドレインとの
間にリセット信号ＲＳＴでオン／オフされるスイッチ回
路１８１と、ＮＭＯＳトランジスタＮＴ１２１のゲート
とオン信号ＴＲＯＮの供給ラインとの間にリセット信号
ＲＳＴでオン／オフされるスイッチ回路１８２とを有す
るリセット・ホールド切換回路１８０を設け、ホールド
期間中はスイッチ回路１８１をオン状態にして整流素子
として機能させ、ホールド期間外はスイッチ回路１８１
をオフ状態、スイッチ回路１８２をオン状態にしてＮＭ
ＯＳトランジスタＮＴ１２１を転送ゲートとして機能さ
せ、オペアンプ１１０をボルテージフォロワとして機能
させてリセット機能と等価な機能を付与するようにした
ことにある。

【０１４４】図２２は、クランプアシスト電圧発生回路
１９０の構成例を示す回路図である。クランプアシスト
電圧発生回路１９０は、図２２に示すように、オペアン
プ１５１の信号Ｖcr＿out の出力ラインと接地ラインＧ
ＮＤとの間に直列に接続された、ＰＭＯＳトランジスタ
ＰＴ１９２，ＰＴ１９１、抵抗素子１９１，１９２、お
よびインバータＩＮＶ１９１により構成されている。Ｐ
ＭＯＳトランジスタＰＴ１９１はゲートとドレインが接
続されたダイオード接続されており、ＰＭＯＳトランジ
スタＰＴ１９１のゲートがインバータＩＮＶ１９１を介
してパワーオン信号ＰＷＯＮの供給ラインに接続されて
いる。

【０１４５】このクランプアシスト電圧発生回路１９０
はパワーオン信号ＰＷＯＮがアクティブのハイレベルで
供給されると、ＰＭＯＳトランジスタＰＴ１９２がオン
状態となり、信号Ｖcr＿asを出力可能状態となる。そし
て、抵抗素子１９１，１９２の接続点からオペアンプ１
５１の出力信号を抵抗分割してレベルシフトさせた信号
信号Ｖcr＿asが、抵抗素子１５２としてのＰＭＯＳトラ
ンジスタＰＴ１５２のゲートに供給される。

【０１４６】この場合のその他の動作は図１および図１
６の場合と同様であり、その詳細な説明は省略する。

【０１４７】本第８の実施形態のように、クランプ回路
１５０にクランプアシスト電圧発生回路１９０を接続し
た構成にすることにより、次のような効果が得られる。
すなわち、従来のクランプ回路では、クランプ動作中、
ピークホールド回路のオペアンプ１１０の出力とクラン
プ回路１５０のオペアンプ１５１の出力は、クランプ回
路１５０の抵抗素子１５２を間に挟んではいるが競合す
ることになる。すなわち、ピークホールド回路のオペア
ンプ１１０の出力は、クランプ動作を邪魔するととも
に、２つのオペアンプ１１０と１５１の間で大きな出力
電流が流れるという問題がある。特にＶcramp ＝ＨＯＬ
Ｄとするためには、広い電圧範囲でクランプ動作が行わ
れる必要があり、この問題が障害となる。

【０１４８】さて、整流素子を通してクランプするため
の電流が多く必要なときほど、オペアンプ１５１の出力
は、大きく振れる。この電圧をクランプアシスト電圧発
生回路１９０を通してクランプ回路１５０の抵抗素子１
５２として用いているＰＭＯＳトランジスタＰＴ１５２
のゲート入力にフィードバックすると、クランプ動作
中、抵抗素子側の電流能力を小さくするように働き、ク
ランプするために整流素子側にあまり大きな電流を流す
必要がなくなり、上記の問題を解決できる。

【０１４９】本第８の実施形態によれば、前述した第１
および第４の実施形態の効果に加えて、クランプ回路出
力をレベルシフトした信号を入力する場合にはクランプ
可能な電圧範囲を拡大することができるという利点があ
る。

【０１５０】第９実施形態 図２３は、本発明に係るピークホールド回路の第９の実
施形態を示す回路図である。このピークホールド回路１
００Ｈは下限値用の回路である。本第９の実施形態で
は、前述した第７の実施形態と同様に、クランプ回路１
５０を図２に示すように、オペアンプ１５１、抵抗素子
１５２および整流素子１５３で構成し、かつその抵抗素
子１５２をＮＭＯＳトランジスタＮＴ１５２で構成し、
ＮＭＯＳトランジスタＮＴ１５２の基板を電源電圧Ｖ_SS
の供給ラインに接続し、ゲートをリセット信号の反転信
号ＲＳＴＺの供給ラインに接続することにより下限値用
ピークホールド回路１００Ｈが構成されている。

【０１５１】このような構成において、クランプ回路１
５０を構成する抵抗素子１５２としてのＮＭＯＳトラン
ジスタＮＴ１５２は、飽和素子としても機能する。ま
た、ＮＭＯＳトランジスタＮＴ１５２のゲートにリセッ
ト信号の反転信号ＲＳＴＺを供給し、リセット時にＮＭ
ＯＳトランジスタＮＴ１５２を非導通状態とするように
構成するこよにより、第７の実施形態の場合と同様に、
オペアンプ１１０の出力とリセット回路１４０の出力が
競合することを解除するという機能が付加されている。

【０１５２】すなわち、リセット回路が整流素子として
は別にあるタイプのピークホールドでは、リセットする
ときにピークホールド回路入力の電圧とリセット電圧Ｖ
ＲＳＴの上限関係によっては、オペアンプ１１０の出力
とリセット回路１４０の出力が競合する問題がある。無
信号入力時にリセットをかける場合は、上限値のピーク
ホールド回路では、ＡＧＮＤよりＶＤＤ側に少しだけず
れした電圧に、下限値のピークホールド回路では、ＡＧ
ＮＤよりＶＳＳ側に少しだけずらした電圧に、リセット
電圧ＶＲＳＴを設定した方が整流素子１２０に対して逆
方向のバイアスとなるため、オペアンプ出力とリセット
回路出力の競合は発生しない。また、ノイズを検出しな
いようにするためのオフセット電圧を設定するという意
味でも上記の設定方法が有効である。上記とは逆の関係
の電圧でリセットをかけた場合、競合が発生するという
問題の他に、リセット解除直後、オペアンプ１１０の出
力が中間電位に戻るのに時間がかかると、ホールド電圧
が逆方向に変化するという問題が発生する。信号入力時
にリセットをかける場合は、逆の関係の電圧になってい
ることもありうるので、本ピークホールド回路１００Ｈ
では、上記の問題を解決するために、クランプ回路の抵
抗素子として用いているＮＭＯＳトランジスタＮＴ１５
２を、リセット用の信号ＲＳＴＺでリセット時に非導通
状態とするように構成されている。

【０１５３】この場合のその他の動作は図１の場合と同
様であり、その詳細な説明は省略する。

【０１５４】本第９の実施形態によれば、前述した第１
の実施形態の効果に加えて、抵抗素子としてのＮＭＯＳ
トランジスタＮＴ１５２のゲート入力信号に、たとえ
ば、リセット信号を入力する場合にはリセット動作を確
実にでき、しかもリセット解除直後、オペアンプ１１０
の出力が中間電位に戻るのに時間がかかった場合であっ
てもホールド電圧が逆方向に変化することを防止できる
利点がある。

【０１５５】第１０実施形態 図２４は、本発明に係るピークホールド回路の第１０の
実施形態を示す回路図である。このピークホールド回路
１００Ｉは下限値用である。本第１０の実施形態と前述
した第９の実施形態が異なる点は、クランプ回路１５０
の抵抗素子１５２としてのＮＭＯＳトランジスタＮＴ１
５２のゲートにリセット信号ＲＳＴＺを供給する代わり
に、前述した第８の実施形態の場合と同様に、クランプ
回路１５０のオペアンプ１５１の出力電圧をレベルシフ
トさせるクランプアシスト電圧発生回路１９０ａを設
け、このクランプアシスト電圧発生回路１９０ａで発生
した電圧をクランプ機能を補助する電圧Ｖcr＿asとして
ＮＭＯＳトランジスタＮＴ１５２のゲートに供給するよ
うにし、かつ、整流素子１２０をＰＭＯＳトランジスタ
ＰＴ１２１で構成し、リセット回路を設ける代わりに、
ＰＭＯＳトランジスタＰＴ１２１のゲートとドレインと
の間にリセット信号ＲＳＴでオン／オフされるスイッチ
回路１８１と、ＰＭＯＳトランジスタＰＴ１２１のゲー
トとオン電圧ＴＲＯＮの供給ラインとの間にリセット信
号ＲＳＴでオン／オフされるスイッチ回路１８２とを有
するリセット・ホールド切換回路１８０を設け、ホール
ド期間中はスイッチ回路１８１をオン状態にして整流素
子として機能させ、ホールド期間外はスイッチ回路１８
１をオフ状態、スイッチ回路１８２をオン状態にしてＰ
ＭＯＳトランジスタＰＴ１２１を転送ゲートとして機能
させ、オペアンプ１１０をボルテージフォロワとして機
能させてリセット機能と等価な機能を付与するようにし
たことにある。

【０１５６】図２５は、クランプアシスト電圧発生回路
１９０ａの構成例を示す回路図である。クランプアシス
ト電圧発生回路１９０ａは、図２５に示すように、電源
電圧Ｖ_DDの供給ラインとオペアンプ１５１の信号Ｖcr＿
out の出力ラインとの間に直列に接続された、抵抗素子
１９２，１９１、ＮＭＯＳトランジスタＮＴ１９１、Ｎ
Ｔ１９２により構成されている。ＮＭＯＳトランジスタ
ＮＴ１９２のゲートがパワーオン信号ＰＷＯＮの供給ラ
インに接続されている。ＮＭＯＳトランジスタＮＴ１９
１はゲートとドレインが接続されたダイオード接続され
ており、ＮＭＯＳトランジスタＮＴ１９２のソースがオ
ペアンプ１５１の信号Ｖcr＿out の出力ラインに接続さ
れている。

【０１５７】このクランプアシスト電圧発生回路１９０
ａはパワーオン信号ＰＷＯＮがアクティブのハイレベル
で供給されると、ＮＭＯＳトランジスタＮＴ１９２がオ
ン状態となり、信号Ｖcr＿asを出力可能状態となる。そ
して、抵抗素子１９１，１９２の接続点からオペアンプ
１５１の出力信号を抵抗分割してレベルシフトさせた信
号信号Ｖcr＿asが、抵抗素子１５２としてのＮＭＯＳト
ランジスタＮＴ１５２のゲートに供給される。

【０１５８】この場合のその他の動作は図１および図１
６の場合と同様であり、その詳細な説明は省略する。

【０１５９】本第１０の実施形態のように、クランプ回
路１５０にクランプアシスト電圧発生回路１９０ａを接
続した構成にすることにより、前述した第８の実施形態
と同様に、次のような効果が得られる。すなわち、従来
のクランプ回路では、クランプ動作中、ピークホールド
回路のオペアンプ１１０の出力とクランプ回路１５０の
オペアンプ１５１の出力は、クランプ回路１５０の抵抗
素子１５２を間に挟んではいるが競合することになる。
すなわち、ピークホールド回路のオペアンプ１１０の出
力は、クランプ動作を邪魔するとともに、２つのオペア
ンプ１１０と１５１の間で大きな出力電流が流れるとい
う問題がある。特にＶcramp ＝ＨＯＬＤとするために
は、広い電圧範囲でクランプ動作が行われる必要があ
り、この問題が障害となる。

【０１６０】さて、整流素子を通してクランプするため
の電流が多く必要なときほど、オペアンプ１５１の出力
は、大きく振れる。この電圧をクランプアシスト電圧発
生回路１９０を通してクランプ回路１５０の抵抗素子１
５２として用いているＮＭＯＳトランジスタＮＴ１５２
のゲート入力にフィードバックすると、クランプ動作
中、抵抗素子側の電流能力を小さくするように働き、ク
ランプするために整流素子側にあまり大きな電流を流す
必要がなくなり、上記の問題を解決できる。

【０１６１】本第１０の実施形態によれば、前述した第
１および第４の実施形態の効果に加えて、クランプ回路
出力をレベルシフトした信号を入力する場合にはクラン
プ可能な電圧範囲を拡大することができるという利点が
ある。

【０１６２】第１１実施形態 図２６は、本発明に係るピークホールド回路の第１１の
実施形態を示す回路図である。このピークホールド回路
１００Ｊは上限値用である。本第１１の実施形態が前述
した第１の実施形態と異なる点は、整流素子１２０を半
導体基板中に形成されたダイオードＤ１２１で構成する
とともに、リセット回路１４０をホールドノードＮＤ１
０１と接地ラインＧＮＤとの間に接続され、ゲートがリ
セット信号ＲＳＴの供給ラインに接続されたＮＭＯＳト
ランジスタＮＴ１４１で構成し、かつ、このＮＭＯＳト
ランジスタＮＴ１４１のバルク端子にアナロググランド
からホールド電圧の間の電圧、もしくは、ホールド期間
中のオペアンプ出力が振り切れた電圧よりもアナロググ
ランドよりの中間電圧ＶＰ-well を供給して、ＮＭＯＳ
トランジスタＮＴ１４１のバルク端子の電圧（Ｐ−ウェ
ルの電圧）を中間電圧ＶＰ-well に保持させるととも
に、クランプ回路１５０にクランプ基準電圧Ｖcramp と
してこの中間電圧ＶＰ-well を供給する中間電圧発生回
路２００を設けたことにある。

【０１６３】中間電圧発生回路２００は、たとえば図６
または図９で示す回路と同様な回路により構成される。
たとえば図６の中間電圧発生回路２００の場合、パワー
オフ時にはパワーオン信号ＰＷＯＮがローレベルで供給
され、ＰＭＯＳトランジスタＰＴ２０１がオフ状態に保
持されることから、オペアンプ２０１の出力はローレベ
ルに保持される。すなわち、リセット回路１４０のＮＭ
ＯＳトランジスタＮＴ１４１のバルク端子の電圧は接地
レベルに保持される。そして、パワーオン時には、パワ
ーオン信号ＰＷＯＮがハイレベルで供給され、ＰＭＯＳ
トランジスタＰＴ２０１がオン状態に保持されることか
ら、オペアンプ２０１の出力は中間電圧ＶＰ-well に保
持される。すなわち、リセット回路１４０のＮＭＯＳト
ランジスタＮＴ１４１のバルク端子の電圧は中間電圧Ｖ
Ｐ-well に保持されるとともに、クランプ回路１５０に
対してクランプ基準電圧としてこの中間電圧ＶＰ-well
が供給される。

【０１６４】ホールド期間中の動作は図１の場合と同様
であり、ここではその詳細な説明は省略する。

【０１６５】図２７は、図２６の回路におけるリーク電
流を抵抗で表した経時変化モデルを示す図である。図２
７から、整流素子であるダイオードＤ１２１のＰＮ接合
リークやリセット用のＮＭＯＳトランジスタＮＴ１４１
のＰＮ接合リークやサブスレショルドリーク電流のリー
クする先の電圧が全て中間電位となり、保持特性が改善
するのは明らかである。

【０１６６】本第１１の実施形態によれば、前述した第
１の実施形態の効果と同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流や
リセット用のＭＯＳトランジスタのリーク電流を減少さ
せることができる利点がある。

【０１６７】第１２実施形態 図２８は、本発明に係るピークホールド回路の第１２の
実施形態を示す回路図である。このピークホールド回路
１００Ｋは上限値用である。本第１２の実施形態が前述
した第１１の実施形態と異なる点は、整流素子１２０を
半導体基板中に形成されたダイオードＤ１２１で構成す
る代わりにＮＭＯＳトランジスタＮＴ１２１で構成し
て、リセット回路１４０のＮＭＯＳトランジスタＮＴ１
４１のバルク端子およびクランプ回路１５０のみなら
ず、整流素子としてのＮＭＯＳトランジスタＮＴ１２１
のバルク端子にもアナロググランドからホールド電圧の
間の電圧、もしくは、ホールド期間中のオペアンプ出力
が振り切れた電圧よりもアナロググランドよりの中間電
圧ＶＰ-well を供給するようにしたことにある。

【０１６８】図２９は、図２８の回路におけるリーク電
流を抵抗で表した経時変化モデルを示す図である。図２
８から、整流素子用のＮＭＯＳトランジスタＮＴ１２１
およびリセット用のＮＭＯＳトランジスタＮＴ１４１の
ＰＮ接合リークやサブスレショルドリーク電流のリーク
する先の電圧が全て中間電位となり、保持特性が改善す
るのは明らかである。

【０１６９】本第１２の実施形態のように、整流素子１
２０にＮＭＯＳトランジスタを用いた場合は、バルク端
子を中間電位にしないと、基板効果によるＭＯＳトラン
ジスタの実効的なしきい電圧の増加によりＶ_DD＝５Ｖで
使用することは困難である。しかしながら、リーク電流
の向きを優先して考えると上限値のピークホールド回路
ではＮＭＯＳトランジスタを用いた方が良い。その理由
は、バルク端子を中間電位にすることで、リーク電流を
減らせるとともに、トランジスタのしきい電圧の基板効
果分を小さくすることができ、小さな振幅の信号に対し
ては、プロセスのばらつきも含めてＶ_DD＝５Ｖで使用で
きるようになるからである。

【０１７０】本第１２の実施形態によれば、前述した第
１１の実施形態の効果と同様に、ピークホールド回路の
ホールド電圧保持特性を阻害する整流素子のリーク電流
や、整流素子およびリセット用のＭＯＳトランジスタの
リーク電流を減少させることができる利点がある。

【０１７１】なお、バルク端子の電圧をホールド電圧に
すると、リーク電流およびトランジスタのしきい電圧の
基板効果をゼロにできるはずであるが、実際にこれを広
い電圧範囲で実現するためには、第８実施形態で述べた
クランプ回路の動作範囲を広げるクランプアシスト電圧
のような回路を追加するか、元々のクランプ回路の整流
素子にバイポ−ラトランジスタを用いてクランプする力
を強くするような工夫が必要である。クランプ回路の動
作範囲が狭い場合は、寄生のバイポ−ラトランジスタが
オンしてホールド電圧が破壊される可能性があるので注
意を要する。また、整流素子１２０にＭＯＳトランジス
タを用いた場合、整流素子のアンプ側のノードを中間電
圧でクランプせずに、バルク端子だけ中間電圧にした場
合は、ホールド期間に入ったときに、縦型と横型両方の
寄生バイポ−ラトランジスタがオンしてしまい、ホール
ド電圧が破壊されてしまう。したがって、上記のような
場合には、整流素子のアンプ側のノードがクランプされ
ていることが必要である。

【０１７２】第１３実施形態 図３０は、本発明に係るピークホールド回路の第１３の
実施形態を示す回路図である。このピークホールド回路
１００Ｌは上限値用である。本第１３の実施形態が前述
した第２の実施形態と異なる点は、整流素子１２０を半
導体基板中に形成されたダイオードＤ１２１で構成する
とともに、リセット回路１４０をホールドノードＮＤ１
０１と接地ラインＧＮＤとの間に接続され、ゲートがリ
セット信号ＲＳＴの供給ラインに接続されたＮＭＯＳト
ランジスタＮＴ１４１で構成し、かつ、このＮＭＯＳト
ランジスタＮＴ１４１のバルク端子にアナロググランド
からホールド電圧の間の電圧、もしくは、ホールド期間
中のオペアンプ出力が振り切れた電圧よりもアナロググ
ランドよりの中間電圧ＶＰ-well を供給して、ＮＭＯＳ
トランジスタＮＴ１４１のバルク端子の電圧（Ｐ−ウェ
ルの電圧）を中間電圧ＶＰ-well に保持させるととも
に、コンパレータ１６０にクランプ基準電圧Ｖcramp と
してこの中間電圧ＶＰ-well を供給する中間電圧発生回
路２００を設けたことにある。

【０１７３】中間電圧発生回路２００は、たとえば図６
または図９で示す回路と同様な回路により構成される。
たとえば図６の中間電圧発生回路２００の場合、パワー
オフ時にはパワーオン信号ＰＷＯＮがローレベルで供給
され、ＰＭＯＳトランジスタＰＴ２０１がオフ状態に保
持されることから、オペアンプ２０１の出力はローレベ
ルに保持される。すなわち、リセット回路１４０のＮＭ
ＯＳトランジスタＮＴ１４１のバルク端子の電圧は接地
レベルに保持される。そして、パワーオン時には、パワ
ーオン信号ＰＷＯＮがハイレベルで供給され、ＰＭＯＳ
トランジスタＰＴ２０１がオン状態に保持されることか
ら、オペアンプ２０１の出力は中間電圧ＶＰ-well に保
持される。すなわち、リセット回路１４０のＮＭＯＳト
ランジスタＮＴ１４１のバルク端子の電圧は中間電圧Ｖ
Ｐ-well に保持されるとともに、コンパレータ１６０に
対してクランプ基準電圧としてこの中間電圧ＶＰ-well
が供給される。

【０１７４】ホールド期間中の動作は図１２の場合と同
様であり、ここではその詳細な説明は省略する。

【０１７５】図３０の回路におけるリーク電流を抵抗で
表した経時変化モデルは図２７と等価である。図２７か
ら、リセット用のＮＭＯＳトランジスタＮＴ１４１のＰ
Ｎ接合リークやサブスレショルドリーク電流のリークす
る先の電圧が全て中間電位となり、保持特性が改善する
のは明らかである。

【０１７６】本第１３の実施形態によれば、前述した第
２の実施形態の効果と同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流や
リセット用のＭＯＳトランジスタのリーク電流を減少さ
せることができる利点がある。

【０１７７】第１４実施形態 図３１は、本発明に係るピークホールド回路の第１４の
実施形態を示す回路図である。このピークホールド回路
１００Ｍは上限値用である。本第１４の実施形態が前述
した第１３の実施形態と異なる点は、整流素子１２０を
半導体基板中に形成されたダイオードＤ１２１で構成す
る代わりにＮＭＯＳトランジスタＮＴ１２１で構成し
て、リセット回路１４０のＮＭＯＳトランジスタＮＴ１
４１のバルク端子およびコンパレータ１６０のみなら
ず、整流素子としてのＮＭＯＳトランジスタＮＴ１２１
のバルク端子にもアナロググランドからホールド電圧の
間の電圧、もしくは、ホールド期間中のオペアンプ出力
が振り切れた電圧よりもアナロググランドよりの中間電
圧ＶＰ-well を供給するようにしたことにある。

【０１７８】図３１の回路におけるリーク電流を抵抗で
表した経時変化モデルは図２９と等価である。図３１か
ら、整流素子用のＮＭＯＳトランジスタＮＴ１２１およ
びリセット用のＮＭＯＳトランジスタＮＴ１４１のＰＮ
接合リークやサブスレショルドリーク電流のリークする
先の電圧が全て中間電位となり、保持特性が改善するの
は明らかである。

【０１７９】本第１４の実施形態の場合も前述した第１
２の実施形態の場合と同様に、バルク端子を中間電位に
することで、リーク電流を減らせるとともに、トランジ
スタのしきい電圧の基板効果分を小さくすることがで
き、小さな振幅の信号に対しては、プロセスのばらつき
も含めてＶ_DD＝５Ｖで使用できるようになるから、リー
ク電流の向きを優先して考えると上限値のピークホール
ド回路ではＮＭＯＳトランジスタを用いた方が良い。

【０１８０】本第１４の実施形態によれば、前述した第
１２の実施形態の効果と同様に、ピークホールド回路の
ホールド電圧保持特性を阻害する整流素子のリーク電流
や、整流素子およびリセット用のＭＯＳトランジスタの
リーク電流を減少させることができる利点がある。

【０１８１】なお、第１２の実施形態で述べたのよう
に、バルク端子の電圧をホールド電圧にすると、リーク
電流およびトランジスタのしきい電圧の基板効果をゼロ
にできるはずであるが、実際にこれを広い電圧範囲で実
現するためには、第８実施形態で述べたクランプ回路の
動作範囲を広げるクランプアシスト電圧のような回路を
追加するか、元々のクランプ回路の整流素子にバイポ−
ラトランジスタを用いてクランプする力を強くするよう
な工夫が必要である。クランプ回路の動作範囲が狭い場
合は、寄生のバイポ−ラトランジスタがオンしてホール
ド電圧が破壊される可能性があるので注意を要する。ま
た、整流素子１２０にＭＯＳトランジスタを用いた場
合、整流素子のアンプ側のノードを中間電圧でクランプ
せずに、バルク端子だけ中間電圧にした場合は、ホール
ド期間に入ったときに、縦型と横型両方の寄生バイポ−
ラトランジスタがオンしてしまい、ホールド電圧が破壊
されてしまう。したがって、上記のような場合には、整
流素子のアンプ側のノードがクランプされていることが
必要である。

【０１８２】第１５実施形態 図３２は、本発明に係るピークホールド回路の第１５の
実施形態を示す回路図である。このピークホールド回路
１００Ｎは上限値用である。本第１５の実施形態が前述
した第４の実施形態と異なる点は、整流素子１２０をＮ
ＭＯＳトランジスタＮＴ１２１で構成し、かつ、このＮ
ＭＯＳトランジスタＮＴ１２１のバルク端子にアナログ
グランドからホールド電圧の間の電圧、もしくは、ホー
ルド期間中のオペアンプ出力が振り切れた電圧よりもア
ナロググランドよりの中間電圧ＶＰ-well を供給して、
ＮＭＯＳトランジスタＮＴ１２１のバルク端子の電圧
（Ｐ−ウェルの電圧）を中間電圧ＶＰ-well に保持させ
るとともに、クランプ回路１５０にクランプ基準電圧Ｖ
cramp としてこの中間電圧ＶＰ-well を供給する中間電
圧発生回路２００を設けたことにある。

【０１８３】中間電圧発生回路２００は、たとえば図６
または図９で示す回路と同様な回路により構成される。
たとえば図６の中間電圧発生回路２００の場合、パワー
オフ時にはパワーオン信号ＰＷＯＮがローレベルで供給
され、ＰＭＯＳトランジスタＰＴ２０１がオフ状態に保
持されることから、オペアンプ２０１の出力はローレベ
ルに保持される。すなわち、整流素子１２０としてのＮ
ＭＯＳトランジスタＮＴ１２１のバルク端子の電圧は接
地レベルに保持される。そして、パワーオン時には、パ
ワーオン信号ＰＷＯＮがハイレベルで供給され、ＰＭＯ
ＳトランジスタＰＴ２０１がオン状態に保持されること
から、オペアンプ２０１の出力は中間電圧ＶＰ-well に
保持される。すなわち、整流素子１２０としてのＮＭＯ
ＳトランジスタＮＴ１２１のバルク端子の電圧は中間電
圧ＶＰ-well に保持されるとともに、クランプ回路１５
０に対してクランプ基準電圧としてこの中間電圧ＶＰ-w
ell が供給される。

【０１８４】ホールド期間中およびリセット時の動作は
図１６の場合と同様であり、ここではその詳細な説明は
省略する。

【０１８５】図３３は、図３２の回路におけるリーク電
流を抵抗で表した経時変化モデルを示す図である。図３
３から、整流素子用のＮＭＯＳトランジスタＮＴ１２１
のＰＮ接合リークやサブスレショルドリーク電流のリー
クする先の電圧が全て中間電位となり、保持特性が改善
するのは明らかである。

【０１８６】本第１５の実施形態の場合も前述した第１
２の実施形態の場合と同様に、バルク端子を中間電位に
することで、リーク電流を減らせるとともに、トランジ
スタのしきい電圧の基板効果分を小さくすることがで
き、小さな振幅の信号に対しては、プロセスのばらつき
も含めてＶＤＤ＝５Ｖで使用できるようになるから、リ
ーク電流の向きを優先して考えると上限値のピークホー
ルド回路ではＮＭＯＳトランジスタを用いた方が良い。

【０１８７】本第１５の実施形態によれば、前述した第
４の実施形態の効果に同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流を
減少させることができ、リセット用のＭＯＳトランジス
タのリーク電流分をなくすことができ、しかもリセット
を確実に行え、ホールド電圧が逆方向に変化することを
防止できる利点がある。

【０１８８】なお、第１２の実施形態で述べたのよう
に、バルク端子の電圧をホールド電圧にすると、リーク
電流およびトランジスタのしきい電圧の基板効果をゼロ
にできるはずであるが、実際にこれを広い電圧範囲で実
現するためには、第８実施形態で述べたクランプ回路の
動作範囲を広げるクランプアシスト電圧のような回路を
追加するか、元々のクランプ回路の整流素子にバイポ−
ラトランジスタを用いてクランプする力を強くするよう
な工夫が必要である。クランプ回路の動作範囲が狭い場
合は、寄生のバイポ−ラトランジスタがオンしてホール
ド電圧が破壊される可能性があるので注意を要する。ま
た、整流素子１２０にＭＯＳトランジスタを用いた場
合、整流素子のアンプ側のノードを中間電圧でクランプ
せずに、バルク端子だけ中間電圧にした場合は、ホール
ド期間に入ったときに、縦型と横型両方の寄生バイポ−
ラトランジスタがオンしてしまい、ホールド電圧が破壊
されてしまう。したがって、上記のような場合には、整
流素子のアンプ側のノードがクランプされていることが
必要である。

【０１８９】第１６実施形態 図３４は、本発明に係るピークホールド回路の第１６の
実施形態を示す回路図である。このピークホールド回路
１００Ｏは上限値用である。本第１５の実施形態が前述
した第５の実施形態と異なる点は、整流素子１２０をＮ
ＭＯＳトランジスタＮＴ１２１で構成し、かつ、このＮ
ＭＯＳトランジスタＮＴ１２１のバルク端子にアナログ
グランドからホールド電圧の間の電圧、もしくは、ホー
ルド期間中のオペアンプ出力が振り切れた電圧よりもア
ナロググランドよりの中間電圧ＶＰ-well を供給して、
ＮＭＯＳトランジスタＮＴ１２１のバルク端子の電圧
（Ｐ−ウェルの電圧）を中間電圧ＶＰ-well に保持させ
るとともに、コンパレータ１６０にクランプ基準電圧Ｖ
cramp としてこの中間電圧ＶＰ-well を供給する中間電
圧発生回路２００を設けたことにある。

【０１９０】中間電圧発生回路２００は、たとえば図６
または図９で示す回路と同様な回路により構成される。
たとえば図６の中間電圧発生回路２００の場合、パワー
オフ時にはパワーオン信号ＰＷＯＮがローレベルで供給
され、ＰＭＯＳトランジスタＰＴ２０１がオフ状態に保
持されることから、オペアンプ２０１の出力はローレベ
ルに保持される。すなわち、整流素子１２０としてのＮ
ＭＯＳトランジスタＮＴ１２１のバルク端子の電圧は接
地レベルに保持される。そして、パワーオン時には、パ
ワーオン信号ＰＷＯＮがハイレベルで供給され、ＰＭＯ
ＳトランジスタＰＴ２０１がオン状態に保持されること
から、オペアンプ２０１の出力は中間電圧ＶＰ-well に
保持される。すなわち、整流素子１２０としてのＮＭＯ
ＳトランジスタＮＴ１２１のバルク端子の電圧は中間電
圧ＶＰ-well に保持されるとともに、コンパレータ１６
０に対してクランプ基準電圧としてこの中間電圧ＶＰ-w
ell が供給される。

【０１９１】ホールド期間中およびリセット時の動作は
図１８の場合と同様であり、ここではその詳細な説明は
省略する。

【０１９２】図３４の回路におけるリーク電流を抵抗で
表した経時変化モデルは図３３と等価である。図３３か
ら、整流素子用のＮＭＯＳトランジスタＮＴ１２１のＰ
Ｎ接合リークやサブスレショルドリーク電流のリークす
る先の電圧が全て中間電位となり、保持特性が改善する
のは明らかである。

【０１９３】本第１６の実施形態の場合も前述した第１
２の実施形態の場合と同様に、バルク端子を中間電位に
することで、リーク電流を減らせるとともに、トランジ
スタのしきい電圧の基板効果分を小さくすることがで
き、小さな振幅の信号に対しては、プロセスのばらつき
も含めてＶＤＤ＝５Ｖで使用できるようになるから、リ
ーク電流の向きを優先して考えると上限値のピークホー
ルド回路ではＮＭＯＳトランジスタを用いた方が良い。

【０１９４】本第１６の実施形態によれば、前述した第
５の実施形態の効果に同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流を
減少させることができ、リセット用のＭＯＳトランジス
タのリーク電流分をなくすことがでる。しかもリセット
を確実に行え、ホールド電圧が逆方向に変化することを
防止できる利点がある。

【０１９５】なお、第１２の実施形態で述べたのよう
に、バルク端子の電圧をホールド電圧にすると、リーク
電流およびトランジスタのしきい電圧の基板効果をゼロ
にできるはずであるが、実際にこれを広い電圧範囲で実
現するためには、第８実施形態で述べたクランプ回路の
動作範囲を広げるクランプアシスト電圧のような回路を
追加するか、元々のクランプ回路の整流素子にバイポ−
ラトランジスタを用いてクランプする力を強くするよう
な工夫が必要である。クランプ回路の動作範囲が狭い場
合は、寄生のバイポ−ラトランジスタがオンしてホール
ド電圧が破壊される可能性があるので注意を要する。ま
た、整流素子１２０にＭＯＳトランジスタを用いた場
合、整流素子のアンプ側のノードを中間電圧でクランプ
せずに、バルク端子だけ中間電圧にした場合は、ホール
ド期間に入ったときに、縦型と横型両方の寄生バイポ−
ラトランジスタがオンしてしまい、ホールド電圧が破壊
されてしまう。したがって、上記のような場合には、整
流素子のアンプ側のノードがクランプされていることが
必要である。

【０１９６】第１７実施形態 図３５は、本発明に係るピークホールド回路の第１７の
実施形態を示す回路図である。このピークホールド回路
１００Ｐは下限値用である。本第１７の実施形態が前述
した第１の実施形態と異なる点は、整流素子１２０を半
導体基板中に形成されたダイオードＤ１２１で構成する
とともに、リセット回路１４０をホールドノードＮＤ１
０１と電圧ＶＲＳＴの供給ラインとの間に接続され、ゲ
ートがリセット信号ＲＳＴＺの供給ラインに接続された
ＰＭＯＳトランジスタＰＴ１４１で構成し、かつ、この
ＰＭＯＳトランジスタＰＴ１４１のバルク端子にアナロ
ググランドからホールド電圧の間の電圧、もしくは、ホ
ールド期間中のオペアンプ出力が振り切れた電圧よりも
アナロググランドよりの中間電圧ＶＮ-well を供給し
て、ＰＭＯＳトランジスタＰＴ１４１のバルク端子の電
圧（Ｎ−ウェルの電圧）を中間電圧ＶＮ-well に保持さ
せるとともに、クランプ回路１５０にクランプ基準電圧
Ｖcramp としてこの中間電圧ＶＮ-well を供給する中間
電圧発生回路３００を設けたことにある。

【０１９７】図３６および図３７は、図６および図９の
中間電圧発生回路２００，２２０Ａに対応した中間電圧
発生回路３００，３００Ａの回路図である。図３６およ
び図３７の中間電圧発生回路３００，３００Ａが図６お
よび図９の中間電圧発生回路２００，２００Ａと異なる
点は、抵抗素子２０３と電源電圧Ｖ_DDの供給ラインとの
間にＰＭＯＳトランジスタを設ける代わりに、接地ライ
ンと抵抗素子２０２との間にゲートがパワーオン信号Ｐ
ＷＯＮの供給ラインに接続されたＮＭＯＳトランジスタ
ＮＴ３０１を設けたことにある。その他の構成は同様で
ある。

【０１９８】たとえば図３６の中間電圧発生回路３００
の場合、パワーオフ時にはパワーオン信号ＰＷＯＮがロ
ーレベルで供給され、ＮＭＯＳトランジスタＮＴ３０１
がオフ状態に保持されることから、オペアンプ２０１の
出力はハイレベルに保持される。すなわち、リセット回
路１４０のＰＭＯＳトランジスタＰＴ１４１のバルク端
子の電圧は電源電圧（Ｖ_DD）レベルに保持される。そし
て、パワーオン時には、パワーオン信号ＰＷＯＮがハイ
レベルで供給され、ＮＭＯＳトランジスタＮＴ３０１が
オン状態に保持されることから、オペアンプ２０１の出
力は中間電圧ＶＮ-well に保持される。すなわち、リセ
ット回路１４０のＰＭＯＳトランジスタＰＴ１４１のバ
ルク端子の電圧は中間電圧ＶＮ-well に保持されるとと
もに、クランプ回路１５０に対してクランプ基準電圧と
してこの中間電圧ＶＮ-well が供給される。

【０１９９】ホールド期間中の動作は図１の場合と同様
であり、ここではその詳細な説明は省略する。

【０２００】図３８は、図３５の回路におけるリーク電
流を抵抗で表した経時変化モデルを示す図である。図３
８から、整流素子であるダイオードＤ１２１のＰＮ接合
リークやリセット用のＰＭＯＳトランジスタＰＴ１４１
のＰＮ接合リークやサブスレショルドリーク電流のリー
クする先の電圧が全て中間電位となり、保持特性が改善
するのは明らかである。

【０２０１】本第１７の実施形態によれば、前述した第
１の実施形態の効果と同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流や
リセット用のＭＯＳトランジスタのリーク電流を減少さ
せることができる利点がある。

【０２０２】第１８実施形態 図３９は、本発明に係るピークホールド回路の第１８の
実施形態を示す回路図である。このピークホールド回路
１００Ｑは下限値用である。本第１８の実施形態が前述
した第１７の実施形態と異なる点は、整流素子１２０を
半導体基板中に形成されたダイオードＤ１２１で構成す
る代わりにＰＭＯＳトランジスタＰＴ１２１で構成し
て、リセット回路１４０のＰＭＯＳトランジスタＰＴ１
４１のバルク端子およびクランプ回路１５０のみなら
ず、整流素子としてのＰＭＯＳトランジスタＰＴ１２１
のバルク端子にもアナロググランドからホールド電圧の
間の電圧、もしくは、ホールド期間中のオペアンプ出力
が振り切れた電圧よりもアナロググランドよりの中間電
圧ＶＮ-well を供給するようにしたことにある。

【０２０３】図４０は、図３９の回路におけるリーク電
流を抵抗で表した経時変化モデルを示す図である。図４
０から、整流素子用のＰＭＯＳトランジスタＰＴ１２１
およびリセット用のＰＭＯＳトランジスタＰＴ１４１の
ＰＮ接合リークやサブスレショルドリーク電流のリーク
する先の電圧が全て中間電位となり、保持特性が改善す
るのは明らかである。

【０２０４】本第１８の実施形態のように、整流素子１
２０にＰＭＯＳトランジスタを用いた場合は、バルク端
子を中間電位にしないと、基板効果によるＭＯＳトラン
ジスタの実効的なしきい電圧の増加によりＶ_DD＝５Ｖで
使用することは困難である。しかしながら、リーク電流
の向きを優先して考えると下限値のピークホールド回路
ではＰＭＯＳトランジスタを用いた方が良い。その理由
は、バルク端子を中間電位にすることで、リーク電流を
減らせるとともに、トランジスタのしきい電圧の基板効
果分を小さくすることができ、小さな振幅の信号に対し
ては、プロセスのばらつきも含めてＶ_DD＝５Ｖで使用で
きるようになるからである。

【０２０５】本第１８の実施形態によれば、前述した第
１７の実施形態の効果と同様に、ピークホールド回路の
ホールド電圧保持特性を阻害する整流素子のリーク電流
や、整流素子およびリセット用のＭＯＳトランジスタの
リーク電流を減少させることができる利点がある。

【０２０６】なお、バルク端子の電圧をホールド電圧に
すると、リーク電流およびトランジスタのしきい電圧の
基板効果をゼロにできるはずであるが、実際にこれを広
い電圧範囲で実現するためには、第１０実施形態で述べ
たクランプ回路の動作範囲を広げるクランプアシスト電
圧のような回路を追加するか、元々のクランプ回路の整
流素子にバイポ−ラトランジスタを用いてクランプする
力を強くするような工夫が必要である。クランプ回路の
動作範囲が狭い場合は、寄生のバイポ−ラトランジスタ
がオンしてホールド電圧が破壊される可能性があるので
注意を要する。また、整流素子１２０にＭＯＳトランジ
スタを用いた場合、整流素子のアンプ側のノードを中間
電圧でクランプせずに、バルク端子だけ中間電圧にした
場合は、ホールド期間に入ったときに、縦型と横型両方
の寄生バイポ−ラトランジスタがオンしてしまい、ホー
ルド電圧が破壊されてしまう。したがって、上記のよう
な場合には、整流素子のアンプ側のノードがクランプさ
れていることが必要である。

【０２０７】第１９実施形態 図４１は、本発明に係るピークホールド回路の第１９の
実施形態を示す回路図である。このピークホールド回路
１００Ｒは下限値用である。本第１９の実施形態が前述
した第２の実施形態と異なる点は、整流素子１２０を半
導体基板中に形成されたダイオードＤ１２１で構成する
とともに、リセット回路１４０をホールドノードＮＤ１
０１とＶＲＳＴの供給ラインとの間に接続され、ゲート
がリセット信号ＲＳＴＺの供給ラインに接続されたＰＭ
ＯＳトランジスタＰＴ１４１で構成し、かつ、このＰＭ
ＯＳトランジスタＰＴ１４１のバルク端子にアナロググ
ランドからホールド電圧の間の電圧、もしくは、ホール
ド期間中のオペアンプ出力が振り切れた電圧よりもアナ
ロググランドよりの中間電圧ＶＮ-well を供給して、Ｐ
ＭＯＳトランジスタＰＴ１４１のバルク端子の電圧（Ｎ
−ウェルの電圧）を中間電圧ＶＮ-well に保持させると
ともに、コンパレータ１６０にクランプ基準電圧Ｖcram
p としてこの中間電圧ＶＮ-well を供給する中間電圧発
生回路３００を設けたことにある。

【０２０８】中間電圧発生回路３００は、たとえば図３
６または図３７で示す回路と同様な回路により構成され
る。たとえば図３６の中間電圧発生回路３００の場合、
パワーオフ時にはパワーオン信号ＰＷＯＮがローレベル
で供給され、ＮＭＯＳトランジスタＮＴ３０１がオフ状
態に保持されることから、オペアンプ２０１の出力はハ
イレベルに保持される。すなわち、リセット回路１４０
のＰＭＯＳトランジスタＰＴ１４１のバルク端子の電圧
は電源電圧レベルＶ_DDに保持される。そして、パワーオ
ン時には、ＰＷＯＮがハイレベルで供給され、ＮＭＯＳ
トランジスタＮＴ３０１がオン状態に保持されることか
ら、オペアンプ２０１の出力は中間電圧ＶＮ-well に保
持される。すなわち、リセット回路１４０のＰＭＯＳト
ランジスタＰＴ１４１のバルク端子の電圧は中間電圧Ｖ
Ｎ-well に保持されるとともに、コンパレータ１６０に
対してクランプ基準電圧としてこの中間電圧ＶＮ-well
が供給される。

【０２０９】ホールド期間中の動作は図１２の場合と同
様であり、ここではその詳細な説明は省略する。

【０２１０】図４１の回路におけるリーク電流を抵抗で
表した経時変化モデルは図３８と等価である。図３８か
ら、整流素子であるダイオードＤ１２１のＰＮ接合リー
クやリセット用のＰＭＯＳトランジスタＰＴ１４１のＰ
Ｎ接合リークやサブスレショルドリーク電流のリークす
る先の電圧が全て中間電位となり、保持特性が改善する
のは明らかである。

【０２１１】本第１９の実施形態によれば、前述した第
２の実施形態の効果と同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流や
リセット用のＭＯＳトランジスタのリーク電流を減少さ
せることができる利点がある。

【０２１２】第２０実施形態 図４２は、本発明に係るピークホールド回路の第２０の
実施形態を示す回路図である。このピークホールド回路
１００Ｓは下限値用である。本第２０の実施形態が前述
した第１９の実施形態と異なる点は、整流素子１２０を
半導体基板中に形成されたダイオードＤ１２１で構成す
る代わりにＰＭＯＳトランジスタＰＴ１２１で構成し
て、リセット回路１４０のＰＭＯＳトランジスタＰＴ１
４１のバルク端子およびコンパレータ１６０のみなら
ず、整流素子としてのＰＭＯＳトランジスタＰＴ１２１
のバルク端子にもアナロググランドからホールド電圧の
間の電圧、もしくは、ホールド期間中のオペアンプ出力
が振り切れた電圧よりもアナロググランドよりの中間電
圧ＶＮ-well を供給するようにしたことにある。

【０２１３】図４２の回路におけるリーク電流を抵抗で
表した経時変化モデルは図４０と等価である。図４０か
ら、整流素子用のＰＭＯＳトランジスタＰＴ１２１およ
びリセット用のＰＭＯＳトランジスタＰＴ１４１のＰＮ
接合リークやサブスレショルドリーク電流のリークする
先の電圧が全て中間電位となり、保持特性が改善するの
は明らかである。

【０２１４】本第２０の実施形態の場合も前述した第１
２の実施形態の場合と同様に、バルク端子を中間電位に
することで、リーク電流を減らせるとともに、トランジ
スタのしきい電圧の基板効果分を小さくすることがで
き、小さな振幅の信号に対しては、プロセスのばらつき
も含めてＶ_DD＝５Ｖで使用できるようになるから、リー
ク電流の向きを優先して考えると下限値のピークホール
ド回路ではＰＭＯＳトランジスタを用いた方が良い。

【０２１５】本第２０の実施形態によれば、前述した第
１２の実施形態の効果と同様に、ピークホールド回路の
ホールド電圧保持特性を阻害する整流素子のリーク電流
や、整流素子およびリセット用のＭＯＳトランジスタの
リーク電流を減少させることができる利点がある。

【０２１６】なお、第１２の実施形態で述べたのよう
に、バルク端子の電圧をホールド電圧にすると、リーク
電流およびトランジスタのしきい電圧の基板効果をゼロ
にできるはずであるが、実際にこれを広い電圧範囲で実
現するためには、第１０実施形態で述べたクランプ回路
の動作範囲を広げるクランプアシスト電圧のような回路
を追加するか、元々のクランプ回路の整流素子にバイポ
−ラトランジスタを用いてクランプする力を強くするよ
うな工夫が必要である。クランプ回路の動作範囲が狭い
場合は、寄生のバイポ−ラトランジスタがオンしてホー
ルド電圧が破壊される可能性があるので注意を要する。
また、整流素子１２０にＭＯＳトランジスタを用いた場
合、整流素子のアンプ側のノードを中間電圧でクランプ
せずに、バルク端子だけ中間電圧にした場合は、ホール
ド期間に入ったときに、縦型と横型両方の寄生バイポ−
ラトランジスタがオンしてしまい、ホールド電圧が破壊
されてしまう。したがって、上記のような場合には、整
流素子のアンプ側のノードがクランプされていることが
必要である。

【０２１７】第２１実施形態 図４３は、本発明に係るピークホールド回路の第２１の
実施形態を示す回路図である。このピークホールド回路
１００Ｔは下限値用である。本第２１の実施形態が前述
した第４の実施形態と異なる点は、整流素子１２０をＰ
ＭＯＳトランジスタＰＴ１２１で構成し、かつ、このＰ
ＭＯＳトランジスタＰＴ１２１のバルク端子にアナログ
グランドからホールド電圧の間の電圧、もしくは、ホー
ルド期間中のオペアンプ出力が振り切れた電圧よりもア
ナロググランドよりの中間電圧ＶＮ-well を供給して、
ＰＭＯＳトランジスタＰＴ１２１のバルク端子の電圧
（Ｎ−ウェルの電圧）を中間電圧ＶＮ-well に保持させ
るとともに、クランプ回路１５０にクランプ基準電圧Ｖ
cramp としてこの中間電圧ＶＮ-well を供給する中間電
圧発生回路３００を設けたことにある。

【０２１８】中間電圧発生回路３００は、たとえば図３
６または図３７で示す回路と同様な回路により構成され
る。たとえば図３６の中間電圧発生回路３００の場合、
パワーオフ時にはパワーオン信号ＰＷＯＮがローレベル
で供給され、ＮＭＯＳトランジスタＮＴ３０１がオフ状
態に保持されることから、オペアンプ２０１の出力はハ
イレベルに保持される。すなわち、整流素子１２０とし
てのＰＭＯＳトランジスタＰＴ１２１のバルク端子の電
圧はハイレベルに保持される。そして、パワーオン時に
は、パワーオン信号ＰＷＯＮがハイレベルで供給され、
ＮＭＯＳトランジスタＮＴ３０１がオン状態に保持され
ることから、オペアンプ２０１の出力は中間電圧ＶＮ-w
ell に保持される。すなわち、整流素子１２０としての
ＰＭＯＳトランジスタＰＴ１２１のバルク端子の電圧は
中間電圧ＶＮ-well に保持されるとともに、クランプ回
路１５０に対してクランプ基準電圧としてこの中間電圧
ＶＮ-well が供給される。

【０２１９】ホールド期間中およびリセット時の動作は
図１６の場合と同様であり、ここではその詳細な説明は
省略する。

【０２２０】図４４は、図４３の回路におけるリーク電
流を抵抗で表した経時変化モデルを示す図である。図４
４から、整流素子用のＰＭＯＳトランジスタＰＴ１２１
のＰＮ接合リークやサブスレショルドリーク電流のリー
クする先の電圧が全て中間電位となり、保持特性が改善
するのは明らかである。

【０２２１】本第２１の実施形態の場合も前述した第１
２の実施形態の場合と同様に、バルク端子を中間電位に
することで、リーク電流を減らせるとともに、トランジ
スタのしきい電圧の基板効果分を小さくすることがで
き、小さな振幅の信号に対しては、プロセスのばらつき
も含めてＶ_DD＝５Ｖで使用できるようになるから、リー
ク電流の向きを優先して考えると下限値のピークホール
ド回路ではＰＭＯＳトランジスタを用いた方が良い。

【０２２２】本第２１の実施形態によれば、前述した第
４の実施形態の効果に同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流や
リセット用のＭＯＳトランジスタのリーク電流を減少さ
せることができ、しかもリセットを確実に行え、ホール
ド電圧が逆方向に変化することを防止できる利点があ
る。

【０２２３】なお、第１２の実施形態で述べたのよう
に、バルク端子の電圧をホールド電圧にすると、リーク
電流およびトランジスタのしきい電圧の基板効果をゼロ
にできるはずであるが、実際にこれを広い電圧範囲で実
現するためには、第１０実施形態で述べたクランプ回路
の動作範囲を広げるクランプアシスト電圧のような回路
を追加するか、元々のクランプ回路の整流素子にバイポ
−ラトランジスタを用いてクランプする力を強くするよ
うな工夫が必要である。クランプ回路の動作範囲が狭い
場合は、寄生のバイポ−ラトランジスタがオンしてホー
ルド電圧が破壊される可能性があるので注意を要する。
また、整流素子１２０にＭＯＳトランジスタを用いた場
合、整流素子のアンプ側のノードを中間電圧でクランプ
せずに、バルク端子だけ中間電圧にした場合は、ホール
ド期間に入ったときに、縦型と横型両方の寄生バイポ−
ラトランジスタがオンしてしまい、ホールド電圧が破壊
されてしまう。したがって、上記のような場合には、整
流素子のアンプ側のノードがクランプされていること必
要である。

【０２２４】第２２実施形態 図４５は、本発明に係るピークホールド回路の第２２の
実施形態を示す回路図である。このピークホールド回路
１００Ｕは下限値用である。本第２２の実施形態が前述
した第５の実施形態と異なる点は、整流素子１２０をＰ
ＭＯＳトランジスタＰＴ１２１で構成し、かつ、このＰ
ＭＯＳトランジスタＰＴ１２１のバルク端子にアナログ
グランドからホールド電圧の間の電圧、もしくは、ホー
ルド期間中のオペアンプ出力が振り切れた電圧よりもア
ナロググランドよりの中間電圧ＶＮ-well を供給して、
ＰＭＯＳトランジスタＰＴ１２１のバルク端子の電圧
（Ｎ−ウェルの電圧）を中間電圧ＶＮ-well に保持させ
るとともに、コンパレータ１６０にクランプ基準電圧Ｖ
cramp としてこの中間電圧ＶＮ-well を供給する中間電
圧発生回路３００を設けたことにある。

【０２２５】中間電圧発生回路３００は、たとえば図３
６または図３７で示す回路と同様な回路により構成され
る。たとえば図３６の中間電圧発生回路３００の場合、
パワーオフ時にはパワーオン信号ＰＷＯＮがローレベル
で供給され、ＮＭＯＳトランジスタＮＴ３０１がオフ状
態に保持されることから、オペアンプ２０１の出力はハ
イレベルに保持される。すなわち、整流素子１２０とし
てのＰＭＯＳトランジスタＰＴ１２１のバルク端子の電
圧はハイレベルに保持される。そして、パワーオン時に
は、パワーオン信号ＰＷＯＮがハイレベルで供給され、
ＮＭＯＳトランジスタＮＴ３０１がオン状態に保持され
ることから、オペアンプ２０１の出力は中間電圧ＶＮ-w
ell に保持される。すなわち、整流素子１２０としての
ＰＭＯＳトランジスタＰＴ１２１のバルク端子の電圧は
中間電圧ＶＮ-well に保持されるとともに、コンパレー
タ１６０に対してクランプ基準電圧としてこの中間電圧
ＶＮ-well が供給される。

【０２２６】ホールド期間中およびリセット時の動作は
図１８の場合と同様であり、ここではその詳細な説明は
省略する。

【０２２７】図４５の回路におけるリーク電流を抵抗で
表した経時変化モデルは図４４と等価である。図４４か
ら、整流素子用のＰＭＯＳトランジスタＰＴ１２１のＰ
Ｎ接合リークやサブスレショルドリーク電流のリークす
る先の電圧が全て中間電位となり、保持特性が改善する
のは明らかである。

【０２２８】本第２２の実施形態の場合も前述した第１
２の実施形態の場合と同様に、バルク端子を中間電位に
することで、リーク電流を減らせるとともに、トランジ
スタのしきい電圧の基板効果分を小さくすることがで
き、小さな振幅の信号に対しては、プロセスのばらつき
も含めてＶ_DD＝５Ｖで使用できるようになるから、リー
ク電流の向きを優先して考えると下限値のピークホール
ド回路ではＰＭＯＳトランジスタを用いた方が良い。

【０２２９】本第２２の実施形態によれば、前述した第
５の実施形態の効果に同様に、ピークホールド回路のホ
ールド電圧保持特性を阻害する整流素子のリーク電流を
減少させることができ、リセット用のＭＯＳトランジス
タのリーク電流分をなくすことがでる。しかもリセット
を確実に行え、ホールド電圧が逆方向に変化することを
防止できる利点がある。

【０２３０】なお、第１２の実施形態で述べたのよう
に、バルク端子の電圧をホールド電圧にすると、リーク
電流およびトランジスタのしきい電圧の基板効果をゼロ
にできるはずであるが、実際にこれを広い電圧範囲で実
現するためには、第１０実施形態で述べたクランプ回路
の動作範囲を広げるクランプアシスト電圧のような回路
を追加するか、元々のクランプ回路の整流素子にバイポ
−ラトランジスタを用いてクランプする力を強くするよ
うな工夫が必要である。クランプ回路の動作範囲が狭い
場合は、寄生のバイポ−ラトランジスタがオンしてホー
ルド電圧が破壊される可能性があるので注意を要する。
また、整流素子１２０にＭＯＳトランジスタを用いた場
合、整流素子のアンプ側のノードを中間電圧でクランプ
せずに、バルク端子だけ中間電圧にした場合は、ホール
ド期間に入ったときに、縦型と横型両方の寄生バイポ−
ラトランジスタがオンしてしまい、ホールド電圧が破壊
されてしまう。したがって、上記のような場合には、整
流素子のアンプ側のノードがクランプされていることが
必要である。

【０２３１】第２３実施形態 図４６は、本発明に係るピークホールド回路の第２３の
実施形態を示す回路図である。このピークホールド回路
１００Ｖは上限値用である。本第２３の実施形態と前述
した第１の実施形態の異なる点は、オペアンプ１１０の
出力ノードにプルアップ回路４００を接続したことにあ
る。

【０２３２】本２３の実施形態では、電源電圧Ｖ_DDの供
給ラインとオペアンプ１１０の出力のノードとの間にＰ
ＭＯＳトランジスタＰＴ４０１とプルアップ抵抗素子４
０１を直列に接続し、ＰＭＯＳトランジスタＰＴ４０１
のゲートをインバータＩＮＶ４０１を介してパワーオン
信号ＰＷＯＮの供給ラインに接続して、パワーオン信号
ＰＷＯＮをアクティブのハイレベルで受けたときに、オ
ペアンプ１１０およびプルアップ抵抗素子４０１を機能
させるように構成されている。

【０２３３】図４７は、図４６のピークホールド回路を
ボルテージフォロワに変更したときの入出力特性を示す
図である。図４７からわかるように、オペアンプ１１０
の出力ノードにプルアップ抵抗素子４０１を接続したこ
とにより、Ｖ_DD側のダシナミックレンジの削れた部分の
電圧Ｖdoffの値をほとんどゼロにすることができ、ＭＯ
Ｓトランジスタのバルク端子の電圧をホールド電圧と同
じにしなくてもＡＧＮＤ付近の中間電位にすれば、ある
程度大きな振幅の入力信号に対しても、プロセスのばら
つきや、電源電圧変動も含めて、十分実用的なものとで
きる。すなわち、整流素子にＮＭＯＳを用いた上限値用
のピークホールド回路においては、ＭＯＳトランジスタ
の実効的なしきい電圧が大きいという点で不利であった
が、本第２３の実施形態のようにプルアップ抵抗素子を
設けることにより、これを解消することができる。した
がって、本発明に係る上限値用ピークホールド回路に使
用するオペアンプは出力電圧の片側がクランプされるた
め、結局、ホールドしたい方の上限側だけ、入出力特性
が良好であれば良いことになる。そのため、オペアンプ
の設計を最初からプルアップ抵抗も含んだ形で行い、上
限の必要な方のダイナミックレンジを、ほとんど電源電
圧Ｖ_DDになるように設計できる。

【０２３４】第２３の実施形態によれば、前述した第１
の実施形態の効果に加えて、入力振幅に対応してホール
ド出力可能なピークホールド回路の入力電圧範囲を広げ
ることができるという利点がある。

【０２３５】第２４実施形態 図４８は、本発明に係るピークホールド回路の第２４の
実施形態を示す回路図である。このピークホールド回路
１００Ｘは下限値用である。本第２４の実施形態と前述
した第１の実施形態の異なる点は、オペアンプ１１０の
出力ノードにプルダウン回路４００Ａを接続したことに
ある。

【０２３６】本２４の実施形態では、オペアンプ１１０
の出力のノードと接地ラインとの間にプルダウン抵抗素
子４０２とＮＭＯＳトランジスタＮＴ４０１とを直列に
接続し、ＮＭＯＳトランジスタＮＴ４０１のゲートをパ
ワーオン信号ＰＷＯＮの供給ラインに接続して、パワー
オン信号ＰＷＯＮをアクティブのハイレベルで受けたと
きに、オペアンプ１１０およびプルダウン抵抗素子４０
２を機能させるように構成されている。

【０２３７】図４９は、図４８のピークホールド回路を
ボルテージフォロワに変更したときの入出力特性を示す
図である。図４９からわかるように、オペアンプ１１０
の出力ノードにプルダウン抵抗素子４０２を接続したこ
とにより、Ｖ_SS側のダイナミックレンジの削れた部分の
電圧Ｖdoffの値をほとんどゼロにすることができ、ＭＯ
Ｓトランジスタのバルク端子の電圧をホールド電圧と同
じにしなくてもＡＧＮＤ付近の中間電位にすれば、ある
程度大きな振幅の入力信号に対しても、プロセスのばら
つきや、電源電圧変動も含めて、十分実用的なものとで
きる。すなわち、整流素子にＰＭＯＳトランジスタを用
いた下限値用のピークホールド回路においては、ＭＯＳ
トランジスタの実効的なしきい電圧が大きいという点で
不利であったが、本第２４の実施形態のようにプルダウ
ン抵抗を設けることにより、これを解消することができ
る。したがって、本発明に係る下限値用ピークホールド
回路に使用するオペアンプは出力電圧の片側がクランプ
されるため、結局、ホールドしたい方の下限側だけ、入
出力特性が良好であれば良いことになる。そのため、オ
ペアンプの設計を最初からプルアップ抵抗も含んだ形で
行ない、下限の必要な方のダイナミックレンジをほとん
ど電源電圧Ｖ_SSになるように設計できる。

【０２３８】第２４の実施形態によれば、前述した第１
の実施形態の効果に加えて、入力振幅に対応してホール
ド出力可能なピークホールド回路の入力電圧範囲を広げ
ることができるという利点がある。

【０２３９】なお、上述した第１〜第２４の実施形態に
よれば、約１桁のホールド電圧保持特性の改善が見込ま
れる。半導体集積回路上でコンデンサのレイアウト面積
を１０倍にして容量を大きくすることでも同様の効果が
得られる。しかしながら、これらはどちらか片方だけし
か選択できないというものではないので、容量素子のレ
イアウト面積は８倍にして、かつ、第１〜第２４の実施
形態を適用すれば、約８０倍ホールド電圧保持特性を改
善することが可能である。上述した第１〜第２４の実施
形態によれば、システムを小型化できる。

【０２４０】第２５実施形態 図５０は、本発明に係るピークホールド回路の第２５の
実施形態を示す回路図である。このピークホールド回路
１００Ｙは上限値用である。本第２５の実施形態に係る
ピークホールド回路１００Ｙは、整流素子１２０、リセ
ット回路１４０、クランプ回路１５０、中間電圧発生回
路２００Ｂ、プルアップ回路４００を備え、これらを具
体的な回路で構成し、かつ、半導体集積回路の製造時お
よび出荷時における電気的な特性の試験を行う際に、リ
ーク電流を減少させるために設けてある中間電圧発生回
路２００Ｂの機能およびクランプ回路１５０のクランプ
機能を停止させるように構成されている。

【０２４１】図５０の回路では、整流素子１２０がＮＭ
ＯＳトランジスタＮＴ１２１で構成され、リセット回路
１４０がＮＭＯＳトランジスタＮＴ１４１で構成され、
クランプ回路１５０の抵抗素子１５２がＰＭＯＳトラン
ジスタＰＴ１５２、整流素子１５３がＰＭＯＳトランジ
スタＰＴ１５３で構成され、中間電圧発生回路２００Ｂ
は、ＰＭＯＳトランジスタＰＴ２０１，ＮＡＮＤ回路５
０１，オペアンプ２０１，抵抗素子２０２〜２０４，お
よび安定化用容量素子Ｃ２０１により構成され、プルア
ップ回路４００は抵抗Ｒ４０１、ＰＭＯＳトランジスタ
ＰＴ４０１およびインバータＩＮＶ４０１により構成さ
れ、オペアンプ２０１の出力電圧ＶＰ-well がＮＭＯＳ
トランジスタＮＴ１２１，ＮＴ１４１のバルク端子、並
びにクランプ回路１５０のオペアンプ１５１の非反転入
力端子（＋）に供給されるように構成されている。そし
て、リセット信号ＲＳＴがＮＭＯＳトランジスタＮＴ１
４１のゲートおよびＰＭＯＳトランジスタＰＴ１５２の
ゲートに供給され、パワーオン信号ＰＷＯＮが各オペア
ンプ１１０、１５１、２０１の起動信号として供給され
るとともに、中間電圧発生回路２００ＢのＮＡＮＤ回路
５０１を介してＰＭＯＳトランジスタＰＴ２０１のゲー
ト、並びにインバータＩＮＶ４０１を介してプルアップ
用ＰＭＯＳトランジスタＰＴ４０１のゲートに供給され
る。

【０２４２】そしてさらに、試験用回路５００がＮＡＮ
Ｄ回路５０１およびＮＭＯＳトランジスタＮＴ５０１に
より構成されている。ＮＡＮＤ回路５０１の出力がＰＭ
ＯＳトランジスタＰＴ２０１のゲートに接続され、ＮＡ
ＮＤ回路５０１の一方の入力端子がパワーオン信号ＰＷ
ＯＮの供給ラインに接続され、他方の入力端子がテスト
信号ＴＳＴの反転信号の供給ラインに接続されている。
また、ＮＭＯＳトランジスタＮＴ５０１はクランプ回路
１５０の抵抗素子としてのＰＭＯＳトランジスタＰＴ１
５２に対して並列に接続され、ゲートがテスト信号ＴＳ
Ｔに接続されている。なお、テスト信号ＴＳＴは、半導
体集積回路の製造時および出荷時における電気的な特性
の試験を行う際に、アクティブのハイレベルで供給され
る。

【０２４３】次に、半導体集積回路の製造時および出荷
時における電気的な特性の試験を行う際に、リーク電流
を減少させるために設けてある中間電圧発生回路２００
Ｂの機能を停止させる試験用回路５００を設けた理由に
ついて説明する。

【０２４４】半導体集積回路の製造時および出荷時にお
ける電気的な特性の試験は、ＬＳＩテスタという非常に
高額な試験装置を必要とするため、１サンプルあたりの
試験時間が長くなると、それだけ半導体デバイスの製造
コストが高くなってしまう。本発明により数Ｈｚから数
十Ｈｚの信号を取り扱えるピークホールド回路が実現で
きたとしても、そのホールド電圧保持特性に見合った試
験時間が必要となるのは言うまでもない。ホールド電圧
保持特性というものは半導体デバイスごとのばらつきが
非常に大きいので、十分にマージンをとってスクリーニ
ングする必要がある。半導体デバイスにおけるリーク電
流は、高温で急激に増加することが多いので、ピークホ
ールド回路については温度を余分に高くして試験するこ
とで、逆に短い試験時間でホールド電圧保持特性の不良
を検出することができる。しかしながら、製造時や出荷
時の全ての電気的特性の試験を高温で行うということ
は、低温側の不良が検出できなくなるため、ほとんど有
りえないことである。

【０２４５】このようなときに、本第２５の実施形態に
ように、リーク電流を減少させる手段としての中間電圧
発生回路２００Ｂの中間電圧の出力を停止、並びにクラ
ンプ回路１５０の機能を停止できればホールド電圧保持
特性が悪くなり、その温度条件における試験時間を短く
することが可能となるからである。また、本発明に係る
リーク電流を減少させる手段は、整流素子やリセット用
のＭＯＳトランジスタに微細な欠陥が存在しても、そこ
にかかるバイアスを小さくするものであるから、半導体
デバイスに通電することによりピークホールド回路の初
期劣化サンプルをスクリーニングすることは、あまり、
期待できないものとなってしまう。このようなときに、
本第２５の実施形態にように、リーク電流を減少させる
手段としての中間電圧発生回路２００Ｂの中間電圧の出
力を停止できるようになっていれば問題はない。

【０２４６】図５０のピークホールド回路１００Ｙの試
験を行う場合に、テスト信号ＴＳＴがハイレベルで供給
される。その結果、中間電圧発生回路２００ＢのＰＭＯ
ＳトランジスタＰＴ２０１がオフ状態となり、中間電圧
発生回路２００Ｂの中間電圧ＶＰ-well の出力が停止さ
れる（ロウレベル出力）。これにより、整流素子１２０
としてのＮＭＯＳトランジスタＮＴ１２１、リセット回
路１４０としてのＮＭＯＳトランジスタＮＴ１４１およ
びクランプ回路１５０のオペアンプ１５１への中間電圧
ＶＰ-well の供給が停止される。また、試験用回路５０
０のＮＭＯＳトランジスタＮＴ５０１がオン状態とな
り、クランプ回路１５０の抵抗素子１５２はバイパスさ
れる形となる。したがって、パワーオン信号ＰＷＯＮが
アクティブのハイレベルで供給された場合、ピークホー
ルド回路１００Ｙのオペアンプ１１０は通常通りに作動
するが、ＮＭＯＳトランジスタのバルク電圧は中間電圧
に保持されず、また、オペアンプ１１０の出力に対する
基準電圧へのクランプ動作も行われることなくピークホ
ールド回路１００Ｙの動作試験が行われる。

【０２４７】一方、通常のホールド動作を行う場合に
は、テスト信号ＴＳＴがローレベルで供給され、パワー
オン信号ＰＷＯＮがハイレベルで供給される。その結
果、中間電圧発生回路２００ＢのＰＭＯＳトランジスタ
ＰＴ２０１がオン状態となり、中間電圧発生回路２００
Ｂから中間電圧ＶＰ-well が出力される。また、試験用
回路５００のＮＭＯＳトランジスタＮＴ５０１はオフ状
態に保持される。これにより、整流素子１２０としての
ＮＭＯＳトランジスタＮＴ１２１、リセット回路１４０
としてのＮＭＯＳトランジスタＮＴ１４１のバルク電圧
が中間電圧ＶＰ-well に保持され、クランプ回路１５０
のオペアンプ１５１へ中間電圧ＶＰ-well が供給され、
クランプ動作が行われる。したがって、前述の各実施形
態で説明したように、リーク電流を減少させる形でホー
ルド動作が行われる。また、オペアンプ１１０の出力ノ
ードにプルアップ回路４００が接続されたことにより、
ダイナミックレンジの削れた部分の電圧Ｖdoffの値がほ
とんどゼロとなり、ある程度大きな振幅の入力信号に対
しても、プロセスのばらつきや、電源電圧変動も含め
て、精度良くホールド動作が行われる。

【０２４８】図５１は、図５０のピークホールド回路の
通常使用状態と、試験時に中間電圧の発生およびクラン
プ動作を解除した状態でのリーク電流による経時変化を
模式的に示す図である。図５１に示すように、試験用回
路５００を設けることにより、半導体集積回路化したと
きの試験時間の短縮および信頼性の向上を図ることがき
でる。

【０２４９】本第２５の実施形態によれば、ピークホー
ルド回路のホールド電圧保持特性を阻害する整流素子の
リーク電流やリセット用のＭＯＳトランジスタのリーク
電流を減少させることができ、リセット信号を入力する
場合にはリセット動作を確実にでき、オペアンプ１１０
の出力が中間電位に戻るのに時間がかかった場合であっ
てもホールド電圧が逆方向に変化することを防止できる
ことはもとより、半導体集積回路化したときの試験時間
の短縮および信頼性の向上を図ることができる。

【０２５０】なお、本第２５の実施形態においては、中
間電圧発生回路として図６の回路に対応したものを用い
たが、図９の回路に対応するものを用いても本実施形態
に係る発明が適用できることはいうまでもない。

【０２５１】第２６実施形態 図５２は、本発明に係るピークホールド回路の第２６の
実施形態を示す回路図である。このピークホールド回路
１００Ｚは上限値用である。本第２６の実施形態に係る
ピークホールド回路１００Ｚは、整流素子１２０、リセ
ット回路１４０、クランプ回路１５０、中間電圧発生回
路２００Ｃ、プルアップ回路４００を備え、これらを具
体的な回路で構成し、かつ、オペアンプ１１０とプルア
ップ回路４００を第１のパワーオン信号ＰＷＯＮ１で起
動制御し、中間電圧発生回路２００Ｃおよびクランプ回
路１５０を第２のパワーオン信号ＰＷＯＮ２で起動制御
するように構成され、たとえば半導体集積回路の製造時
および出荷時における電気的な特性の試験の行う際に、
リーク電流を減少させるために設けてある中間電圧発生
回路２００Ｃの機能およびクランプ回路１５０のクラン
プ機能を停止できるように構成されている。

【０２５２】図５２の回路では、整流素子１２０がＮＭ
ＯＳトランジスタＮＴ１２１で構成され、リセット回路
１４０がＮＭＯＳトランジスタＮＴ１４１で構成され、
クランプ回路１５０の抵抗素子１５２がＰＭＯＳトラン
ジスタＰＴ１５２、整流素子１５３がＰＭＯＳトランジ
スタＰＴ１５３で構成され、中間電圧発生回路２００Ｃ
は、ＰＭＯＳトランジスタＰＴ２０１，インバータＩＮ
Ｖ２０１，オペアンプ２０１，抵抗素子２０２〜２０
４，および安定化用容量素子Ｃ２０１により構成され、
プルアップ回路４００は抵抗Ｒ４０１、ＰＭＯＳトラン
ジスタＰＴ４０１およびインバータＩＮＶ４０１により
構成され、オペアンプ２０１の出力電圧ＶＰ-well がＮ
ＭＯＳトランジスタＮＴ１２１，ＮＴ１４１のバルク端
子、並びにクランプ回路１５０のオペアンプ１５１の非
反転入力端子（＋）に供給されるように構成されてい
る。そして、リセット信号ＲＳＴがＮＭＯＳトランジス
タＮＴ１４１のゲートおよびＰＭＯＳトランジスタＰＴ
１５２のゲートに供給され、第１のパワーオン信号ＰＷ
ＯＮ１がオペアンプ１１０およびプルアップ回路４００
のインバータＩＮＶ４０１を介してＰＭＯＳトランジス
タＰＴ４０１のゲートに供給され、第２のパワーオン信
号ＰＷＯＮ２がオペアンプ１５１、２０１の起動信号と
して供給されるとともに、中間電圧発生回路２００Ｃの
インバータＩＮＶ２０１を介してＰＭＯＳトランジスタ
ＰＴ２０１のゲートに供給される。

【０２５３】図５３は、中間電圧発生回路２００Ｃのオ
ペアンプ２０１の具体的な構成例を示す回路図である。
なお、クランプ回路１５０のオペアンプ１５１も同様に
構成できることから、ここでは、オペアンプ２０１を例
にその構成について説明する。

【０２５４】オペアンプ２０１はＰＭＯＳトランジスタ
ＰＴ６０１〜ＰＴ６１２、ＮＭＯＳトランジスタＮＴ６
０１〜ＮＴ６０７、抵抗Ｒ６０１、位相補償用容量素子
Ｃ６０１、および第２のパワーオン信号ＰＷＯＮ２の入
力段を構成する直列に接続されたインバータＩＮＶ６０
１，ＩＮＶ６０２により構成されている。

【０２５５】ＰＭＯＳトランジスタＰＴ６０１〜ＰＴ６
０５，ＰＴ６１１のソースが電源電圧Ｖ_DDの供給ライン
に接続され、ＮＭＯＳトランジスタＮＴ６０２〜６０
５，ＮＴ６０７、並びにＰＭＯＳトランジスタＰＴ６０
９のドレインが電源電圧Ｖ_SSの供給ラインに接続されて
いる。また、第２のパワーオン信号ＰＷＯＮ２の入力段
を構成するインバータＩＮＶ６０１の出力がＰＭＯＳト
ランジスタＰＴ６１０のゲートおよびＮＭＯＳトランジ
スタＮＴ６０２のゲートに接続されている。そして、イ
ンバータＩＮＶ６０２の出力がＰＭＯＳトランジスタＰ
Ｔ６０１，ＰＴ６０５，ＰＴ６１２のゲートおよびＮＭ
ＯＳトランジスタＮＴ６０１，ＮＴ６０６のゲートに接
続されている。

【０２５６】ＰＭＯＳトランジスタＰＴ６０１のドレイ
ンがＰＭＯＳトランジスタＰＴ６０２，ＰＴ６０３，Ｐ
Ｔ６０４のゲート、ＰＭＯＳトランジスタＰＴ６０６の
ソース並びにその基板に接続されている。ＰＭＯＳトラ
ンジスタＰＴ６０２のドレインがＰＭＯＳトランジスタ
ＰＴ６０６のソースに接続され、ＰＭＯＳトランジスタ
ＰＴ６０６のドレインが自身のゲート並びにＮＭＯＳト
ランジスタＮＴ６０１，ＮＴ６０３のドレインに接続さ
れている。ＮＭＯＳトランジスタＮＴ６０１のソースが
ＮＭＯＳトランジスタＮＴ６０２のドレインおよびＮＭ
ＯＳトランジスタＮＴ６０３のゲートに接続されてい
る。これらのＰＭＯＳトランジスタＰＴ６０１，ＰＴ６
０２，ＰＴ６０６およびＮＭＯＳトランジスタＮＴ６０
１〜ＮＴ６０３によりバイアス回路ＢＩＣ６０１が構成
されている。

【０２５７】ＰＭＯＳトランジスタ６０３のドレインが
ＰＭＯＳトランジスタＰＴ６０７，ＰＴ６０８のソース
に接続され、ＰＭＯＳトランジスタＰＴ６０７のゲート
により反転入力端子（−）が構成され、ＰＭＯＳトラン
ジスタＰＴ６０８のゲートにより非反転入力端子（＋）
が構成されている。ＰＭＯＳトランジスタＰＴ６０７の
ドレインがＮＭＯＳトランジスタＮＴ６０４のドレイ
ン、並びにＮＭＯＳトランジスタＮＴ６０４，ＮＴ６０
５のゲートに接続されている。そして、ＰＭＯＳトラン
ジスタＰＴ６０８およびＮＭＯＳトランジスタＮＴ６０
５のドレイン同士が接続され、これらの接続点が、ＰＭ
ＯＳトランジスタＰＴ６０９のゲートに接続され、かつ
直列に接続された位相補償用の抵抗Ｒ６０１、容量素子
Ｃ６０１を介して出力ノードＮＤ６０１に接続されてい
るとともに、転送ゲートとしてのＮＭＯＳトランジスタ
ＮＴ６０６を介してＮＭＯＳトランジスタＮＴ６０７の
ゲートに接続されている。以上のように接続されたＰＭ
ＯＳトランジスタＰＴ６０３，ＰＴ６０７，ＰＴ６０８
およびＮＭＯＳトランジスタＮＴ６０４，ＮＴ６０５に
より差動増幅回路ＤＦＡ６０１が構成されている。

【０２５８】また、ＰＭＯＳトランジスタＰＴ６０４の
ドレインがＰＭＯＳトランジスタＰＴ６０９のソースお
よびそのバルクに接続されている。ＰＭＯＳトランジス
タＰＴ６０４，ＰＴ６０９によりいわゆるソースフォロ
ワＳＳＦ６０１が構成されている。また、ＰＭＯＳトラ
ンジスタＰＴ６０４のドレインとＰＭＯＳトランジスタ
ＰＴ６０９のソースとの接続点が転送ゲートとしてのＰ
ＭＯＳトランジスタＰＴ６１０を介してＰＭＯＳトラン
ジスタＰＴ６０５のドレイン、ＰＭＯＳトランジスタＰ
Ｔ６１１のゲート、およびＰＭＯＳトランジスタＰＴ６
１２のソースに接続されている。また、ＰＭＯＳトラン
ジスタＰＴ６１２のドレインがＮＭＯＳトランジスタＮ
Ｔ６０７のゲートに接続されている。そして，ＰＭＯＳ
トランジスタＰＴ６１１のドレインとＮＭＯＳトランジ
スタＮＴ６０７のドレイン同士が接続されて出力ノード
ＮＤ６０１が構成されている。以上のように接続された
ＰＭＯＳトランジスタＰＴ６１１およびＮＭＯＳトラン
ジスタＮＴ６０７によりいわゆるプッシュプ出力段ＰＰ
Ｌ６０１が構成されている。

【０２５９】このような構成を有するオペアンプ２０１
においては、第２のパワーオン信号ＰＷＯＮ２がアクテ
ィブのハイレベルで供給されると、インバータＩＮＶ６
０１の出力がローレベル、インバータＩＮＶ６０２の出
力がハイレベルになることから、ＰＭＯＳトランジスタ
ＰＴ６０３が導通状態になって、差動増幅回路ＤＦＡ６
０１が作動状態になる。

【０２６０】この状態で、オペアンプ２０１の非反転入
力端子（＋）としてのＰＭＯＳトランジスタＰＴ６０８
のゲートにたとえば電圧ＶＲＳＴが供給され、反転入力
端子（−）としてのＰＭＯＳトランジスタＰＴ６０７に
その出力が帰還される。これにより、オペアンプ２０１
はボルテージフォロワとして機能し、整流素子１２０と
してのＮＭＯＳトランジスタＮＴ１２１、リセット回路
１４０としてのＮＭＯＳトランジスタＮＴ１４１のバル
ク電圧が中間電圧ＶＰ-well に保持され、クランプ回路
１５０のオペアンプ１５１へ中間電圧ＶＰ-well が供給
され、クランプ動作が行われる。

【０２６１】図５２のピークホールド回路１００Ｚの試
験を行う場合に、第１のパワーオン信号ＰＷＯＮ１がア
クティブのハイレベルでオペアンプ１１０およびプルア
ップ回路４００に供給され、第２のパワーオン信号ＰＷ
ＯＮ２が非アクティブのローレベルで中間電圧発生回路
２００Ｃおよびクランプ回路１５０に供給される。これ
により、中間電圧発生回路２００ＣのＰＭＯＳトランジ
スタＰＴ２０１がオフ状態となり、また、オペアンプ２
０１のＮＴ６０６，ＰＴ６１０がオフ状態、ＰＴ６０
５，ＰＴ６１２がオン状態となり、その結果ＰＴ６１１
がオフ状態、ＮＴ６０７がオン状態となってオペアンプ
２０１の出力はローレベルとなって、中間電圧発生回路
２００Ｃの中間電圧ＶＰ-well の出力が停止される。こ
れにより、整流素子１２０としてのＮＭＯＳトランジス
タＮＴ１２１、リセット回路１４０としてのＮＭＯＳト
ランジスタＮＴ１４１およびクランプ回路１５０のオペ
アンプ１５１への中間電圧ＶＰ-well の供給が停止され
る。また、同様にオペアンプ１５１の出力もローレベル
となり、クランプ動作を停止する。したがって、第１の
パワーオン信号ＰＷＯＮ１がアクティブのハイレベルで
供給された場合、ピークホールド回路１００Ｚのオペア
ンプ１１０は通常通りに作動するが、ＮＭＯＳトランジ
スタのバルク電圧は中間電圧に保持されず、また、オペ
アンプ１１０の出力に対する基準電圧へのクランプ動作
も行われることなくピークホールド回路１００Ｚの動作
試験が行われる。

【０２６２】通常のホールド動作を行う場合には、第１
のパワーオン信号ＰＷＯＮ１のみならず第２のパワーオ
ン信号ＰＷＯＮ２がハイレベルで供給される。その結
果、中間電圧発生回路２００ＣのＰＭＯＳトランジスタ
ＰＴ２０１がオン状態となり、中間電圧発生回路２００
Ｃから中間電圧ＶＰ-well が出力される。これにより、
整流素子１２０としてのＮＭＯＳトランジスタＮＴ１２
１、リセット回路１４０としてのＮＭＯＳトランジスタ
ＮＴ１４１のバルク電圧が中間電圧ＶＰ-well に保持さ
れ、クランプ回路１５０のオペアンプ１５１へ中間電圧
ＶＰ-well が供給され、クランプ動作が行われる。した
がって、前述の各実施形態で説明したように、リーク電
流を減少させる形でホールド動作が行われる。また、こ
のとき、オペアンプ１１０の出力ノードにプルアップ回
路４００が接続されたことにより、ダイナミックレンジ
の削れた部分の電圧Ｖdoffの値がほとんどゼロとなり、
ある程度大きな振幅の入力信号に対しても、プロセスの
ばらつきや、電源電圧変動も含めて、精度良くホールド
動作が行われる。

【０２６３】本第２６の実施形態によれば、ピークホー
ルド回路のホールド電圧保持特性を阻害する整流素子の
リーク電流やリセット用のＭＯＳトランジスタのリーク
電流を減少させることができ、リセット信号を入力する
場合にはリセット動作を確実にでき、オペアンプ１１０
の出力が中間電位に戻るのに時間がかかった場合であっ
てもホールド電圧が逆方向に変化することを防止できる
ことはもとより、２つのパワーオン信号ＰＷＯＮ１，Ｐ
ＷＯＮ２でピークホールド回路の主回路と、リーク電流
を減少させるための回路を別々に制御でき、半導体集積
回路化したときの試験時間の短縮および信頼性の向上を
図ることができる。

【０２６４】なお、本第２６の実施形態においては、中
間電圧発生回路として図６の回路に対応したものを用い
たが、図９の回路に対応するものを用いても本実施形態
に係る発明が適用できることはいうまでもない。

【０２６５】第２７実施形態 図５４は、本発明に係るピークホールド回路の第２７の
実施形態を示す回路図である。このピークホールド回路
１００Ｙ２は下限値用である。本第２７の実施形態に係
るピークホールド回路１００Ｙ２は、整流素子１２０、
リセット回路１４０、クランプ回路１５０、中間電圧発
生回路２００Ｄ、プルダウン回路４００ａを備え、これ
らを具体的な回路で構成し、かつ、半導体集積回路の製
造時および出荷時における電気的な特性の試験の行う際
に、リーク電流を減少させるために設けてある中間電圧
発生回路２００Ｄの機能およびクランプ回路１５０のク
ランプ機能を停止させるように構成されている。

【０２６６】図５４の回路では、整流素子１２０がＰＭ
ＯＳトランジスタＰＴ１２１で構成され、リセット回路
１４０がＰＭＯＳトランジスタＰＴ１４１で構成され、
クランプ回路１５０の抵抗素子１５２がＮＭＯＳトラン
ジスタＮＴ１５２、整流素子１５３がＮＭＯＳトランジ
スタＮＴ１５３で構成され、中間電圧発生回路２００Ｄ
は、ＮＭＯＳトランジスタＮＴ２０１，オペアンプ２０
１，抵抗素子２０２〜２０４，および安定化用容量素子
Ｃ２０１により構成され、プルダウン回路４００ａは抵
抗Ｒ４０２およびＮＭＯＳトランジスタＮＴ４０１によ
り構成され、オペアンプ２０１の出力電圧ＶＮ-well が
ＰＭＯＳトランジスタＰＴ１２１，ＰＴ１４１のバルク
端子、並びにクランプ回路１５０のオペアンプ１５１の
非反転入力端子（＋）に供給されるように構成されてい
る。そして、リセットの反転信号ＲＳＴＺがＰＭＯＳト
ランジスタＰＴ１４１のゲートおよびＮＭＯＳトランジ
スタＮＴ１５２のゲートに供給され、パワーオン信号Ｐ
ＷＯＮが各オペアンプ１１０、１５１、２０１の起動信
号として供給されるとともに、中間電圧発生回路２００
ＤのＮＭＯＳトランジスタＮＴ２０１のゲート、並びに
プルダウン用ＮＭＯＳトランジスタＮＴ４０１のゲート
に供給される。

【０２６７】そしてさらに、試験用回路５００ａがＡＮ
Ｄ回路５０２およびＰＭＯＳトランジスタＰＴ５０１に
より構成されている。ＡＮＤ回路５０２の出力がＮＭＯ
ＳトランジスタＮＴ２０１のゲートに接続され、ＡＮＤ
回路５０２の一方の入力端子がパワーオン信号ＰＷＯＮ
の供給ラインに接続され、他方の入力端子がテスト信号
ＴＳＴの反転信号に接続されている。また、ＰＭＯＳト
ランジスタＰＴ５０１はクランプ回路１５０の抵抗素子
としてのＮＭＯＳトランジスタＮＴ１５２に対して並列
に接続され、ゲートがテスト信号ＴＳＴの反転信号の供
給ラインに接続されている。なお、テスト信号の反転信
号ＴＳＴＺは、半導体集積回路の製造時および出荷時に
おける電気的な特性の試験を行う際に、アクティブのロ
ーレベルで供給される。

【０２６８】なお、半導体集積回路の製造時および出荷
時における電気的な特性の試験の行う際に、リーク電流
を減少させるために設けてある中間電圧発生回路２００
Ｄの機能を停止させる試験用回路５００ａを設けた理由
については、前述した第２５の実施形態で説明したの
で、ここではその説明は省略する。

【０２６９】図５４のピークホールド回路１００Ｙ２の
試験を行う場合に、テスト信号の反転信号ＴＳＴＺがロ
ーレベルで供給される。このときＡＮＤ回路５０２の出
力はローレベルであるから、中間電圧発生回路２００Ｄ
のＮＭＯＳトランジスタＮＴ２０１がオフ状態となり、
オペアンプ２０１の非反転入力はハイレベルとなる。こ
のため中間電圧発生回路２００Ｄの中間電圧ＶＮ-well
の出力が停止される。これにより、整流素子１２０とし
てのＰＭＯＳトランジスタＰＴ１２１、リセット回路１
４０としてのＰＭＯＳトランジスタＰＴ１４１およびク
ランプ回路１５０のオペアンプ１５１への中間電圧ＶＮ
-well の供給が停止される。また、試験用回路５００ａ
のＰＭＯＳトランジスタＰＴ５０１がオン状態となり、
クランプ回路１５０の抵抗素子１５２はバイパスされる
形となる。したがって、パワーオン信号ＰＷＯＮがアク
ティブのハイレベルで供給された場合、ピークホールド
回路１００Ｙのオペアンプ１１０は通常通りに作動する
が、ＰＭＯＳトランジスタのバルク電圧は中間電圧に保
持されず、また、オペアンプ１１０の出力に対する基準
電圧へのクランプ動作も行われることなくピークホール
ド回路１００Ｙ２の動作試験が行われる。

【０２７０】一方、通常のホールド動作を行う場合に
は、テスト信号の反転信号ＴＳＴＺがハイレベルで供給
され、パワーオン信号ＰＷＯＮがハイレベルで供給され
る。その結果、中間電圧発生回路２００ＤのＮＭＯＳト
ランジスタＮＴ２０１がオン状態となり、中間電圧発生
回路２００Ｄから中間電圧ＶＮ-well が出力される。ま
た、試験用回路５００ａのＰＭＯＳトランジスタＰＴ５
０１はオフ状態に保持される。これにより、整流素子１
２０としてのＰＭＯＳトランジスタＰＴ１２１、リセッ
ト回路１４０としてのＰＭＯＳトランジスタＰＴ１４１
のバルク電圧が中間電圧ＶＮ-well に保持され、クラン
プ回路１５０のオペアンプ１５１へ中間電圧ＶＮ-well
が供給され、クランプ動作が行われる。したがって、前
述の各実施形態で説明したように、リーク電流を減少さ
せる形でホールド動作が行われる。また、オペアンプ１
１０の出力ノードにプルダウン回路４００ａが接続され
たことにより、ダイナミックレンジの削れた部分の電圧
Ｖdoffの値がほとんどゼロとなり、ある程度大きな振幅
の入力信号に対しても、プロセスのばらつきや、電源電
圧変動も含めて、精度良くホールド動作が行われる。

【０２７１】図５５は、図５４のピークホールド回路の
通常使用状態と、試験時に中間電圧の発生およびクラン
プ動作を解除した状態でのリーク電流による経時変化を
模式的に示す図である。図５５に示すように、試験用回
路５００ａを設けることにより、半導体集積回路化した
ときの試験時間の短縮および信頼性の向上を図ることが
きでる。

【０２７２】本第２７の実施形態によれば、ピークホー
ルド回路のホールド電圧保持特性を阻害する整流素子の
リーク電流やリセット用のＭＯＳトランジスタのリーク
電流を減少させることができ、リセット信号を入力する
場合にはリセット動作を確実にでき、オペアンプ１１０
の出力が中間電位に戻るのに時間がかかった場合であっ
てもホールド電圧が逆方向に変化することを防止できる
ことはもとより、半導体集積回路化したときの試験時間
の短縮および信頼性の向上を図ることがきでる。

【０２７３】なお、本第２７の実施形態においては、中
間電圧発生回路として図６の回路に対応したものを用い
たが、図９の回路に対応するものを用いても本実施形態
に係る発明が適用できることはいうまでもない。

【０２７４】第２８実施形態 図５６は、本発明に係るピークホールド回路の第２８の
実施形態を示す回路図である。このピークホールド回路
１００Ｚ２は下限値用である。本第２８の実施形態に係
るピークホールド回路１００Ｚ２は、整流素子１２０、
リセット回路１４０、クランプ回路１５０、中間電圧発
生回路２００Ｅ、プルダウン回路４００ａを備え、これ
らを具体的な回路で構成し、かつ、オペアンプ１１０と
プルダウン回路４００ａを第１のパワーオン信号ＰＷＯ
Ｎ１で起動制御し、中間電圧発生回路２００Ｅおよびク
ランプ回路１５０を第２のパワーオン信号ＰＷＯＮ２で
起動制御するように構成され、たとえば半導体集積回路
の製造時および出荷時における電気的な特性の試験の行
う際に、リーク電流を減少させるために設けてある中間
電圧発生回路２００Ｅの機能およびクランプ回路１５０
のクランプ機能を停止できるように構成されている。

【０２７５】図５６の回路では、整流素子１２０がＰＭ
ＯＳトランジスタＰＴ１２１で構成され、リセット回路
１４０がＰＭＯＳトランジスタＰＴ１４１で構成され、
クランプ回路１５０の抵抗素子１５２がＮＭＯＳトラン
ジスタＮＴ１５２、整流素子１５３がＮＭＯＳトランジ
スタＮＴ１５３で構成され、中間電圧発生回路２００Ｅ
は、ＮＭＯＳトランジスタＮＴ２０１，オペアンプ２０
１，抵抗素子２０２〜２０４，および安定化用容量素子
Ｃ２０１により構成され、プルダウン回路４００ａは抵
抗Ｒ４０２、およびＮＭＯＳトランジスタＮＴ４０１に
より構成され、オペアンプ２０１の出力電圧ＶＮ-well
がＰＭＯＳトランジスタＰＴ１２１，ＰＴ１４１のバル
ク端子、並びにクランプ回路１５０のオペアンプ１５１
の非反転入力端子（＋）に供給されるように構成されて
いる。そして、リセット信号の反転信号ＲＳＴＺがＰＭ
ＯＳトランジスタＰＴ１４１のゲートおよびＮＭＯＳト
ランジスタＮＴ１５２のゲートに供給され、第１のパワ
ーオン信号ＰＷＯＮ１がオペアンプ１１０およびプルダ
ウン回路４００ａのＮＭＯＳトランジスタＮＴ４０１の
ゲートに供給され、第２のパワーオン信号ＰＷＯＮ２が
オペアンプ１５１、２０１の起動信号として供給される
とともに、中間電圧発生回路２００ＥのＮＭＯＳトラン
ジスタＮＴ２０１のゲートに供給される。

【０２７６】図５７は、中間電圧発生回路２００Ｅのオ
ペアンプ２０１の具体的な構成例を示す回路図である。
なお、クランプ回路１５０のオペアンプ１５１も同様に
構成できることから、ここでは、オペアンプ２０１の構
成について説明する。

【０２７７】オペアンプ２０１はＰＭＯＳトランジスタ
ＰＴ７０１〜ＰＴ７１０、ＮＭＯＳトランジスタＮＴ７
０１〜ＮＴ７０９、抵抗Ｒ７０１、位相補償用容量素子
Ｃ７０１、および第２のパワーオン信号ＰＷＯＮ２の入
力段を構成する直列に接続されたインバータＩＮＶ７０
１，ＩＮＶ７０２により構成されている。

【０２７８】ＰＭＯＳトランジスタＰＴ７０１〜ＰＴ７
０４，ＰＴ７１０のソースが電源電圧Ｖ_DDの供給ライン
に接続され、ＮＭＯＳトランジスタＮＴ７０２〜７０
５，ＮＴ７０８、並びにＰＭＯＳトランジスタＰＴ７０
８のドレインが電源電圧Ｖ_SSの供給ラインに接続されて
いる。また、第２のパワーオン信号ＰＷＯＮ２の入力段
を構成するインバータＩＮＶ７０１の出力がＰＭＯＳト
ランジスタＰＴ７０９のゲートおよびＮＭＯＳトランジ
スタＮＴ７０２，ＮＴ７０７，ＮＴ７０８のゲートに接
続されている。そして、インバータＩＮＶ７０２の出力
がＰＭＯＳトランジスタＰＴ７０１，のゲートおよびＮ
ＭＯＳトランジスタＮＴ７０１，ＮＴ７０６のゲートに
接続されている。

【０２７９】ＰＭＯＳトランジスタＰＴ７０１のドレイ
ンがＰＭＯＳトランジスタＰＴ７０２，ＰＴ７０３，Ｐ
Ｔ７０４のゲート、ＰＭＯＳトランジスタＰＴ７０５の
ソース並びにその基板に接続されている。ＰＭＯＳトラ
ンジスタＰＴ７０２のドレインがＰＭＯＳトランジスタ
ＰＴ７０５のソースに接続され、ＰＭＯＳトランジスタ
ＰＴ７０５のドレインが自身のゲート並びにＮＭＯＳト
ランジスタＮＴ７０１，ＮＴ７０３のドレインに接続さ
れている。ＮＭＯＳトランジスタＮＴ７０１のソースが
ＮＭＯＳトランジスタＮＴ７０２のドレインおよびＮＭ
ＯＳトランジスタＮＴ７０３のゲートに接続されてい
る。これらのＰＭＯＳトランジスタＰＴ７０１，ＰＴ７
０２，ＰＴ７０５およびＮＭＯＳトランジスタＮＴ７０
１〜ＮＴ７０３によりバイアス回路ＢＩＣ７０１が構成
されている。

【０２８０】ＰＭＯＳトランジスタ７０３のドレインが
ＰＭＯＳトランジスタＰＴ７０６，ＰＴ７０７のソース
に接続され、ＰＭＯＳトランジスタＰＴ７０６のゲート
により反転入力端子（−）が構成され、ＰＭＯＳトラン
ジスタＰＴ７０７のゲートにより非反転入力端子（＋）
が構成されている。ＰＭＯＳトランジスタＰＴ７０６の
ドレインがＮＭＯＳトランジスタＮＴ７０４のドレイ
ン、並びにＮＭＯＳトランジスタＮＴ７０４，ＮＴ７０
５のゲートに接続されている。そして、ＰＭＯＳトラン
ジスタＰＴ７０７およびＮＭＯＳトランジスタＮＴ７０
５のドレイン同士が接続され、これらの接続点が、ＰＭ
ＯＳトランジスタＰＴ７０８のゲートに接続され、かつ
直列に接続された位相補償用の抵抗Ｒ７０１、容量素子
Ｃ７０１を介して出力ノードＮＤ７０１に接続されてい
るとともに、転送ゲートとしてのＮＭＯＳトランジスタ
ＮＴ７０６を介してＮＭＯＳトランジスタＮＴ７０７の
ソース、ＮＭＯＳトランジスタＮＴ７０８のドレインお
よびＮＭＯＳトランジスタＮＴ７０９のゲートに接続さ
れている。以上のように接続されたＰＭＯＳトランジス
タＰＴ７０３，ＰＴ７０６，ＰＴ７０７およびＮＭＯＳ
トランジスタＮＴ７０４，ＮＴ７０５により差動増幅回
路ＤＦＡ７０１が構成されている。

【０２８１】また、ＰＭＯＳトランジスタＰＴ７０４の
ドレインがＰＭＯＳトランジスタＰＴ７０８のソースお
よびその基板に接続されている。ＰＭＯＳトランジスタ
ＰＴ７０４，ＰＴ７０８によりいわゆるソースフォロワ
ＳＳＦ７０１が構成されている。また、ＰＭＯＳトラン
ジスタＰＴ７０４のドレインとＰＭＯＳトランジスタＰ
Ｔ７０８のソースとの接続点が転送ゲートとしてのＰＭ
ＯＳトランジスタＰＴ７０９を介してＮＭＯＳトランジ
スタＮＴ７０７のドレイン、およびＰＭＯＳトランジス
タＰＴ７１０のゲートに接続されている。そして，ＰＭ
ＯＳトランジスタＰＴ７１０のドレインとＮＭＯＳトラ
ンジスタＮＴ７０９のドレイン同士が接続されて出力ノ
ードＮＤ７０１が構成されている。以上のように接続さ
れたＰＭＯＳトランジスタＰＴ７１０およびＮＭＯＳト
ランジスタＮＴ７０７〜ＮＴ７０９によりいわゆるプッ
シュプ出力段ＰＰＬ７０１が構成されている。

【０２８２】このような構成を有するオペアンプ２０１
においては、第２のパワーオン信号ＰＷＯＮ２がアクテ
ィブのハイレベルで供給されると、インバータＩＮＶ７
０１の出力がローレベル、インバータＩＮＶ７０２の出
力がハイレベルになることから、ＰＭＯＳトランジスタ
ＰＴ７０３が導通状態になって、差動増幅回路ＤＦＡ７
０１が作動状態になる。

【０２８３】この状態で、オペアンプ２０１の非反転入
力端子（＋）としてのＰＭＯＳトランジスタＰＴ７０７
のゲートにたとえば電圧ＶＲＳＴが供給され、反転入力
端子（−）としてのＰＭＯＳトランジスタＰＴ７０６に
その出力が帰還される。これにより、オペアンプ２１０
はボルテージフォロワとして機能し、整流素子１２０と
してのＰＭＯＳトランジスタＰＴ１２１、リセット回路
１４０としてのＰＭＯＳトランジスタＰＴ１４１のバル
ク電圧が中間電圧ＶＮ-well に保持され、クランプ回路
１５０のオペアンプ１５１へ中間電圧ＶＮ-well の供給
され、クランプ動作が行われる。

【０２８４】図５６のピークホールド回路１００Ｚ２の
試験を行う場合に、第１のパワーオン信号ＰＷＯＮ１が
アクティブのハイレベルでオペアンプ１１０およびプル
ダウン回路４００ａに供給され、第２のパワーオン信号
ＰＷＯＮ２が非アクティブのローレベルで中間電圧発生
回路２００Ｅおよびクランプ回路１５０に供給される。
これにより、中間電圧発生回路２００ＥのＮＭＯＳトラ
ンジスタＮＴ２０１がオフ状態となり、また、オペアン
プ２０１のＮＴ７０６とＰＴ７０９がオフ状態、ＮＴ７
０７とＮＴ７０８がオン状態となり、その結果、ＮＴ７
０９がオフ状態、ＰＴ７１０がオン状態となってオペア
ンプ２０１の出力にはハイレベルが出力される。そのた
め中間電圧発生回路２００Ｅの中間電圧ＶＮ-well の出
力が停止される。これにより、整流素子１２０としての
ＰＭＯＳトランジスタＰＴ１２１、リセット回路１４０
としてのＰＭＯＳトランジスタＰＴ１４１およびクラン
プ回路１５０のオペアンプ１５１への中間電圧ＶＮ-wel
l の供給が停止される。また、同様にオペアンプ１５１
の出力にもハイレベルが出力されクランプ動作が停止す
る。したがって、第１のパワーオン信号ＰＷＯＮ１がア
クティブのハイレベルで供給された場合、ピークホール
ド回路１００Ｚ２のオペアンプ１１０は通常通りに作動
するが、ＰＭＯＳトランジスタのバルク電圧は中間電圧
に保持されず、また、オペアンプ１１０の出力に対する
基準電圧へのクランプ動作も行われることなくピークホ
ールド回路１００Ｚ２の動作試験が行われる。

【０２８５】通常のホールド動作を行う場合には、第１
のパワーオン信号ＰＷＯＮ１のみならず第２のパワーオ
ン信号ＰＷＯＮ２がハイレベルで供給される。その結
果、中間電圧発生回路２００ＥのＮＭＯＳトランジスタ
ＮＴ２０１がオン状態となり、中間電圧発生回路２００
Ｅから中間電圧ＶＮ-well が出力される。これにより、
整流素子１２０としてのＰＭＯＳトランジスタＰＴ１２
１、リセット回路１４０としてのＰＭＯＳトランジスタ
ＰＴ１４１のバルク電圧が中間電圧ＶＮ-well に保持さ
れ、クランプ回路１５０のオペアンプ１５１へ中間電圧
ＶＮ-well が供給され、クランプ動作が行われる。した
がって、前述の各実施形態で説明したように、リーク電
流を減少させる形でホールド動作が行われる。また、オ
ペアンプ１１０の出力ノードにプルダウン抵抗Ｒ４０２
が接続されたことにより、ダイナミックレンジの削れた
部分の電圧Ｖdoffの値がほとんどゼロとなり、ある程度
大きな振幅の入力信号に対しても、プロセスのばらつき
や、電源電圧変動も含めて、精度良くホールド動作が行
われる。

【０２８６】本第２８の実施形態によれば、ピークホー
ルド回路のホールド電圧保持特性を阻害する整流素子の
リーク電流やリセット用のＭＯＳトランジスタのリーク
電流を減少させることができ、リセット信号を入力する
場合にはリセット動作を確実にでき、オペアンプ１１０
の出力が中間電位に戻るのに時間がかかった場合であっ
てもホールド電圧が逆方向に変化することを防止できる
ことはもとより、２つのパワーオン信号ＰＷＯＮ１，Ｐ
ＷＯＮ２でピークホールド回路の主回路と、リーク電流
を減少させるための回路を別々に制御でき、半導体集積
回路化したときの試験時間の短縮および信頼性の向上を
図ることがきでる。

【０２８７】なお、本第２８の実施形態においては、中
間電圧発生回路として図６の回路に対応したものを用い
たが、図９の回路に対応するものを用いても本実施形態
に係る発明が適用できることはいうまでもない。

【０２８８】第２９実施形態 図５８は、本発明に係るピークホールド回路の第２９の
実施形態を示す回路図である。このピークホールド回路
１００Ａ２は上限値用である。本第２９の実施形態が前
述した第１の実施形態と異なる点は、整流素子をｎｐｎ
型バイポーラトランジスタＱＮ８０１で構成し、かつ、
整流素子であるバイポ−ラトランジスタの動作電流を制
御するため、絶縁膜にはさまれた高抵抗ポリシリコンな
どの抵抗素子Ｒ８０１を、整流素子としてのバイポーラ
トランジスタＱＮ８０１のエミッタと容量素子Ｃ１３０
の一方の電極（ホールドノードＮＤ１０１）との間に設
けたことにある。また、本実施形態では、リセット回路
１４０は、ＮＭＯＳトランジスタＮＴ１４１により構成
されている。

【０２８９】高抵抗ポリシリコンなどの抵抗素子Ｒ８０
１を、整流素子としてのバイポーラトランジスタＱＮ８
０１のエミッタと容量素子Ｃ１３０の一方の電極（ホー
ルドノードＮＤ１０１）との間に挿入することで、入力
信号と出力信号のスルーレートのバランスを取り必要な
精度を得ることが可能となる。

【０２９０】本第２９の実施形態によれば、前述した第
１の実施形態の効果に加えて、第１１の実施形態のよう
に整流素子にダイオードを用いた場合で半導体集積回路
化したときに寄生バイポ−ラ動作をしても第２９の実施
形態の形になるようにしておけばホールド電圧の精度が
得られるようになるという利点がある。

【０２９１】第３０実施形態 図５９は、本発明に係るピークホールド回路の第２９の
実施形態を示す回路図である。このピークホールド回路
１００Ｂ２は下限値用である。本第３０の実施形態が前
述した第１の実施形態と異なる点は、整流素子をｐｎｐ
型バイポーラトランジスタＰＮ８０１で構成し、かつ、
整流素子を形成するデバイスに寄生するバイポ−ラトラ
ンジスタの動作電流を制御するため、絶縁膜にはさまれ
た高抵抗ポリシリコンなどの抵抗素子Ｒ８０２を、整流
素子としてのバイポーラトランジスタＰＮ８０１のエミ
ッタと容量素子Ｃ１３０の一方の電極（ホールドノード
ＮＤ１０１）との間に設けたことにある。また、本実施
形態では、リセット回路１４０は、ＰＭＯＳトランジス
タＰＴ１４１により構成されている。

【０２９２】高抵抗ポリシリコンなどの抵抗素子Ｒ８０
２を、整流素子としてのバイポーラトランジスタＰＮ８
０１のエミッタと容量素子Ｃ１３０の一方の電極（ホー
ルドノードＮＤ１０１）との間に挿入することで、入力
信号と出力信号のスルーレートのバランスを取り必要な
精度を得ることが可能となる。

【０２９３】本第３０の実施形態によれば、前述した第
１の実施形態の効果に加えて、第１３の実施形態のよう
に整流素子にダイオードを用いてかつ半導体集積回路化
した場合にダイオードがバイポ−ラ動作をしても第３０
の実施形態の形になるようにしておけばホールド電圧の
精度が得られるようになるという利点がある。

【０２９４】なお、前述した第１〜第３０の実施形態で
は、単純なＣＭＯＳプロセス構造のままでも低周波数で
使用できるピークホールド回路を回路的な面での工夫に
より実現することを目的としているが、この回路的な工
夫とプロセス的な工夫やデバイス構造の工夫を組み合わ
せることにより、さらにホールド電圧保持特性の良いピ
ークホールド回路を実現することを否定するものではな
い。また、完全な半導体集積回路ではなく、一部にディ
スクリートの部品を含んでいる場合も否定するものでは
ない。第１〜第３０の実施形態ではホールド用容量素子
をＧＮＤに対して接地したが、Ｖ_DDやアナログＧＮＤで
も良い。また、上限値用が下限値用のいずれか一方しか
説明しない場合もあったが、逆の極性のピークホールド
回路についても同様であることは明らかであろう。

【０２９５】第３１実施形態 図６０および図６１は、本発明に係るピークホールド回
路をサーボ制御用半導体集積回路の一部として適用した
ときの一例を示すブロック構成図である。

【０２９６】図６０は、磁気ディスクや磁気テープの再
生装置における、記録媒体９０１に記録された信号を、
ヘッド等のセンサ９０２等で読み取るため、モータ９０
３等の負荷による磁気ディスクの回転速度や磁気テープ
の走行速度をサーボ制御する電圧増幅段および電圧制御
部からなる半導体集積回路９１０の部分を示している。
図６１は、上記制御に用いられる増幅回路を含んだ半導
体集積回路（１チップマイコン）９１０の一例を示すブ
ロック構成図である。

【０２９７】本発明に係るピークホールド回路は、図６
１の半導体集積回路９１０の中において、ピーク電圧検
出回路９１１として増幅段出力での信号振幅を検出する
ために用いられている。センサ９０２から入力したアナ
ログ入力信号の振幅が大きくばらつくと、増幅段出力で
の信号振幅もばらつくため、コンパレータでの判定が正
しく行えない。ピークホールド回路により検出した電圧
に基づいて回路的にフィードバックをかけたり、あるい
は、ＡＤコンバータ９１６で一旦数値化してから、ＣＰ
Ｕ９１９でソフト的にフィードバックをかけたりするこ
とで、増幅段９１２のゲインやコンパレータの基準電圧
を、ゲイン制御回路９１３やコンパレータ基準電圧制御
回路９１５に指示して最適なものに設定し、デジタル信
号化が正しく行えるようになる。

【０２９８】ＡＤコンバータ９１６で数値化しソフト的
にフィードバックをかける場合は、ＡＤコンバータ９１
６で読み取る期間だけピーク電圧を保持すれば良いとい
う利点があるが、入力信号に同期してＡＤコンバータを
制御しなければならないことから、ＡＶ用のマイコンの
ように汎用アナログ入力をもつＡＤコンバータに、さら
に、このような処理を行わせるのは、制御プログラムが
複雑になり大変である。一方、回路的にフィードバック
をかける場合は、ソフトの面ではあまり複雑にはならな
いが、少なくともピークが入力してから次のピークが入
力するまでの期間ピーク電圧を保持する必要があり、よ
り保持特性の良いピークホールド回路が必要である。本
発明に係るピークホールド回路を適用すると、このよう
な厳しい仕様にも対応することができる。

【０２９９】

【発明の効果】以上説明したように、本発明によれば、
オペアンプの出力電圧を中間電圧に保持する手段を設け
たので、ホールド電圧保持特性を阻害する整流素子のリ
ーク電流を減少させることができる。また、ピークホー
ルド回路の整流素子のアンプ側のノードやホールドノー
ドに接続したＭＯＳトランジスタのバルク端子に中間電
位を与えることができ、ホールド電圧保持特性を阻害す
る整流素子のリーク電流やリセット用のＭＯＳトランジ
スタのリーク電流を減少させることができる。また、抵
抗素子のＭＯＳトランジスタのゲート入力信号に、例え
ば、リセット信号を入力する場合にはリセット動作を確
実にし、また、クランプ回路出力をレベルシフトした信
号を入力する場合にはクランプ可能な電圧範囲を拡大す
ることができる。さらに入力振幅に対応してホールド出
力可能なピークホールド回路の入力電圧範囲を広げるこ
とができる。また、システムを小型化でき、また、半導
体集積回路化したときの試験時間の短縮および信頼性の
向上がはかれる。また、整流素子のダイオードがバイポ
−ラ動作をしてもホールド電圧の精度が得られるように
なる。

【０３００】したがって、ホールド電圧保持用の容量素
子を外付けとしないで、数Ｈｚから数十Ｈｚの低い入力
信号に対応できるピークホールド回路を簡単なＣＭＯＳ
プロセスで半導体集積回路中に作製でき、システムの小
型化、部品点数の削減ができる。このため、装置のコス
ト削減が図れる。また、半導体集積回路中に取り込んだ
ことにより、テスト時間の短縮機能やパワーダウン機能
の追加など高機能化が図れる利点がある。

【図面の簡単な説明】

【図１】本発明に係るピークホールド回路の第１の実施
形態を示す回路図である。

【図２】本発明に係るクランプ回路の基本的な構成例を
示す回路図である。

【図３】図２のクランプ回路における抵抗素子の具体的
な回路構成を示す図である。

【図４】上限値側ピークホールド回路の場合の図２のク
ランプ回路における整流素子の具体的な回路構成を示す
図である。

【図５】下限値側ピークホールド回路の場合の図２のク
ランプ回路における整流素子の具体的な回路構成を示す
図である。

【図６】クランプ基準電圧Ｖcramp ＝ＶＲＳＴの場合の
その電圧源（中間電圧発生回路）の具体的な構成例を示
す回路図である。

【図７】クランプ基準電圧Ｖcramp ＝ＶＲＳＴの場合で
あって、図１の回路が上限値側ピークホールド回路の場
合の動作波形例を示す図である。

【図８】クランプ基準電圧Ｖcramp をＶＲＳＴに設定可
能な場合のリーク電流を抵抗で表した経時変化モデルを
示す図であって、（ａ）は整流素子にダイオードを用い
た場合の経時変化モデルを示す図、（ｂ）は整流素子に
ＭＯＳトランジスタを用いた場合の経時変化モデルを示
す図である。

【図９】クランプ基準電圧Ｖcramp を、ＶＲＳＴ、ＨＯ
ＬＤ、および（ａ・ＶＲＳＴ＋ｂ・ＨＯＬＤ）／（ａ＋
ｂ）に設定可能な電圧源（中間電圧発生回路）の構成例
を示す回路図である。

【図１０】クランプ基準電圧Ｖcramp をＶＲＳＴ、ＨＯ
ＬＤ、および（ａ・ＶＲＳＴ＋ｂ・ＨＯＬＤ）／（ａ＋
ｂ）に設定可能な場合であって、図１の回路が上限値側
ピークホールド回路の場合の動作波形例を示す図であ
る。

【図１１】クランプ基準電圧Ｖcramp をＶＲＳＴ、ＨＯ
ＬＤ、および（ａ・ＶＲＳＴ＋ｂ・ＨＯＬＤ）／（ａ＋
ｂ）に設定可能な場合のリーク電流を抵抗で表した経時
変化モデルを示す図であって、（ａ）は整流素子にダイ
オードを用いた場合の経時変化モデルを示す図、（ｂ）
は整流素子にＭＯＳトランジスタを用いた場合の経時変
化モデルを示す図である。

【図１２】本発明に係るピークホールド回路の第２の実
施形態を示す回路図である。

【図１３】図１２におけるピークホールド回路が下限値
用の場合のオペアンプおよびコンパレータの具体的な構
成例を示す回路図である。

【図１４】本発明に係るピークホールド回路の第３の実
施形態を示す回路図である。

【図１５】図１４の出力飽和素子の具体的な構成例を示
す回路図で、（ａ）はピークホールド回路が上限値用の
場合の回路図、はピークホールド回路が下限値用の場合
の回路図を示している。

【図１６】本発明に係るピークホールド回路の第４の実
施形態を示す回路図である。

【図１７】図１６の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図１８】本発明に係るピークホールド回路の第５の実
施形態を示す回路図である。

【図１９】本発明に係るピークホールド回路の第６の実
施形態を示す回路図である。

【図２０】本発明に係るピークホールド回路の第７の実
施形態を示す回路図である。

【図２１】本発明に係るピークホールド回路の第８の実
施形態を示す回路図である。

【図２２】図２１のクランプアシスト電圧発生回路の構
成例を示す回路図である。

【図２３】本発明に係るピークホールド回路の第９の実
施形態を示す回路図である。

【図２４】本発明に係るピークホールド回路の第１０の
実施形態を示す回路図である。

【図２５】図２４のクランプアシスト電圧発生回路の構
成例を示す回路図である。

【図２６】本発明に係るピークホールド回路の第１１の
実施形態を示す回路図である。

【図２７】図２６の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図２８】本発明に係るピークホールド回路の第１２の
実施形態を示す回路図である。

【図２９】図２８の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図３０】本発明に係るピークホールド回路の第１３の
実施形態を示す回路図である。

【図３１】本発明に係るピークホールド回路の第１４の
実施形態を示す回路図である。

【図３２】本発明に係るピークホールド回路の第１５の
実施形態を示す回路図である。

【図３３】図３２の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図３４】本発明に係るピークホールド回路の第１６の
実施形態を示す回路図である。

【図３５】本発明に係るピークホールド回路の第１７の
実施形態を示す回路図である。

【図３６】中間電圧がＶＲＳＴの場合の下限値用ピーク
ホールド回路に適用される中間電圧発生回路の具体的な
構成例を示す回路図である。

【図３７】中間電圧が、ＶＲＳＴ、ＨＯＬＤ、および
（ａ・ＶＲＳＴ＋ｂ・ＨＯＬＤ）／（ａ＋ｂ）の場合の
下限値用ピークホールド回路に適用される中間電圧発生
回路の構成例を示す回路図である。

【図３８】図３５の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図３９】本発明に係るピークホールド回路の第１８の
実施形態を示す回路図である。

【図４０】図３９の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図４１】本発明に係るピークホールド回路の第１９の
実施形態を示す回路図である。

【図４２】本発明に係るピークホールド回路の第２０の
実施形態を示す回路図である。

【図４３】本発明に係るピークホールド回路の第２１の
実施形態を示す回路図である。

【図４４】図４３の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図４５】本発明に係るピークホールド回路の第２２の
実施形態を示す回路図である。

【図４６】本発明に係るピークホールド回路の第２３の
実施形態を示す回路図である。

【図４７】図４６の回路の入出力特性を示す図である。

【図４８】本発明に係るピークホールド回路の第２４の
実施形態を示す回路図である。

【図４９】図４８の回路の入出力特性を示す図である。

【図５０】本発明に係るピークホールド回路の第２５の
実施形態を示す回路図である。

【図５１】図５０の回路の動作波形例を示す図である。

【図５２】本発明に係るピークホールド回路の第２６の
実施形態を示す回路図である。

【図５３】図５１の上限値用ピークホールド回路を構成
する中間電圧発生回路およびクランプ回路に適用される
オペアンプの具体的な構成例を示す回路図である。

【図５４】本発明に係るピークホールド回路の第２７の
実施形態を示す回路図である。

【図５５】図５５の回路の動作波形例を示す図である。

【図５６】本発明に係るピークホールド回路の第２８の
実施形態を示す回路図である。

【図５７】図５６の下限値用ピークホールド回路を構成
する中間電圧発生回路およびクランプ回路に適用される
オペアンプの具体的な構成例を示す回路図である。

【図５８】本発明に係るピークホールド回路の第２９の
実施形態を示す回路図である。

【図５９】本発明に係るピークホールド回路の第３０の
実施形態を示す回路図である。

【図６０】本発明に係るピークホールド回路をサーボ制
御用半導体集積回路の一部として適用したときの一例を
示すブロック構成図である。

【図６１】本発明に係るピークホールド回路をサーボ制
御用半導体集積回路の一部として適用したときの一例を
示すブロック構成図である。

【図６２】従来の上限値用ピークホールド回路の構成例
を示す回路図である。

【図６３】従来の下限値用ピークホールド回路の構成例
を示す回路図である。

【図６４】従来の上限値用ピークホールド回路の動作波
形例を示す図である。

【図６５】ピークホールド回路の入出力特性を示す図で
ある。

【図６６】従来の上限値用ピークホールド回路のリーク
電流があった場合の動作波形例を示す図である。

【図６７】整流素子にＰＭＯＳトランジスタを用いた従
来の上限値用ピークホールド回路のリーク電流について
説明するための図である。

【図６８】整流素子にＰＭＯＳトランジスタを用いた従
来の下限値用ピークホールド回路のリーク電流について
説明するための図である。

【図６９】図６７の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図７０】図６８の回路のリーク電流を抵抗で表した経
時変化モデルを示す図である。

【図７１】上限値用ピークホールド回路の詳細な動作波
形を示す図である。

【図７２】ピークホールド回路におけるフィードバック
ループの概略を示す図である。

【図７３】整流素子にＰＭＯＳトランジスタを用いた従
来の上限値用ピークホールド回路を半導体集積化した場
合のリーク電流について説明するための図である。

【図７４】整流素子にＰＭＯＳトランジスタを用いた従
来の下限値用ピークホールド回路を半導体集積化した場
合のリーク電流について説明するための図である。

【符号の説明】

１００〜１００Ｂ２…ピークホールド回路、１１０…オ
ペアンプ、１２０…整流素子、１３０…ホールド用容量
素子、１４０…リセット回路、１５０…クランプ回路、
１６０…コンパレータ、１７０…出力飽和素子、１８０
…リセット・ホールド切換回路、１９０…クランプアシ
スト電圧発生回路、２００〜２００Ｅ…中間電圧発生回
路、４００…プルアップ回路、４００ａ…プルダウン回
路、５００，５００ａ…試験用回路。

Claims (59)

【特許請求の範囲】
1. 【請求項１】 ２つの入力端子を有し、一方の入力端子
   にアナログ信号が入力され、他方の入力端子にホールド
   ノードの電位が帰還される信号入力用演算増幅器と、 一端子側が上記信号入力用演算増幅器の出力側に接続さ
   れ、他端子側に上記ホールドノードが接続されたホール
   ド用整流素子と、 上記ホールドノードに接続された容量素子と、 上記整流素子の上記信号入力用演算増幅器の出力側ノー
   ドの電圧をアナロググランドからホールド電圧の間の電
   圧、もしくは、ホールド期間中の信号入力用演算増幅器
   の出力が振り切れた電圧よりもアナロググランドよりの
   電圧に調整する電圧調整手段とを有するピークホールド
   回路。
2. 【請求項２】 上記電圧調整手段は、アナロググランド
   からホールド電圧の間の電圧、もしくは、ホールド期間
   中の信号入力用演算増幅器の出力が振り切れた電圧より
   もアナロググランドよりの電圧に対応する基準電圧を受
   けて、上記信号入力用演算増幅器の出力側ノードの電圧
   を当該基準電圧にクランプするクランプ回路により構成
   されている請求項１記載のピークホールド回路。
3. 【請求項３】 上記クランプ回路は、２つの入力端子を
   有し、一方の入力端子に上記基準電圧が供給され、他方
   の入力端子に上記信号入力用演算増幅器の出力側ノード
   の電圧が供給されるクランプ用演算増幅器と、 一端子側が上記クランプ用演算増幅器の出力側に接続さ
   れ、他端子側が上記信号入力用演算増幅器の出力側ノー
   ドと当該クランプ用演算増幅器の他方の入力端子との接
   続点に接続された整流素子とを有する請求項２記載のピ
   ークホールド回路。
4. 【請求項４】 上記クランプ回路は、上記信号入力用演
   算増幅器の出力側と上記クランプ用演算増幅器の他方の
   入力端子との間に接続された抵抗素子を有する請求項３
   記載のピークホールド回路。
5. 【請求項５】 上記クランプ回路の抵抗素子は、ゲート
   に制御信号が供給された絶縁ゲート型電界効果トランジ
   スタにより構成されている請求項４記載のピークホール
   ド回路。
6. 【請求項６】 上記制御信号は、ホールド期間中は上記
   絶縁ゲート型電界効果トランジスタを導通状態に保持さ
   せ、上記ホールドノードのリセット時に上記絶縁ゲート
   型電界効果トランジスタを非導通状態に保持させる信号
   である請求項５記載のピークホールド回路。
7. 【請求項７】 上記制御信号は、上記クランプ用演算増
   幅器の出力電圧に応じて設定されたクランプアシスト電
   圧信号である請求項５記載のピークホールド回路。
8. 【請求項８】 上記整流素子は、上記信号入力用演算増
   幅器の出力ノード側からホールドノードに向かって順方
   向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
   効果トランジスタはｐチャネルである請求項６記載のピ
   ークホールド回路。
9. 【請求項９】 上記整流素子は、上記信号入力用演算増
   幅器の出力ノード側からホールドノードに向かって順方
   向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
   効果トランジスタはｐチャネルである請求項７記載のピ
   ークホールド回路。
10. 【請求項１０】 上記整流素子は、ホールドノードから
    上記信号入力用演算増幅器の出力ノード側に向かって順
    方向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
    効果トランジスタはｎチャネルである請求項６記載のピ
    ークホールド回路。
11. 【請求項１１】 上記整流素子は、ホールドノードから
    上記信号入力用演算増幅器の出力ノード側に向かって順
    方向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
    効果トランジスタはｎチャネルである請求項７記載のピ
    ークホールド回路。
12. 【請求項１２】 上記電圧調整手段は、アナロググラン
    ドからホールド電圧の間の電圧、もしくは、ホールド期
    間中の演算増幅器の出力が振り切れた電圧よりもアナロ
    ググランドよりの電圧に対応する基準電圧と上記演算増
    幅器の出力側ノードの電圧とを比較し、上記演算増幅器
    の出力電圧を当該基準電圧に収束させるコンパレータに
    より構成されている請求項１記載のピークホールド回
    路。
13. 【請求項１３】 上記電圧調整手段は、上記信号入力用
    演算増幅器の出力電圧を、アナロググランドからホール
    ド電圧の間の電圧、もしくは、ホールド期間中の信号入
    力用演算増幅器の出力が振り切れた電圧よりもアナログ
    グランドよりの電圧に飽和させる飽和素子により構成さ
    れている請求項１記載のピークホールド回路。
14. 【請求項１４】 上記飽和素子は、しきい値を持つ絶縁
    ゲート型電界効果トランジスタにより構成されている請
    求項１３記載のピークホールド回路。
15. 【請求項１５】 上記整流素子は、上記信号入力用演算
    増幅器の出力ノード側からホールドノードに向かって順
    方向となるように接続され、かつ、 上記信号入力用演算増幅器の出力ノードにプルアップ回
    路が接続されている請求項１記載のピークホールド回
    路。
16. 【請求項１６】 上記整流素子は、ホールドノードから
    上記信号入力用演算増幅器の出力ノード側に向かって順
    方向となるように接続され、かつ、 上記信号入力用演算増幅器の出力ノードにプルダウン回
    路が接続されている請求項１記載のピークホールド回
    路。
17. 【請求項１７】 上記整流素子は、一端子側が上記信号
    入力用演算増幅器の出力側に接続され、他端子側に上記
    ホールドノードが接続され、当該一端子側または他端子
    側のいずれかとゲートとが接続された絶縁ゲート型電界
    効果トランジスタにより構成され、 上記整流素子としての絶縁ゲート型電界効果トランジス
    タのバルク端子にアナロググランドからホールド電圧の
    間の中間電圧、もしくは、ホールド期間中の信号入力用
    演算増幅器の出力が振り切れた電圧よりもアナロググラ
    ンドよりの中間電圧を供給する中間電圧発生回路を有す
    る請求項１記載のピークホールド回路。
18. 【請求項１８】 上記整流素子は、一端子側が上記信号
    入力用演算増幅器の出力側に接続され、他端子側に上記
    ホールドノードが接続され、当該一端子側または他端子
    側のいずれかとゲートとが接続された絶縁ゲート型電界
    効果トランジスタにより構成され、 上記整流素子としての絶縁ゲート型電界効果トランジス
    タのバルク端子にアナロググランドからホールド電圧の
    間の中間電圧、もしくは、ホールド期間中の信号入力用
    演算増幅器の出力が振り切れた電圧よりもアナロググラ
    ンドよりの中間電圧を供給するとともに、当該中間電圧
    を上記クランプ回路へ上記基準電圧として供給する中間
    電圧発生回路を有する請求項２記載のピークホールド回
    路。
19. 【請求項１９】 上記整流素子は、一端子側が上記信号
    入力用演算増幅器の出力側に接続され、他端子側に上記
    ホールドノードが接続され、当該一端子側または他端子
    側のいずれかとゲートとが接続された絶縁ゲート型電界
    効果トランジスタにより構成され、 上記整流素子としての上記絶縁ゲート型電界効果トラン
    ジスタのバルク端子にアナロググランドからホールド電
    圧の間の中間電圧、もしくは、ホールド期間中の信号入
    力用演算増幅器の出力が振り切れた電圧よりもアナログ
    グランドよりの中間電圧を供給するとともに、当該中間
    電圧を上記コンパレータへ上記基準電圧として供給する
    中間電圧発生回路を有する請求項１２記載のピークホー
    ルド回路。
20. 【請求項２０】 ホールド電圧をリセットするため、リ
    セット時に上記ホールドノードをリセット電位に接続す
    るスイッチとしての絶縁ゲート型電界効果トランジスタ
    からなるリセット回路を有し、 上記リセット回路の絶縁ゲート型電界効果トランジスタ
    のバルク端子にアナロググランドからホールド電圧の間
    の中間電圧、もしくは、ホールド期間中の信号入力用演
    算増幅器の出力が振り切れた電圧よりもアナロググラン
    ドよりの中間電圧を供給する中間電圧発生回路を有する
    請求項１記載のピークホールド回路。
21. 【請求項２１】 ホールド電圧をリセットするため、リ
    セット時に上記ホールドノードをリセット電位に接続す
    るスイッチとしての絶縁ゲート型電界効果トランジスタ
    からなるリセット回路を有し、 上記リセット回路の絶縁ゲート型電界効果トランジスタ
    のバルク端子にアナロググランドからホールド電圧の間
    の中間電圧、もしくは、ホールド期間中の信号入力用演
    算増幅器の出力が振り切れた電圧よりもアナロググラン
    ドよりの中間電圧を供給するとともに、当該中間電圧を
    上記クランプ回路へ上記基準電圧として供給する中間電
    圧発生回路を有する請求項２記載のピークホールド回
    路。
22. 【請求項２２】 ホールド電圧をリセットするため、リ
    セット時に上記ホールドノードをリセット電位に接続す
    るスイッチとしての絶縁ゲート型電界効果トランジスタ
    からなるリセット回路を有し、 上記リセット回路の絶縁ゲート型電界効果トランジスタ
    のバルク端子にアナロググランドからホールド電圧の間
    の中間電圧、もしくは、ホールド期間中の信号入力用演
    算増幅器の出力が振り切れた電圧よりもアナロググラン
    ドよりの中間電圧を供給するとともに、当該中間電圧を
    上記コンパレータへ上記基準電圧として供給する中間電
    圧発生回路を有する請求項１２記載のピークホールド回
    路。
23. 【請求項２３】 上記整流素子は、一端子側が上記信号
    入力用演算増幅器の出力側に接続され、他端子側に上記
    ホールドノードが接続され、当該一端子側または他端子
    側のいずれかとゲートとが接続された絶縁ゲート型電界
    効果トランジスタにより構成され、かつ、 ホールド電圧をリセットするため、リセット時に上記ホ
    ールドノードをリセット電位に接続するスイッチとして
    の絶縁ゲート型電界効果トランジスタからなるリセット
    回路と、 上記整流素子としての絶縁ゲート型電界効果トランジス
    タのバルク端子および上記リセット回路の絶縁ゲート型
    電界効果トランジスタのバルク端子にアナロググランド
    からホールド電圧の間の中間電圧、もしくは、ホールド
    期間中の信号入力用演算増幅器の出力が振り切れた電圧
    よりもアナロググランドよりの中間電圧を供給する中間
    電圧発生回路とを有する請求項１記載のピークホールド
    回路。
24. 【請求項２４】 上記整流素子は、一端子側が上記信号
    入力用演算増幅器の出力側に接続され、他端子側に上記
    ホールドノードが接続され、当該一端子側または他端子
    側のいずれかとゲートとが接続された絶縁ゲート型電界
    効果トランジスタにより構成され、かつ、 ホールド電圧をリセットするため、リセット時に上記ホ
    ールドノードをリセット電位に接続するスイッチとして
    の絶縁ゲート型電界効果トランジスタからなるリセット
    回路と、 上記整流素子としての絶縁ゲート型電界効果トランジス
    タのバルク端子および上記リセット回路の絶縁ゲート型
    電界効果トランジスタのバルク端子にアナロググランド
    からホールド電圧の間の中間電圧、もしくは、ホールド
    期間中の信号入力用演算増幅器の出力が振り切れた電圧
    よりもアナロググランドよりの中間電圧を供給するとと
    もに、当該中間電圧を上記クランプ回路へ上記基準電圧
    として供給する中間電圧発生回路とを有する請求項２記
    載のピークホールド回路。
25. 【請求項２５】 上記整流素子は、一端子側が上記信号
    入力用演算増幅器の出力側に接続され、他端子側に上記
    ホールドノードが接続され、当該一端子側または他端子
    側のいずれかとゲートとが接続された絶縁ゲート型電界
    効果トランジスタにより構成され、かつ、 ホールド電圧をリセットするため、リセット時に上記ホ
    ールドノードをリセット電位に接続するスイッチとして
    の絶縁ゲート型電界効果トランジスタからなるリセット
    回路と、 上記整流素子としての絶縁ゲート型電界効果トランジス
    タのバルク端子および上記リセット回路の絶縁ゲート型
    電界効果トランジスタのバルク端子にアナロググランド
    からホールド電圧の間の中間電圧、もしくは、ホールド
    期間中の信号入力用演算増幅器の出力が振り切れた電圧
    よりもアナロググランドよりの中間電圧を供給するとと
    もに、当該中間電圧を上記コンパレータへ上記基準電圧
    として供給する中間電圧発生回路とを有する請求項１２
    記載のピークホールド回路。
26. 【請求項２６】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    １７記載のピークホールド回路。
27. 【請求項２７】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    １８記載のピークホールド回路。
28. 【請求項２８】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    １９記載のピークホールド回路。
29. 【請求項２９】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ２０記載のピークホールド回路。
30. 【請求項３０】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ２１記載のピークホールド回路。
31. 【請求項３１】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ２２記載のピークホールド回路。
32. 【請求項３２】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ２３記載のピークホールド回路。
33. 【請求項３３】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ２４記載のピークホールド回路。
34. 【請求項３４】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ２５記載のピークホールド回路。
35. 【請求項３５】 半導体集積回路として形成された請求
    項１記載のピークホールド回路。
36. 【請求項３６】 上記整流素子の他端子と上記容量素子
    との間に、整流素子を形成するデバイスに寄生するバイ
    ポーラトランジスタの動作電流を制限する抵抗素子が設
    けられている請求項３６記載のピークホールド回路。
37. 【請求項３７】 ２つの入力端子を有し、一方の入力端
    子にアナログ信号が入力され、他方の入力端子にホール
    ドノードの電位が帰還される信号入力用演算増幅器と、 一端子側が上記信号入力用演算増幅器の出力側に接続さ
    れ、他端子側に上記ホールドノードが接続され、当該一
    端子側または他端子側のいずれかとゲートとが接続され
    ると整流素子として機能する絶縁ゲート型電界効果トラ
    ンジスタと、 上記ホールドノードに接続された容量素子と、 上記整流素子の上記信号入力用演算増幅器の出力側ノー
    ドの電圧をアナロググランドからホールド電圧の間の電
    圧、もしくは、ホールド期間中の信号入力用演算増幅器
    の出力が振り切れた電圧よりもアナロググランドよりの
    電圧に調整する電圧調整手段と、 ホールド期間中は、上記絶縁ゲート型電界効果トランジ
    スタの一端子側または他端子側のいずれかとゲートとを
    接続させて整流素子として機能させ、上記ホールドノー
    ドのリセット時には、当該一端子側または他端子側のい
    ずれかとゲートとを非接続状態に保持させて、当該絶縁
    ゲート型電界効果トランジスタを導通状態の保持させる
    リセット・ホールド切換回路とを有するピークホールド
    回路。
38. 【請求項３８】 上記電圧調整手段は、アナロググラン
    ドからホールド電圧の間の電圧、もしくは、ホールド期
    間中の信号入力用演算増幅器の出力が振り切れた電圧よ
    りもアナロググランドよりの電圧に対応する基準電圧を
    受けて、上記信号入力用演算増幅器の出力側ノードの電
    圧を当該基準電圧にクランプするクランプ回路により構
    成されている請求項３７記載のピークホールド回路。
39. 【請求項３９】 上記クランプ回路は、２つの入力端子
    を有し、一方の入力端子に上記基準電圧が供給され、他
    方の入力端子に上記信号入力用演算増幅器の出力側ノー
    ドの電圧が供給されるクランプ用演算増幅器と、 一端子側が上記クランプ用演算増幅器の出力側に接続さ
    れ、他端子側が上記信号入力用演算増幅器の出力側ノー
    ドと当該クランプ用演算増幅器の他方の入力端子との接
    続点に接続された整流素子とを有する請求項３８記載の
    ピークホールド回路。
40. 【請求項４０】 上記クランプ回路は、上記信号入力用
    演算増幅器の出力側と上記クランプ用演算増幅器の他方
    の入力端子との間に接続された抵抗素子を有する請求項
    ３９記載のピークホールド回路。
41. 【請求項４１】 上記クランプ回路の抵抗素子は、ゲー
    トに制御信号が供給された絶縁ゲート型電界効果トラン
    ジスタにより構成されている請求項４０記載のピークホ
    ールド回路。
42. 【請求項４２】 上記制御信号は、ホールド期間中は上
    記絶縁ゲート型電界効果トランジスタを導通状態に保持
    させ、上記ホールドノードの電圧保持モード時に上記絶
    縁ゲート型電界効果トランジスタを非導通状態に保持さ
    せる信号である請求項４１記載のピークホールド回路。
43. 【請求項４３】 上記制御信号は、上記クランプ用演算
    増幅器の出力電圧に応じて設定されたクランプアシスト
    電圧信号である請求項４１記載のピークホールド回路。
44. 【請求項４４】 上記整流素子は、上記信号入力用演算
    増幅器の出力ノード側からホールドノードに向かって順
    方向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
    効果トランジスタはｐチャネルである請求項４２記載の
    ピークホールド回路。
45. 【請求項４５】 上記整流素子は、上記信号入力用演算
    増幅器の出力ノード側からホールドノードに向かって順
    方向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
    効果トランジスタはｐチャネルである請求項４３記載の
    ピークホールド回路。
46. 【請求項４６】 上記整流素子は、ホールドノードから
    上記信号入力用演算増幅器の出力ノード側に向かって順
    方向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
    効果トランジスタはｎチャネルである請求項４２記載の
    ピークホールド回路。
47. 【請求項４７】 上記整流素子は、ホールドノードから
    上記信号入力用演算増幅器の出力ノード側に向かって順
    方向となるように接続され、かつ、 上記クランプ回路の抵抗素子としての絶縁ゲート型電界
    効果トランジスタはｎチャネルである請求項４３記載の
    ピークホールド回路。
48. 【請求項４８】 上記電圧調整手段は、アナロググラン
    ドからホールド電圧の間の電圧、もしくは、ホールド期
    間中の演算増幅器の出力が振り切れた電圧よりもアナロ
    ググランドよりの電圧に対応する基準電圧と上記演算増
    幅器の出力側ノードの電圧とを比較し、上記演算増幅器
    の出力電圧を当該基準電圧に収束させるコンパレータに
    より構成されている請求項３７記載のピークホールド回
    路。
49. 【請求項４９】 上記電圧調整手段は、上記信号入力用
    演算増幅器の出力電圧を、アナロググランドからホール
    ド電圧の間の電圧、もしくは、ホールド期間中の信号入
    力用演算増幅器の出力が振り切れた電圧よりもアナログ
    グランドよりの電圧に飽和させる飽和素子により構成さ
    れている請求項３７記載のピークホールド回路。
50. 【請求項５０】 上記整流素子は、上記信号入力用演算
    増幅器の出力ノード側からホールドノードに向かって順
    方向となるように接続され、かつ、 上記信号入力用演算増幅器の出力ノードにプルアップ回
    路が接続されている請求項３７記載のピークホールド回
    路。
51. 【請求項５１】 上記整流素子は、ホールドノードから
    上記信号入力用演算増幅器の出力ノード側に向かって順
    方向となるように接続され、かつ、 上記信号入力用演算増幅器の出力ノードにプルダウン回
    路が接続されている請求項３７記載のピークホールド回
    路。
52. 【請求項５２】 上記絶縁ゲート型電界効果トランジス
    タのバルク端子にアナロググランドからホールド電圧の
    間の中間電圧、もしくは、ホールド期間中の信号入力用
    演算増幅器の出力が振り切れた電圧よりもアナロググラ
    ンドよりの中間電圧を供給する中間電圧発生回路を有す
    る請求項３７記載のピークホールド回路。
53. 【請求項５３】 上記絶縁ゲート型電界効果トランジス
    タのバルク端子にアナロググランドからホールド電圧の
    間の中間電圧、もしくは、ホールド期間中の信号入力用
    演算増幅器の出力が振り切れた電圧よりもアナロググラ
    ンドよりの中間電圧を供給するとともに、当該中間電圧
    を上記クランプ回路へ上記基準電圧として供給する中間
    電圧発生回路を有する請求項３８記載のピークホールド
    回路。
54. 【請求項５４】 上記絶縁ゲート型電界効果トランジス
    タのバルク端子にアナロググランドからホールド電圧の
    間の中間電圧、もしくは、ホールド期間中の信号入力用
    演算増幅器の出力が振り切れた電圧よりもアナロググラ
    ンドよりの中間電圧を供給するとともに、当該中間電圧
    を上記コンパレータへ上記基準電圧として供給する中間
    電圧発生回路を有する請求項４８記載のピークホールド
    回路。
55. 【請求項５５】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ５２記載のピークホールド回路。
56. 【請求項５６】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ５３記載のピークホールド回路。
57. 【請求項５７】 テスト信号を受けて上記中間電圧発生
    回路の中間電圧の供給を停止させる手段を有する請求項
    ５４記載のピークホールド回路。
58. 【請求項５８】 半導体集積回路として形成された請求
    項３７記載のピークホールド回路。
59. 【請求項５９】 上記整流素子の他端子と上記容量素子
    との間に、整流素子を形成するデバイスに寄生するバイ
    ポーラトランジスタの動作電流を制限する抵抗素子が設
    けられている請求項５８記載のピークホールド回路。