JP4550185B2 - Method for manufacturing DRAM device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、より詳しくは、ＤＲＡＭの製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ装置は、スタック型(stack)とトレンチ型(trench)に区分され、ＤＲＡＭ装置が高集積化されることによって、トレンチ型よりは、スタック型のキャパシタが主にＤＲＡＭ装置に適用されることに期待される。従って、以後本発明を、スタック型のキャパシタに観点をおいて述べる。
【０００３】
ＤＲＡＭ装置が高集積化されることによって、ＤＲＡＭ装置を構成する素子は、スケールダウン(scaling down)されている。ＤＲＡＭ装置の高集積化によってそれを構成する素子のスケールダウンは、キャパシタのキャパシタンスを維持させることにおいて、多くの難しさを発生させるだけではなく、素子を形成するために行われるフォト及びエッチング工程でも多くの難点と問題を発生させている。
【０００４】
図１乃至図２は、誤整列のとき、従来ＤＲＡＭ装置の製造工程を順序に示す図面である。
まず、図１及び図２を参照すると、半導体基板１０上にビットライン１６を含んで形成された層間絶縁膜１４を貫通して素子隔離領域、即ちＳＴＩ(shallow trench isolation)１２の間の半導体基板１０と電気的に連結される障壁コンタクト(buried contact)、即ちストレージコンタクトプラグ１８が形成される。続いて層間絶縁膜１４上にストレージノード形成のためのポリシリコン膜２０が形成される。
【０００５】
図３を参照すると、フォトリソグラフィ工程でポリシリコン膜上にストレージノード形成領域を定義するためのマスク（未図示）が形成された後、マスクを使用するポリシリコン膜工程でストレージノード２０ａが形成される。そして、ストレージノードの有効表面積を増加させるために、ストレージノード表面上にＨＳＧ(hemisphrical glass)（未図示）膜が形成される。続いて、ストレージノードを含んで絶縁膜上にキャパシタ形成用誘電膜（未図示）が蒸着され、上部電極用導電膜（未図示）が形成されてセルキャパシタが形成される。
【０００６】
しかし、このようなＤＲＡＭ装置のキャパシタ形成方法では、マスクがストレージコンタクトプラグ１８に誤整列された場合、次のような問題がある。通常、ポリシリコン膜２０のエッチング工程は、ストレージノード２０ａの間の電気的ブリッジ(bridge)を防止するためにポリシリコンの過エッチング工程を含む。この過エッチング工程で誤整列されたストレージコンタクトプラグ１８の上部領域のポリシリコン膜が過エッチングされ、又後続洗浄物質によってストレージノードと接する層間絶縁膜１４が過エッチングされて、ストレージノード２０ａがストレージコンタクトプラグ１８及び層間絶縁膜１４と接する面積が非常に小さくなる。
【０００７】
ストレージノード２０ａとストレージコンタクトプラグ１８との接触面の減少は、抵抗の増加を招き、又後続工程でストレージノード２０ａが倒れたり、折れたりする問題が生じる。このような問題は、ＤＲＡＭ装置が高集積度化されることによって、より深刻になり、１Ｇ ＤＲＡＭ級以上高集積装置では避けられない問題になる。
【０００８】
従って、このような問題を解決するために提案された方法のうち、１つがストレージノードをリバース型で形成する方法である。即ち、ダマシン工程(damascene process)を応用してストレージノードを形成する方法である。
まず、半導体基板５０上に形成されたビットライン５６を含む第１絶縁膜５４を貫いてＳＴＩ５２の間の半導体基板５０と電気的に連結されるストレージコンタクトプラグ６０が形成される。
【０００９】
続いて、第１絶縁膜５４上に第２絶縁膜６２が形成される。第２絶縁膜６２が部分的にエッチングされて、ストレージコンタクトプラグ６０の上部表面が露出されるストレージノード形成領域であるオープニングが形成される。続いて、オープニングがポリシリコンで充填されてストレージノード６４が形成された後、ストレージノード６４両側の第２絶縁膜６２がエッチングされて露出されるストレージノードの表面積を制御することによって必要とするキャパシタのキャパシタンスを確保するようになる。
【００１０】
しかし、この方法は、ストレージノード両側の第２絶縁膜６２エッチング工程で通常的に利用される湿式や乾式エッチング工程でエッチングされる第２絶縁膜６２の量によってキャパシタのキャパシタンスが変わる問題があるし、又第２絶縁膜６２が過度にエッチングされると、ＤＲＡＭ装置の周辺回路領域にビットラインが露出されて後続上部電極形成のとき、ビットラインが損傷される問題が生じる。
【００１１】
図４乃至図６は、誤整列のとき、他の従来のＤＲＡＭ装置の製造工程を順序に示す図面である。
図４を参照すると、前述の問題を解決するためにシリコン窒化膜のような酸化膜に対するエッチング選択比が高いエッチング停止膜がストレージコンタクトプラグ６０の形成前や後に第１絶縁膜５４上に形成されることが普通である。
【００１２】
図５及び図６を参照すると、ストレージノード形成領域とストレージコンタクトプラグ６０が誤整列された場合、ストレージノードが形成された後、第２絶縁膜６２のエッチング工程のうち、ストレージコンタクトプラグの上部領域にある第１絶縁膜５４の一部がエッチングされたり、又は第２絶縁膜５８工程で使用されるエッチング物質がストレージノード６４とシリコン窒化膜との界面に沿って浸透して第１絶縁膜をエッチングして、図６に図示されたようなリセス領域を発生するようになる。これにより、キャパシタの誘電膜漏洩(dielectric leakage)が発生し、上部電極のステップカバレージ(step coverage)不良等のようにＤＲＡＭ装置の信頼性に多くの問題が発生される。
【００１３】
【発明が解決しようとする課題】
本発明は、上述の問題点を解決するために提案されたものとして、ストレージノードがストレージコンタクトプラグに誤整列されてもストレージコンタクトプラグを含む絶縁膜とストレージコンタクトプラグを形成するポリシリコンの過エッチングを防止することができ、又ストレージノードとストレージコンタクトプラグとの間の接触面積を増加させることができるため、より向上された性能を発揮することができるＤＲＡＭ装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
上述の目的を達成するために提案された本発明の特徴によると、ＤＲＡＭ装置の製造方法は、半導体基板上に形成された第１絶縁膜を通過して半導体基板と電気的に接続されるようにストレージコンタクトプラグを形成する段階と、ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜、物質層、そして第３絶縁膜を順序形成する段階と、物質層は、第３絶縁膜のエッチング物質が第２絶縁膜を浸透することを防止し、ストレージノード形成用マスクを使用して第３絶縁膜、物質層、そして第２絶縁膜を順序エッチングしてストレージコンタクトプラグ及び第１絶縁膜一部の上部表面を露出させるオープニングを形成する段階と、オープニングを導電膜で充填してストレージノードを形成する段階と、ストレージノード両側の物質層の上部表面が露出されるときまで、第３絶縁膜をエッチングする段階と、ストレージノード両側の第２絶縁膜の上部表面が露出されるときまで、物質層をエッチングする段階とを含む。
【００１５】
上述の目的を達成するために提案された本発明の特徴によると、ゲートが形成された半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜上に上部表面が第１絶縁膜と他のエッチング選択比を有する第２絶縁膜で覆われたビットラインを形成する段階と、第２絶縁膜及びビットラインの両側壁に第１絶縁膜と他の選択比を有するスペーサを形成する段階と、ビットラインを含んで第１絶縁膜上に第２絶縁膜及びスペーサと相異なるエッチング選択比を有する第３絶縁膜を形成する段階と、ストレージコンタクト領域を定義するためのマスクを使用して第３絶縁膜と第１絶縁膜をエッチングしてビットラインとビットラインとの間を通過する自己整列型ストレージコンタクトホールを形成する段階と、ストレージコンタクトホールを導電膜で充填してストレージコンタクトプラグを形成する段階とを含む。
【００１６】
【発明の実施の形態】
図１０及び図１１を参照すると、本発明の実施形態による新たなＤＲＡＭ装置の製造方法は、ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜、第３絶縁膜のエッチング物質が第２絶縁膜に浸透することを防止する物質層、そして第３絶縁膜が順次形成され、ストレージノード形成用マスクを使用して第３絶縁膜、物質層、そして第２絶縁膜が順次エッチングされてオープニングが形成され、オープニングが導電膜であるポリシリコン膜で充填されてストレージノードが形成される。
【００１７】
このようなＤＲＡＭ装置の製造方法によって、ストレージノードの下部領域でストレージノードを形成するポリシリコンの過エッチングを防止することができ、領域で絶縁膜の過エッチングで発生される誘電膜漏洩及び上部電極のステップカバレージ不良等の問題を防止することができる。又、第１絶縁膜上に上部表面が第１絶縁膜と他のエッチング比を有する第２絶縁膜で覆われたビットラインが形成され、第２絶縁膜及びビットラインの両側壁に第１絶縁膜と他のエッチング選択比を有するスペーサが形成される。
【００１８】
ビットラインを含んで第１絶縁膜上に第３絶縁膜が形成され、ストレージコンタクト領域を定義するためのマスクを使用して第３絶縁膜と第１絶縁膜をエッチングしてビットラインとビットラインとを通過する自己整列型ストレージコンタクトホールが形成される。このようなＤＲＡＭ装置の製造方法によって、導電膜でストレージコンタクトホールが充填されて形成されるストレージコンタクトプラグ、即ち障壁コンタクトの上部直径を広げることができるため、ストレージノードとのオーバーラップマージンを十分に確保することができ、ストレージノードと障壁コンタクトの接触面積を従来の製造方法でより大きく確保することができるため、素子の接触抵抗も減少させることができる。
【００１９】
（第１実施形態）
以下、図７乃至図１０を参照して、本発明の第１実施例を詳細に説明する。
図７乃至図１０は、本発明によるＤＲＡＭセルキャパシタの製造方法を順序に示す流れ図である。
図７を参照すると、本発明の第１実施形態によるＤＲＡＭセルキャパシタの製造方法では、まず半導体基板１００上に活性領域と非活性領域を定義して素子隔離領域１０２が形成され、活性領域上にセルトランジスター（未図示）が形成される。
【００２０】
セルトランジスターは、半導体基板上にゲート酸化膜を間に置いて形成されたゲート電極とゲート電極の両側にある半導体基板内に形成されたソース／ドレーン拡散層を含む。続いてセルトランジスターのゲート電極の間にはソース／ドレーン拡散層と電気的に連結されるパッドが形成される。セルトランジスターを含んで半導体基板上にビットライン１０６を含んで第１絶縁膜１０４が形成される。例えば、第１絶縁膜１０４は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１つで形成されることができる。
【００２１】
第１絶縁膜１０４上にフォトレジスト膜（未図示）が形成され、公知のフォトリソグラフィ工程によって、フォトレジスト膜がパターニングされてストレージコンタクトホール形成領域を定義する第１フォトレジストパターンが形成される。
【００２２】
第１フォトレジストパターンがマスクとして使用されて第１絶縁膜１０４が部分的にエッチングされてパッドの上部表面を露出させるストレージコンタクトホールが形成され、続いて第１フォトレジストパターンが除去される。第１絶縁膜上にストレージコンタクトホールが充填されるように第１導電膜が形成された後、ストレージコンタクトホール両側の第１絶縁膜上にある不必要な第１導電膜が除去されてストレージコンタクトプラグ１０８が形成される。例えば、第１導電膜は、不純物イオンでドーピングされたポリシリコン膜で形成されることができる。第１導電膜のエッチングは、ＣＭＰ(Chemical Mechanical Polishing)工程やポリシリコンエッチバック(etchback)工程で実施されることができる。
【００２３】
続いて、ストレージコンタクトプラグ１０８の結晶化のための熱処理が行われる。熱処理工程は、約５５０℃以上の温度で実施されるが、これはストレージコンタクトプラグと後続工程で形成されるストレージノードが誤整列された場合、ストレージノードの有効表面積を増加させるために形成されるＨＳＧ膜がストレージコンタクトプラグ上部表面に形成されてストレージノードの間に電気的ブリッジを発生させることを防止するためのものである。これは、結晶化されたポリシリコン膜上にはＨＳＧ膜が成長されないためである。ストレージコンタクトプラグ１０８が形成された後、ＨＳＧ（ＨＳＧ）膜形成前に行われる工程のうち、約５５０℃以上の温度で行われる工程があると、熱処理工程は、排除されることができる。
【００２４】
第１絶縁膜１０４上に第２絶縁膜１１０が形成される。例えば、第２絶縁膜は、シリコン窒化膜で形成されることができるが、望ましくは、ＳｉＮやＳｉＯＮで形成されることができる。第２絶縁膜は、後続工程で形成されるストレージノードとストレージコンタクトプラグ１０８が誤整列された場合、後続工程で形成される後続工程で形成される物質層エッチングのとき、ストレージコンタクトプラグの上部領域がエッチングされることを防止する。第２絶縁膜１１０は、約１００〜５００Å範囲内の厚さを有するように形成されることができる。
【００２５】
第２絶縁膜１１０上に、後続工程で形成される第４絶縁膜のエッチングのとき、使用されるエッチング物質が第１絶縁膜で浸透することを防ぐすることによって、第１絶縁膜がエッチングされることを防止することができる物質層１１２が形成される。例えば、物質層１１２は、約３００〜１０００Å範囲内の厚さを有するポリシリコン膜で形成されることができる。
【００２６】
物質層１１２上に、第３絶縁膜１１４が形成される。例えば、第３絶縁膜１１２は、約６０００〜１５０００Å範囲内の厚さを有するＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１つで形成されることができる。第３絶縁膜１１４上に第２フォトレジスト膜が形成される。公知のフォトリソグラフィ工程によって第２フォトレジスト膜がパターニングされて第２フォトレジストパターンが形成される。第２フォトレジストパターンがマスクとして使用されて第３絶縁膜１１４、物質層１１２、そして第２絶縁膜１１０が順次エッチングされて第１絶縁膜１０４の一部上部表面とストレージコンタクトプラグ１０８の上部表面を露出させるオープニングが形成される。第２フォトレジストパターンが除去された後、オープニングが充填されるように第３絶縁膜１１４上に第２導電膜が形成される。オープニング両側の第３絶縁膜上にある不必要な第２導電膜が除去されてストレージノード１１６が形成される。
【００２７】
次に、ストレージノード１１６両側の物質層１１２が露出されるときまで、第３絶縁膜１１４がエッチングされる。この場合、前述のように、物質層１１２は、第３窒化膜１１４のエッチング工程で使用されるエッチング物質が第２絶縁膜１１０、即ち、シリコン窒化膜とストレージノード側壁との界面に沿って浸透することを防止して第１絶縁膜１０４である酸化膜系列の絶縁膜がエッチングされることを防止する。又、エッチング工程で物質層１１２は、エッチング停止層として作用して第３絶縁膜１１４のエッチング工程が安定的に行われることができるようにする。
【００２８】
続いて、第３絶縁膜１１４がエッチングされた後、物質層１１２がエッチングされる。ストレージノード１１６間の電気的ブリッジを防止するためポリシリコンで形成された物質層１１２は除去されなければならない。この工程から、第２絶縁膜１１０は、ストレージのノード１１６とストレージコンタクトプラグ１０８が誤整列された場合、物質層１１２エッチング工程のうち、ストレージコンタクトプラグ１０８がエッチングされることを防止する。
【００２９】
物質層１１２がエッチングされた後、第１絶縁膜１０４の上部表面が露出されるときまで第２絶縁膜１１０がエッチングされる。この場合、後続工程でストレージノード１１６の表面積を増加させるためのＨＳＧ膜形成工程がなかったら、第２絶縁膜１１０のエッチング工程は、排除されることができる。
続いて、ストレージノード１１６の有効表面積を増加させるためにストレージノード表面上に粗い表面層１１８が形成される。例えば粗い表面層１１８は、ＨＳＧ膜で形成されることができる。これにより、より大きいキャパシタのキャパシタンス、即ちより大きい定電用量が確保されることができる。
【００３０】
（第２実施形態）
以下、図１１を参照して本発明の第２実施例を詳細に説明する。
図１１は、誤整列のとき、他の本発明によるＤＲＡＭ装置を示す図面である。
図１１を参照すると、本発明の第２実施形態によるＤＲＡＭ装置の製造方法は、まず、半導体基板１５０上に活性領域と非活性領域を定義して素子隔離領域１５２が形成され、活性領域の半導体基板にセルトランジスター（未図示）が形成される。続いて、セルトランジスターのゲート電極の間に活性領域の半導体基板と電気的に連結されるパッドが形成される。
【００３１】
セルトランジスターを含んで半導体基板１５０上に第１絶縁膜１５４が形成される。例えば、第１絶縁膜１５４は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうちいずれか１つで形成されることができる。続いて、第１絶縁膜１５４上に導電膜と第２絶縁膜が順次形成される。例えば、第２絶縁膜は、シリコン窒化膜、即ちＳｉＮ、ＳｉＯＮで形成されることができる。
【００３２】
第２絶縁膜１５６上に第１フォトレジスト膜が形成される。第１フォトレジスト膜が公知のフォトリソグラフィ工程でパターニングされて第１フォトレジストパターンが形成される。第１フォトレジストパターンをマスクとして使用して第２絶縁膜と第１導電膜が順次エッチングされて第２絶縁膜１５６で上部表面が覆われたビットライン１５８が形成される。続いて、第１フォトレジストパターンが除去された後、ビットライン１５８を含んで第１絶縁膜１５４上にスペーサ形成用絶縁膜が形成される。スペーサ形成用絶縁膜が異方性エッチングされてビットライン１５８及び第２絶縁膜１５６の両側壁にスペーサ１５７を形成する。スペーサ１５７は、シリコン窒化膜、即ちＳｉＮ、ＳｉＯＮで形成されることができる。これにより、ビットライン１５８は、第１絶縁膜１５４とエチング選択比が他の第２絶縁膜１５６とスペーサ１５７で囲まれている。
【００３３】
次に、第１絶縁膜１５４上にビットラインを含んで第３絶縁膜１６０が形成される。例えば、第３絶縁膜１６０は、ＵＳＧ、ＢＰＳＧ、ＨＤＰ、そしてＯ3−ＴＥＯＳのうち、いずれか１つで形成されることができる。
【００３４】
第３絶縁膜１６０上に第２フォトレジスト膜が形成される。第２フォトレジスト膜が公知のフォトリソグラフィ工程によってエッチングされて第２フォトレジストパターンが形成される。第２フォトレジストパターンをマスクとして使用して第３絶縁膜１６０及び第１絶縁膜１５４がエッチングされてパッドの一部上部表面が露出される自己整列型ストレージコンタクトホール１６２が形成される。
この場合、ストレージコンタクトホール１６２は、ビットライン１５８の間を通過して形成されるが、ストレージコンタクトホール形成のための第２フォトレジストパターンが誤整列されて形成されてもビットラインを覆っている第３絶縁膜１６０及び第１絶縁膜１５４と別のエッチング選択比を有する第２絶縁膜１５６及びスペーサによって露出されることが防止される。
【００３５】
又、第２フォトレジストパターンは、ビットラインの露出を防止することができる第２絶縁膜及びスペーサのための従来のフォトレジストパターンより相対的に大きく形成されることができるために、このフォトレジストパターンを使用して形成されるストレージコンタクトホールは、大きい上部直径を有するように形成されることができる。これにより、後続工程で形成されるストレージノードとの接触面積を増加させることができる。
【００３６】
例えば、０．３０μｍのピッチ(pitch)である場合、従来の方法では、ストレージコンタクトプラグの直径の大きさを０．１μｍとする場合、誤整列マージン０．０５μｍを確保するためには、ビットラインの線幅(critical dimention、以下ＣＤと称する）は、０．１μｍにならなければならない。即ち、ストレージコンタクトプラグ及びビットラインのＣＤを小さく有しなければならない。しかし、ビットラインのＣＤが小さい場合、フォトエッチング工程でビットラインが切られる可能性があり、ビットラインの抵抗が大きくなる問題点が発生するようになる。そして、ストレージコンタクトプラグのサイズを小さく有しなければならないと、ストレージコンタクトプラグの抵抗が大きくなったり、ストレージコンタクトプラグのための絶縁膜エッチングのとき、スロップエッチ(slop etch)特性のため、半導体基板の上部表面が露出されない問題点が発生するようになる。
【００３７】
従って、前述のように自己整列によってストレージコンタクトホールが形成される場合、ストレージコンタクホールの上部直径は、誤整列マージンを考慮してストレージノード直径より相対的に大きくすることができ、下部直径は、ビットラインの間の空間がストレージコンタクトプラグの下部直径になる。
【００３８】
例えば、０．３０μｍピッチの本発明ではストレージノードの直径を０．１μｍとし、誤整列マージンを０．０５μｍとすると、ストレージコンタクトプラグの上部直径の大きさは、０．２０μｍになり、ビットラインの間の空間は、約０．１０μｍ程度になる。ビットライン側壁のシリコン窒化膜スペーサの長さを０．０３μｍとすると、実際ビットラインのＣＤは、０．１４μｍで形成される。
前述の従来の方法よりフォト及びエッチング工程がより容易に行われることができる。このように障壁コンタクトが形成された後、第１実施形態で技術した方法と同一の方法でストレージコンタクトプラグの結晶化のための熱処理工程、ストレージノード形成工程、そしてＨＳＧ膜形成工程が行われる。
【００３９】
【発明の効果】
本発明は、従来のＤＲＡＭ装置の製造方法で、誤整列のとき、ストレージノードの下部領域でストレージノードを形成するポリシリコンの過エッチングを防止することができ、領域で絶縁膜の過エッチングで発生される誘電膜漏洩及び上部電極のステップカバレージ不良等の問題を防止することができる。
又、ストレージコンタクトプラグ、即ち障壁コンタクトの上部直径を広げることができるため、誤整列のとき、ストレージノードとのオーバーラップマージンを十分に確保することができ、ストレージノードと障壁コンタクトとの接触面積を従来製造方法でより大きく確保することができるため、素子の接触抵抗を減少させることができる効果がある。
【図面の簡単な説明】
【図１】 誤整列のとき、従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図２】 誤整列のとき、従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図３】 誤整列のとき、従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図４】 誤整列のとき、他の従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図５】 誤整列のとき、他の従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図６】 誤整列のとき、他の従来のＤＲＡＭ装置を製造工程順に示す図面である。
【図７】 誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図８】 誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図９】 誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図１０】 誤整列のとき、本発明によるＤＲＡＭ装置を製造工程順に示す図面である。
【図１１】 誤整列のとき、他の本発明によるＤＲＡＭ装置を示す図面である。
【符号の説明】
１００，１５０ 半導体基板
１０２，１５２ 素子隔離領域
１０６，１５８ ビットライン
１０４，１１４，１５４，１６０ 絶縁膜
１０８，１６２，障壁コンタクト（ストレージコンタクトプラグ）
１１０，１５６，１５７ シリコン窒化膜
１１２ ポリシリコン膜
１１６，１６４ ストレージノード
１１８，１６６ ＨＳＧ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a DRAM.
[0002]
[Prior art]
DRAM devices are divided into a stack type and a trench type, and the DRAM device is highly integrated, so that a stack type capacitor is mainly applied to a DRAM device rather than a trench type. Be expected. Therefore, hereinafter, the present invention will be described with reference to a stack type capacitor.
[0003]
As the DRAM device is highly integrated, elements constituting the DRAM device are scaled down. The scale down of the elements constituting the DRAM device due to high integration not only causes many difficulties in maintaining the capacitance of the capacitor, but also in the photo and etching processes performed to form the elements. It creates many difficulties and problems.
[0004]
FIG. 1 and FIG. 2 are diagrams illustrating a manufacturing process of a conventional DRAM device in order when misalignment occurs.
First, referring to FIG. 1 and FIG. 2, a semiconductor substrate between an element isolation region, that is, an STI (shallow trench isolation) 12 through an interlayer insulating film 14 formed on a semiconductor substrate 10 including a bit line 16. A buried contact, i.e., a storage contact plug 18, electrically connected to 10 is formed. Subsequently, a polysilicon film 20 for forming a storage node is formed on the interlayer insulating film 14.
[0005]
Referring to FIG. 3, after a mask (not shown) for defining a storage node formation region is formed on a polysilicon film in a photolithography process, a storage node 20a is formed in a polysilicon film process using the mask. The Then, in order to increase the effective surface area of the storage node, an HSG (hemisphrical glass) (not shown) film is formed on the surface of the storage node. Subsequently, a capacitor forming dielectric film (not shown) is deposited on the insulating film including the storage node, and an upper electrode conductive film (not shown) is formed to form a cell capacitor.
[0006]
However, such a capacitor forming method of the DRAM device has the following problems when the mask is misaligned with the storage contact plug 18. Usually, the etching process of the polysilicon film 20 includes a polysilicon over-etching process in order to prevent an electrical bridge between the storage nodes 20a. The polysilicon film in the upper region of the storage contact plug 18 misaligned in this over-etching process is over-etched, and the interlayer insulating film 14 in contact with the storage node is over-etched by the subsequent cleaning material, so that the storage node 20a becomes the storage contact. The area in contact with the plug 18 and the interlayer insulating film 14 becomes very small.
[0007]
A decrease in the contact surface between the storage node 20a and the storage contact plug 18 causes an increase in resistance, and causes a problem that the storage node 20a falls or breaks in a subsequent process. Such a problem becomes more serious as the degree of integration of the DRAM device becomes higher, and becomes a problem that cannot be avoided in a highly integrated device of 1G DRAM class or higher.
[0008]
Therefore, one of the methods proposed to solve such a problem is a method of forming the storage node in a reverse type. That is, it is a method of forming a storage node by applying a damascene process.
First, a storage contact plug 60 that is electrically connected to the semiconductor substrate 50 between the STIs 52 is formed through the first insulating film 54 including the bit line 56 formed on the semiconductor substrate 50.
[0009]
Subsequently, a second insulating film 62 is formed on the first insulating film 54. The second insulating film 62 is partially etched to form an opening which is a storage node formation region where the upper surface of the storage contact plug 60 is exposed. Subsequently, after the opening is filled with polysilicon to form the storage node 64, the second insulating film 62 on both sides of the storage node 64 is etched to control the surface area of the storage node to be exposed. The capacitance will be secured.
[0010]
However, this method has a problem that the capacitance of the capacitor varies depending on the amount of the second insulating film 62 etched in the wet or dry etching process that is normally used in the second insulating film 62 etching process on both sides of the storage node. If the second insulating film 62 is excessively etched, the bit line is exposed in the peripheral circuit region of the DRAM device and the bit line is damaged when the subsequent upper electrode is formed.
[0011]
FIGS. 4 to 6 are views showing, in order, the manufacturing process of another conventional DRAM device when misalignment occurs.
Referring to FIG. 4, in order to solve the above-described problem, an etching stop film having a high etching selection ratio with respect to an oxide film such as a silicon nitride film is formed on the first insulating film 54 before and after the formation of the storage contact plug 60. It is normal.
[0012]
5 and 6, when the storage node formation region and the storage contact plug 60 are misaligned, after the storage node is formed, the upper region of the storage contact plug in the etching process of the second insulating film 62 is performed. A portion of the first insulating film 54 is etched, or an etching material used in the second insulating film 58 process penetrates along the interface between the storage node 64 and the silicon nitride film to penetrate the first insulating film. Etching results in a recess region as shown in FIG. As a result, dielectric leakage of the capacitor occurs, and many problems occur in the reliability of the DRAM device, such as poor step coverage of the upper electrode.
[0013]
[Problems to be solved by the invention]
The present invention has been proposed in order to solve the above-described problems. Even if the storage node is misaligned with the storage contact plug, the over-etching of the polysilicon forming the storage contact plug and the insulating film including the storage contact plug is performed. It is possible to provide a method of manufacturing a DRAM device that can exhibit improved performance because the contact area between the storage node and the storage contact plug can be increased. .
[0014]
[Means for Solving the Problems]
According to the feature of the present invention proposed to achieve the above object, the method of manufacturing a DRAM device passes through a first insulating film formed on a semiconductor substrate and is electrically connected to the semiconductor substrate. Forming a storage contact plug on the first insulating film; forming a second insulating film, a material layer, and a third insulating film on the first insulating film including the storage contact plug; The etching material is prevented from penetrating the second insulating film, and the third insulating film, the material layer, and the second insulating film are sequentially etched using the storage node forming mask to store the storage contact plug and the first insulating film. Forming an opening that exposes an upper surface of a portion of the film, filling the opening with a conductive film to form a storage node, and materials on both sides of the storage node Until the top surface of the is exposed, and etching the third insulating film, until the upper surface of the second insulating film on both sides the storage node is exposed, and a step of etching the material layer.
[0015]
According to a feature of the present invention proposed to achieve the above object, a step of forming a first insulating film on a semiconductor substrate on which a gate is formed, and an upper surface of the first insulating film on the first insulating film. Forming a bit line covered with a second insulating film having another etching selectivity, and forming a spacer having another selectivity with the first insulating film on both side walls of the second insulating film and the bit line. A step of forming a third insulating layer having an etching selectivity different from that of the second insulating layer and the spacer including the bit line on the first insulating layer; and a mask for defining a storage contact region. Etching the third insulating film and the first insulating film to form a self-aligned storage contact hole that passes between the bit line and the bit line; By filling and forming a storage contact plug.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Referring to FIGS. 10 and 11, the new method of fabricating a DRAM device according to the embodiment of the present invention includes a storage contact plug, and the second insulating film and the third insulating film are etched on the first insulating film. A material layer for preventing penetration into the 2 insulating film and a third insulating film are sequentially formed, and the third insulating film, the material layer, and the second insulating film are sequentially etched using the storage node forming mask. An opening is formed, and the opening is filled with a polysilicon film that is a conductive film to form a storage node.
[0017]
According to the method of manufacturing the DRAM device, overetching of polysilicon forming the storage node in the lower region of the storage node can be prevented, and dielectric film leakage and upper electrode generated by overetching of the insulating film in the region can be prevented. It is possible to prevent problems such as poor step coverage. In addition, a bit line having an upper surface covered with a second insulating film having another etching ratio with the first insulating film is formed on the first insulating film, and the first insulating film is formed on both side walls of the second insulating film and the bit line. Spacers having other etch selectivity than the film are formed.
[0018]
A third insulating film is formed on the first insulating film including the bit line, and the third insulating film and the first insulating film are etched using a mask for defining the storage contact region to thereby form the bit line and the bit line. A self-aligned storage contact hole is formed passing through. According to such a method of manufacturing a DRAM device, a storage contact plug formed by filling a storage contact hole with a conductive film, that is, an upper diameter of a barrier contact can be widened, so that a sufficient overlap margin with a storage node can be obtained. Since the contact area between the storage node and the barrier contact can be secured larger by the conventional manufacturing method, the contact resistance of the element can also be reduced.
[0019]
(First embodiment)
Hereinafter, the first embodiment of the present invention will be described in detail with reference to FIGS.
7 to 10 are flow charts showing in sequence a method of manufacturing a DRAM cell capacitor according to the present invention.
Referring to FIG. 7, in the method of manufacturing a DRAM cell capacitor according to the first embodiment of the present invention, first, an isolation region 102 is formed on a semiconductor substrate 100 by defining an active region and an inactive region. A cell transistor (not shown) is formed.
[0020]
The cell transistor includes a gate electrode formed on a semiconductor substrate with a gate oxide film therebetween, and a source / drain diffusion layer formed in the semiconductor substrate on both sides of the gate electrode. Subsequently, a pad electrically connected to the source / drain diffusion layer is formed between the gate electrodes of the cell transistors. A first insulating film 104 including a bit line 106 is formed on a semiconductor substrate including a cell transistor. For example, the first insulating film 104 may be formed of any one of USG, BPSG, HDP, and O 3 -TEOS.
[0021]
A photoresist film (not shown) is formed on the first insulating film 104, and the photoresist film is patterned by a known photolithography process to form a first photoresist pattern that defines a storage contact hole formation region.
[0022]
Using the first photoresist pattern as a mask, the first insulating film 104 is partially etched to form a storage contact hole that exposes the upper surface of the pad, and then the first photoresist pattern is removed. After the first conductive film is formed so that the storage contact hole is filled on the first insulating film, the unnecessary first conductive film on the first insulating film on both sides of the storage contact hole is removed to remove the storage contact. A plug 108 is formed. For example, the first conductive film may be formed of a polysilicon film doped with impurity ions. The etching of the first conductive film can be performed by a CMP (Chemical Mechanical Polishing) process or a polysilicon etchback process.
[0023]
Subsequently, heat treatment for crystallization of the storage contact plug 108 is performed. The heat treatment process is performed at a temperature of about 550 ° C. or more, which is formed to increase the effective surface area of the storage node when the storage contact plug and the storage node formed in the subsequent process are misaligned. The HSG film is formed on the upper surface of the storage contact plug to prevent an electrical bridge from being generated between the storage nodes. This is because the HSG film is not grown on the crystallized polysilicon film. Of the processes performed after the formation of the storage contact plug 108 and before the formation of the HSG (HSG) film, if there is a process performed at a temperature of about 550 ° C. or higher, the heat treatment process can be eliminated.
[0024]
A second insulating film 110 is formed on the first insulating film 104. For example, the second insulating film can be formed of a silicon nitride film, but preferably can be formed of SiN or SiON. When the storage node formed in the subsequent process and the storage contact plug 108 are misaligned, the second insulating film is formed in the upper region of the storage contact plug when the material layer formed in the subsequent process is etched. Is prevented from being etched. The second insulating layer 110 may be formed to have a thickness in the range of about 100 to 500 mm.
[0025]
When the fourth insulating film formed in a subsequent process is etched on the second insulating film 110, the first insulating film is etched by preventing the etching material used from penetrating the first insulating film. The material layer 112 that can be prevented from being formed is formed. For example, the material layer 112 may be formed of a polysilicon film having a thickness in the range of about 300 to 1000 mm.
[0026]
A third insulating film 114 is formed on the material layer 112. For example, the third insulating film 112 may be formed of any one of USG, BPSG, HDP, and O 3 -TEOS having a thickness in the range of about 6000 to 15000 mm. A second photoresist film is formed on the third insulating film 114. The second photoresist film is patterned by a known photolithography process to form a second photoresist pattern. The third insulating film 114, the material layer 112, and the second insulating film 110 are sequentially etched using the second photoresist pattern as a mask, so that a partial upper surface of the first insulating film 104 and an upper surface of the storage contact plug 108 are obtained. An opening that exposes the film is formed. After the second photoresist pattern is removed, a second conductive film is formed on the third insulating film 114 to fill the opening. The unnecessary second conductive film on the third insulating film on both sides of the opening is removed, and the storage node 116 is formed.
[0027]
Next, the third insulating film 114 is etched until the material layer 112 on both sides of the storage node 116 is exposed. In this case, as described above, in the material layer 112, the etching material used in the etching process of the third nitride film 114 permeates along the interface between the second insulating film 110, that is, the silicon nitride film and the storage node sidewall. This prevents the oxide film series insulating film, which is the first insulating film 104, from being etched. In addition, the material layer 112 acts as an etching stop layer in the etching process so that the etching process of the third insulating film 114 can be performed stably.
[0028]
Subsequently, after the third insulating film 114 is etched, the material layer 112 is etched. Material layer 112 made of polysilicon must be removed to prevent electrical bridging between storage nodes 116. From this step, the second insulating film 110 prevents the storage contact plug 108 from being etched during the material layer 112 etching step when the storage node 116 and the storage contact plug 108 are misaligned.
[0029]
After the material layer 112 is etched, the second insulating film 110 is etched until the upper surface of the first insulating film 104 is exposed. In this case, if there is no HSG film formation process for increasing the surface area of the storage node 116 in the subsequent process, the etching process of the second insulating film 110 can be eliminated.
Subsequently, a rough surface layer 118 is formed on the storage node surface to increase the effective surface area of the storage node 116. For example, the rough surface layer 118 can be formed of an HSG film. This ensures a larger capacitor capacitance, i.e. a larger constant charge.
[0030]
(Second Embodiment)
Hereinafter, the second embodiment of the present invention will be described in detail with reference to FIG.
FIG. 11 shows another DRAM device according to the present invention when misaligned.
Referring to FIG. 11, in the method of fabricating a DRAM device according to the second embodiment of the present invention, first, an isolation region 152 is formed on a semiconductor substrate 150 by defining an active region and an inactive region. A cell transistor (not shown) is formed on the substrate. Subsequently, a pad electrically connected to the semiconductor substrate in the active region is formed between the gate electrodes of the cell transistors.
[0031]
A first insulating film 154 is formed on the semiconductor substrate 150 including the cell transistor. For example, the first insulating film 154 may be formed of any one of USG, BPSG, HDP, and O 3 -TEOS. Subsequently, a conductive film and a second insulating film are sequentially formed on the first insulating film 154. For example, the second insulating film can be formed of a silicon nitride film, that is, SiN or SiON.
[0032]
A first photoresist film is formed on the second insulating film 156. The first photoresist film is patterned by a known photolithography process to form a first photoresist pattern. The second insulating film and the first conductive film are sequentially etched using the first photoresist pattern as a mask to form a bit line 158 whose upper surface is covered with the second insulating film 156. Subsequently, after the first photoresist pattern is removed, a spacer forming insulating film is formed on the first insulating film 154 including the bit line 158. The spacer forming insulating film is anisotropically etched to form spacers 157 on both side walls of the bit line 158 and the second insulating film 156. The spacer 157 may be formed of a silicon nitride film, that is, SiN or SiON. As a result, the bit line 158 is surrounded by the first insulating film 154 and the second insulating film 156 and the spacers 157 having an etching selectivity.
[0033]
Next, the third insulating film 160 is formed on the first insulating film 154 including the bit lines. For example, the third insulating layer 160 may be formed of any one of USG, BPSG, HDP, and O 3 -TEOS.
[0034]
A second photoresist film is formed on the third insulating film 160. The second photoresist film is etched by a known photolithography process to form a second photoresist pattern. The third insulating film 160 and the first insulating film 154 are etched using the second photoresist pattern as a mask to form a self-aligned storage contact hole 162 exposing a part of the upper surface of the pad.
In this case, the storage contact hole 162 is formed to pass between the bit lines 158, but covers the bit line even if the second photoresist pattern for forming the storage contact hole is misaligned. The third insulating film 160 and the first insulating film 154 are prevented from being exposed by the second insulating film 156 having a different etching selectivity from the first insulating film 154 and the spacer.
[0035]
Also, since the second photoresist pattern can be formed relatively larger than the conventional photoresist pattern for the second insulating film and the spacer that can prevent the bit line from being exposed, Storage contact holes formed using the pattern can be formed to have a large upper diameter. Thereby, a contact area with the storage node formed in the subsequent process can be increased.
[0036]
For example, when the pitch is 0.30 μm, in the conventional method, when the diameter of the storage contact plug is 0.1 μm, in order to secure a misalignment margin of 0.05 μm, the bit line The line width (critical dimention, hereinafter referred to as CD) must be 0.1 μm. That is, the storage contact plug and the bit line CD must be small. However, when the CD of the bit line is small, the bit line may be cut in the photoetching process, which causes a problem that the resistance of the bit line increases. If the size of the storage contact plug has to be small, the resistance of the storage contact plug increases, or the semiconductor substrate has a slop etch characteristic when etching the insulating film for the storage contact plug. There arises a problem that the upper surface of the substrate is not exposed.
[0037]
Therefore, when the storage contact hole is formed by self-alignment as described above, the upper diameter of the storage contact hole can be relatively larger than the storage node diameter in consideration of misalignment margin, and the lower diameter is The space between the bit lines becomes the lower diameter of the storage contact plug.
[0038]
For example, in the present invention with a pitch of 0.30 μm, if the storage node diameter is 0.1 μm and the misalignment margin is 0.05 μm, the upper diameter of the storage contact plug is 0.20 μm, and the bit line The space between them is about 0.10 μm. If the length of the silicon nitride spacer on the side wall of the bit line is 0.03 μm, the actual CD of the bit line is 0.14 μm.
The photo and etching process can be performed more easily than the conventional method described above. After the barrier contact is formed in this way, a heat treatment process for crystallization of the storage contact plug, a storage node forming process, and an HSG film forming process are performed by the same method as the technique in the first embodiment.
[0039]
【The invention's effect】
The present invention is a conventional method of manufacturing a DRAM device, which can prevent over-etching of polysilicon forming a storage node in a lower region of the storage node when misalignment occurs, and is caused by over-etching of an insulating film in the region. Problems such as leakage of the dielectric film and step coverage failure of the upper electrode can be prevented.
In addition, since the upper diameter of the storage contact plug, that is, the barrier contact can be increased, a sufficient overlap margin with the storage node can be secured in the case of misalignment, and the contact area between the storage node and the barrier contact can be increased. Since a larger amount can be secured by the conventional manufacturing method, there is an effect that the contact resistance of the element can be reduced.
[Brief description of the drawings]
FIG. 1 shows a conventional DRAM device in the order of manufacturing steps when misaligned.
FIG. 2 is a diagram illustrating a conventional DRAM device in order of manufacturing steps when misaligned.
FIG. 3 is a diagram illustrating a conventional DRAM device in the order of manufacturing steps when misaligned.
FIG. 4 is a diagram illustrating another conventional DRAM device in the order of manufacturing steps when misaligned.
FIG. 5 is a diagram showing another conventional DRAM device in the order of manufacturing steps when misaligned.
FIG. 6 is a diagram showing another conventional DRAM device in the order of manufacturing steps when misaligned.
FIG. 7 shows a DRAM device according to the present invention in the order of manufacturing steps when misaligned.
FIG. 8 shows a DRAM device according to the present invention in the order of manufacturing steps when misaligned.
FIG. 9 shows a DRAM device according to the present invention in the order of manufacturing steps when misaligned.
FIG. 10 is a diagram showing a DRAM device according to the present invention in the order of manufacturing steps when misaligned.
FIG. 11 illustrates another DRAM device according to the present invention when misaligned.
[Explanation of symbols]
100, 150 Semiconductor substrate 102, 152 Element isolation region 106, 158 Bit line 104, 114, 154, 160 Insulating film 108, 162, barrier contact (storage contact plug)
110, 156, 157 Silicon nitride film 112 Polysilicon film 116, 164 Storage node 118, 166 HSG
Claims (9)
前記ストレージコンタクトプラグを含んで第１絶縁膜上に第２絶縁膜、物質層、そして第３絶縁膜を順次形成する段階と、
ストレージノード形成用マスクを使用して前記第３絶縁膜、物質層、そして第２絶縁膜を順次エッチングして前記ストレージコンタクトプラグ及び第１絶縁膜一部の上部表面を露出させる開口部を形成する段階と、
前記開口部に導電膜を充填してストレージノードを形成する段階と、
前記ストレージノード両側の物質層の上部表面が露出されるときまで、前記第３絶縁膜をエッチングする段階と、
前記ストレージノード両側の第２絶縁膜の上部表面が露出されるときまで、前記物質層をエッチングする段階とを含み、
前記物質層は、前記第３絶縁膜のエッチング物質が前記第２絶縁膜と前記ストレージノード側壁との界面に沿って浸透することを防止し、前記第３絶縁膜がエッチングされるときエッチング停止層として作用し、
前記第３絶縁膜はシリコン酸化膜で形成され、
前記物質層及び前記ストレージノードはポリシリコンで形成されることを特徴とするＤＲＡＭ装置の製造方法。Forming a storage contact plug to be electrically connected to the semiconductor substrate through a first insulating film formed on the semiconductor substrate;
Sequentially forming a second insulating film, a material layer, and a third insulating film on the first insulating film including the storage contact plug;
Using the storage node formation mask, the third insulating layer, the material layer, and the second insulating layer are sequentially etched to form an opening that exposes the upper surfaces of the storage contact plug and the first insulating layer. Stages,
Filling the opening with a conductive film to form a storage node;
Etching the third insulating film until the upper surface of the material layer on both sides of the storage node is exposed;
Etching the material layer until the upper surface of the second insulating layer on both sides of the storage node is exposed.
The material layer prevents an etching material of the third insulating film from penetrating along an interface between the second insulating film and the side wall of the storage node, and an etching stop layer when the third insulating film is etched. Acts as
The third insulating film is formed of a silicon oxide film;
The method of manufacturing a DRAM device, wherein the material layer and the storage node are formed of polysilicon .
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