KR20010009827A - method for fabricating semiconductor device - Google Patents

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KR20010009827A
KR20010009827A KR1019990028420A KR19990028420A KR20010009827A KR 20010009827 A KR20010009827 A KR 20010009827A KR 1019990028420 A KR1019990028420 A KR 1019990028420A KR 19990028420 A KR19990028420 A KR 19990028420A KR 20010009827 A KR20010009827 A KR 20010009827A
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gate
interlayer insulating
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insulating layer
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여태연
윤훈상
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김영환
현대반도체 주식회사
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    • A47FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
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    • AHUMAN NECESSITIES
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    • A47C7/503Supports for the feet or the legs coupled to fixed parts of the chair with double foot-rests or leg-rests

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to prevent adjacent plugs from being short-circuited. CONSTITUTION: A gate and a cap layer(39) are formed on a semiconductor substrate(31) of the first conductivity type by intervening a gate insulating layer(35). A sidewall is formed on a side of the gate. The first interlayer dielectric(43) whose surface is planarized is manufactured to form the cap layer on the semiconductor substrate. After the second interlayer dielectric(45) composed of an insulating material with different selectivity is formed on the first interlayer dielectric, the second and first interlayer dielectrics are sequentially patterned by a photolithography method, wherein the first interlayer dielectric is patterned to have the cap layer not exposed and left between the gate. The second sidewall is formed on a side of the patterned first and second interlayer dielectrics and the first interlayer dielectric remaining between the gate is etched, so that a contact hole exposing the semiconductor substrate is formed. Impurity ions of the second conductivity are implanted into the exposed portion of the semiconductor substrate to form an impurity region. A plug is formed in the contact hole.

Description

반도체장치의 제조방법{method for fabricating semiconductor device}Method for fabricating semiconductor device

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 셀영역 내의 메모리 소자를 이루는 불순물영역에 플러그를 자기 정렬 접촉되게 형성하는 반도체장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which a plug is self-aligned to an impurity region forming a memory element in a cell region.

반도체장치의 집적도가 증가되면서 단위 트랜지스터의 크기가 감소되므로 소오스 및 드레인영역을 이루는 불순물영역의 크기가 감소된다. 그러므로, 불순물영역과 커패시터의 스토리지 전극 및 비트라인을 접촉하기 위한 접촉홀의 크기도 감소되어 종횡비가 증가된다. 이에, 접촉홀의 형성과, 이 접촉홀 내에 커패시터의 스토리지 전극 및 비트라인의 형성하기 어렵다. 특히, 이러한 종횡비의 증가에 의한 문제점은 소자의 크기가 큰 주변회로영역에 형성되는 구동회로소자 보다 소자의 크기가 작은 셀영역 내에 형성되는 메모리소자에서 더 심각하다.As the degree of integration of the semiconductor device increases, the size of the unit transistor decreases, thereby reducing the size of the impurity regions constituting the source and drain regions. Therefore, the size of the contact hole for contacting the impurity region, the storage electrode of the capacitor, and the bit line is also reduced to increase the aspect ratio. As a result, it is difficult to form contact holes and to form storage electrodes and bit lines of capacitors in the contact holes. In particular, the problem caused by the increase in the aspect ratio is more serious in a memory device formed in a cell area having a smaller device size than a driving circuit device formed in a peripheral circuit area having a large device size.

따라서, 셀영역 내에 형성되는 메모리소자의 커패시터의 스토리지 전극 및 비트라인을 형성하기 위해 2개 이상의 접촉홀을 형성하는, 즉, 불순물영역을 노출시키는 하부의 접촉홀에 플러그를 형성하고 상부의 접촉홀에 이 플러그와 연결되게 커패시터의 스토리지 전극 및 비트라인을 형성하는 기술이 개발되었다. 상기에서 하부 및 상부의 접촉홀을 포함하는 2개 이상의 접촉홀은 통상 1번의 공정에 의해 형성되는 접촉홀 보다 깊이가 감소된다. 그러므로, 접촉홀의 종횡비가 감소되어 형성이 용이할 뿐만 아니라 커패시터의 스토리지 전극 및 비트라인의 형성이 용이해진다.Therefore, two or more contact holes are formed to form the storage electrode and the bit line of the capacitor of the memory device formed in the cell region, that is, a plug is formed in the lower contact hole exposing the impurity region and the upper contact hole is formed. In conjunction with this plug, a technology has been developed to form the storage electrodes and bit lines of capacitors. In the above, two or more contact holes including lower and upper contact holes are usually reduced in depth than the contact holes formed by one process. Therefore, the aspect ratio of the contact hole is reduced to facilitate the formation, as well as the formation of the storage electrode and the bit line of the capacitor.

도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.1A to 1E are process drawings showing a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, P형의 반도체기판(11) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 필드산화막(13)은 반도체기판(11) 상의 소정 부분을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(11)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(12)를 형성한 후 이 트렌치(12) 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다.Referring to FIG. 1A, a field oxide film 13 defining an active region and a field region of a device is formed on a P-type semiconductor substrate 11 by a shallow trench isolation (STI) method. The field oxide layer 13 may form a pad oxide layer (not shown) and a mask layer (not shown) that expose a predetermined portion on the semiconductor substrate 11, and may react the exposed portions of the semiconductor substrate 11 with reactive ions. It is formed by forming a trench 12 having a predetermined angle by an anisotropic etching method such as etching (reactive ion etching (hereinafter referred to as RIE)), filling the silicon oxide in the trench 12, and removing the mask layer and the pad oxide film. .

도 1b를 참조하면, 반도체기판(11)의 노출된 부분 상에 게이트절연막(15)을 개재시켜 게이트(17)와 캡층(19)을 형성한다.Referring to FIG. 1B, the gate 17 and the cap layer 19 are formed on the exposed portion of the semiconductor substrate 11 through the gate insulating film 15.

상기에서 게이트절연막(15)을 반도체기판(11)의 노출된 부분을 열산화하여 형성하고, 이 게이트절연막(15) 상에 다결정실리콘과 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(17)와 캡층(19)을 형성한다. 상기에서 게이트(17)를 다결정실리콘과 실리사이드의 2중 구조로 형성할 수도 있으며, 캡층(19)을 산화실리콘으로 형성할 수도 있다.The gate insulating film 15 is formed by thermally oxidizing an exposed portion of the semiconductor substrate 11, and polycrystalline silicon and silicon nitride are deposited on the gate insulating film 15 by chemical vapor deposition (hereinafter, referred to as CVD). After the deposition by a method, and patterned by a photolithography method including anisotropic etching, such as RIE to form a gate 17 and a cap layer 19. The gate 17 may be formed in a double structure of polycrystalline silicon and silicide, and the cap layer 19 may be formed of silicon oxide.

도 1c를 참조하면, 반도체기판(11) 상에 질화실리콘을 게이트(17)의 측면을 덮도록 CVD 방법으로 증착한다. 그리고, 질화실리콘을 반도체기판(11)이 노출되도록 에치백하여 게이트(17)의 측면에 측벽(21)을 형성한다.Referring to FIG. 1C, silicon nitride is deposited on the semiconductor substrate 11 by CVD to cover the side surface of the gate 17. The silicon nitride is etched back to expose the semiconductor substrate 11 to form sidewalls 21 on the side surfaces of the gate 17.

도 1d를 참조하면, 상술한 구조 상에 산화실리콘을 캡층(19)을 덮도록 CVD 방법으로 두껍게 증착하여 층간절연층(23)을 형성한다. 그리고, 층간절연층(23)의 표면을 화학기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법으로 평탄화한다.Referring to FIG. 1D, a silicon oxide is thickly deposited by the CVD method to cover the cap layer 19 on the above-described structure to form an interlayer insulating layer 23. Then, the surface of the interlayer insulating layer 23 is planarized by a chemical mechanical polishing (hereinafter referred to as CMP) method.

게이트(17) 사이의 반도체기판(11)이 노출되도록 포토리쏘그래피 방법으로 층간절연층(23)을 패터닝하여 접촉홀(25)을 형성한다. 즉, 층간절연층(23) 상에 포토레지스트(24)를 도포한 후 노광 및 현상하여 패터닝하고, 이 패터닝된 포토레지스트(24)를 마스크로 사용하여 층간절연층(23)의 노출된 부분을 식각하여 접촉홀(25)을 형성한다. 이 때, 캡층(19)과 측벽(21)은 층간절연층(23)과 식각 선택비가 다르므로 정렬 마진을 증가시켜 접촉홀(25)을 상부의 크기가 하부의 크기 보다 크게 형성할 수 있다.The interlayer insulating layer 23 is patterned by a photolithography method so that the semiconductor substrate 11 between the gates 17 is exposed to form a contact hole 25. That is, the photoresist 24 is coated on the interlayer insulating layer 23, and then exposed and developed to pattern the photoresist 24. The exposed portion of the interlayer insulating layer 23 is used by using the patterned photoresist 24 as a mask. Etching is performed to form contact holes 25. In this case, since the etch selectivity is different from that of the interlayer insulating layer 23, the cap layer 19 and the sidewall 21 may increase the alignment margin so that the contact hole 25 may be formed larger than the size of the lower part.

그리고, 반도체기판(11)의 노출된 부분에 N형의 불순물을 이온 주입하여 불순물영역(27)을 형성한다.An impurity region 27 is formed by ion implanting N-type impurities into the exposed portion of the semiconductor substrate 11.

도 1e를 참조하면, 잔류하는 포토레지스트(24)를 제거한다. 그리고, 층간절연층(23) 상에 접촉홀(25)을 채워 불순물영역(27)과 접촉되도록 다결정실리콘을 CVD 방법으로 증착하고, 이 다결정실리콘을 층간절연층(23)이 노출되어 접촉홀(25) 내에만 잔류되게 RIE 방법 또는 CMP 방법으로 에치백하여 플러그(29)를 형성한다.Referring to FIG. 1E, the remaining photoresist 24 is removed. Then, the polysilicon is deposited by CVD to fill the contact hole 25 on the interlayer insulating layer 23 so as to be in contact with the impurity region 27, and the polysilicon is exposed to the contact hole ( The plug 29 is etched back by RIE method or CMP method so as to remain only in 25).

그러나, 상술한 반도체장치의 제조방법은 접촉홀을 형성할 때 게이트 사이의 층간절연층의 제거되도록 식각하여야 하므로 마스크로 사용되는 포토레지스트가 손상되어 인접하는 접촉홀들이 합쳐져 플러그들이 단락(short)되는 문제점이 있었다.However, the above-described method for manufacturing a semiconductor device must be etched to remove the interlayer insulating layer between the gates when forming the contact holes, so that the photoresist used as a mask is damaged and adjacent contact holes are joined to short the plugs. There was a problem.

따라서, 본 발명의 목적은 인접하는 접촉홀들이 합쳐져 발생되는 플러그들이 단락되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device which can prevent a short circuit of plugs generated by joining adjacent contact holes.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시켜 게이트와 캡층을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체기판 상에 상기 캡층을 덮도록 표면이 평탄한 제 1 층간절연층을 형성하는 단계와, 상기 제 1 층간절연층 상에 식각 선택비가 절연물질로 제 2 층간절연층을 형성하고 포토리쏘그래피 방법으로 제 2 및 제 1 층간절연층을 순차적으로 패터닝하되 상기 제 1 층간절연층은 상기 캡층이 노출되지 않고 상기 게이트 사이에 잔류되게 패터닝하는 공정과, 상기 패터닝된 제 1 및 제 2 층간절연층의 측면에 제 2 측벽을 형성하고 상기 게이트 사이에 잔류하는 제 1 층간절연층을 식각하여 상기 반도체기판을 노출시키는 접촉홀을 형성하는 공정과, 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 이온 주입하여 불순물영역을 형성하는 공정과, 상기 접촉홀 내에 플러그를 형성하는 공정을 구비한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a gate and a cap layer via a gate insulating film on a first conductive semiconductor substrate, and forming a sidewall on the side of the gate; And forming a first interlayer insulating layer having a flat surface to cover the cap layer on the semiconductor substrate, and forming a second interlayer insulating layer with an etch selectivity insulating material on the first interlayer insulating layer and performing photolithography. Sequentially patterning the second and first interlayer dielectric layers, wherein the first interlayer dielectric layer is patterned so that the cap layer remains between the gates without being exposed; and the patterned first and second interlayer dielectric layers A second sidewall is formed on the side of the hole, and the first interlayer insulating layer remaining between the gates is etched to form contact holes for exposing the semiconductor substrate. And a step of forming an impurity region by a second impurity conductivity type to the exposed portion of the ion implantation of the semiconductor substrate, and a step of forming a plug in the contact hole.

도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도1A to 1E are process diagrams showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도2A to 2F are process drawings showing a method of manufacturing a semiconductor device according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.2A to 2F are process charts showing the manufacturing method of the semiconductor device according to the present invention.

도 2a를 참조하면, P형의 반도체기판(31) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 형성한다. 상기에서 필드산화막(33)은 반도체기판(31) 상의 소정 부분을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(31)의 노출된 부분을 RIE 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(32)를 형성한 후 이 트렌치(32) 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다.Referring to FIG. 2A, a field oxide film 33 defining an active region and a field region of an element is formed on a P-type semiconductor substrate 31 by a shallow trench isolation (STI) method. The field oxide film 33 forms a pad oxide film (not shown) and a mask layer (not shown) exposing a predetermined portion on the semiconductor substrate 31, and the exposed portion of the semiconductor substrate 31 is formed by RIE or the like. After forming the trench 32 having a predetermined angle by the anisotropic etching method, the silicon oxide is filled in the trench 32 and the mask layer and the pad oxide film are removed.

도 2b를 참조하면, 반도체기판(31)의 노출된 부분 상에 게이트절연막(35)을 개재시켜 게이트(37)와 캡층(39)을 형성한다.Referring to FIG. 2B, the gate 37 and the cap layer 39 are formed on the exposed portion of the semiconductor substrate 31 through the gate insulating film 35.

상기에서 게이트절연막(35)을 반도체기판(31)의 노출된 부분을 열산화하여 형성하고, 이 게이트절연막(35) 상에 다결정실리콘과 질화실리콘을 CVD 방법으로 증착한 후 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(37)와 캡층(39)을 형성한다. 상기에서 게이트(37)를 다결정실리콘과 실리사이드의 2중 구조로 형성할 수도 있으며, 캡층(39)을 산화실리콘으로 형성할 수도 있다.The gate insulating layer 35 is formed by thermally oxidizing an exposed portion of the semiconductor substrate 31, and polycrystalline silicon and silicon nitride are deposited on the gate insulating layer 35 by CVD, and then anisotropic etching such as RIE is performed. The gate 37 and the cap layer 39 are formed by patterning the photolithography method. In the above, the gate 37 may be formed in a double structure of polycrystalline silicon and silicide, and the cap layer 39 may be formed of silicon oxide.

도 2c를 참조하면, 반도체기판(31) 상에 질화실리콘 또는 산화실리콘 등의 캡층(39)과 동일한 절연물질을 게이트(37)의 측면을 덮도록 CVD 방법으로 증착한 후 반도체기판(31)이 노출되도록 에치백하여 게이트(37)의 측면에 제 1 측벽(41)을 형성한다.Referring to FIG. 2C, after the same insulating material as the cap layer 39, such as silicon nitride or silicon oxide, is deposited on the semiconductor substrate 31 by the CVD method to cover the side surface of the gate 37, the semiconductor substrate 31 is removed. It is etched back to form a first sidewall 41 on the side of the gate 37.

도 2d를 참조하면, 상술한 구조 상에 캡층(39) 및 제 1 측벽(41)과 식각 선택비가 다른 산화실리콘 또는 질화실리콘을 캡층(39)을 덮도록 CVD 방법으로 두껍게 증착하여 제 1 층간절연층(43)을 형성한다. 그리고, 제 1 층간절연층(43)의 표면을 CMP 방법으로 평탄화한다.Referring to FIG. 2D, the first interlayer insulation layer is formed by thickly depositing silicon oxide or silicon nitride having a different etching selectivity from the cap layer 39 and the first sidewall 41 by the CVD method to cover the cap layer 39. Form layer 43. Then, the surface of the first interlayer insulating layer 43 is planarized by the CMP method.

제 1 층간절연층(43) 상에 식각 선택비가 다른 질화실리콘 또는 산화실리콘을 CVD 방법으로 증착하여 제 2 층간절연층(45)을 형성한다. 그리고, 제 2 층간절연층(45) 상에 식각 선택비가 다른 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 식각정지층(47)을 형성한다. 그러므로, 식각정지층(47)은 제 2 층간절연층(45)과 식각 선택비가 다르고, 제 2 층간절연층(45)은 제 1 층간절연층(43)과 식각 선택비가 다르다.Silicon nitride or silicon oxide having a different etching selectivity is deposited on the first interlayer insulating layer 43 by CVD to form a second interlayer insulating layer 45. Then, silicon oxide or silicon nitride having different etching selectivity is deposited on the second interlayer insulating layer 45 by CVD to form an etch stop layer 47. Therefore, the etch stop layer 47 has an etch selectivity different from that of the second interlayer insulating layer 45, and the etch selectivity of the second interlayer insulating layer 45 is different from that of the first interlayer insulating layer 43.

식각정지층(47) 상에 포토레지스트(49)를 도포한 후 노광 및 현상에 의해 패터닝하여 게이트(37) 사이의 반도체기판(31)의 소정 부분과 대응하는 부분을 노출시킨다.The photoresist 49 is applied on the etch stop layer 47 and then patterned by exposure and development to expose a portion corresponding to a predetermined portion of the semiconductor substrate 31 between the gates 37.

패터닝된 포토레지스트(49)를 마스크로 사용하여 식각정지층(47)과 제 2 및 제 1 층간절연층(45)(43)을 순차적으로 식각한다. 이 때, 제 1 층간절연층(43)은 캡층(39)이 노출되지 않도록 식각하여 게이트(37) 사이에 잔류되도록 한다. 상기에서 제 1 층간절연층(43)을 캡층(39)이 노출되지 않도록 식각하므로The etch stop layer 47 and the second and first interlayer insulating layers 45 and 43 are sequentially etched using the patterned photoresist 49 as a mask. At this time, the first interlayer insulating layer 43 is etched so as not to expose the cap layer 39 so as to remain between the gates 37. Since the first interlayer insulating layer 43 is etched so as not to expose the cap layer 39

포토레지스트(49)을 두껍게 형성하지 않아도 된다. 그러므로, 포토레지스트(49)는 노광을 작게할 수 있으므로 패터닝된 크기를 정확하게 조절할 수 있어 제 1 층간절연층(49)의 식각되는 면적을 원하는 크기로 조정이 가능하다.It is not necessary to form the photoresist 49 thickly. Therefore, since the photoresist 49 can reduce the exposure, the patterned size can be precisely adjusted so that the etched area of the first interlayer insulating layer 49 can be adjusted to a desired size.

도 2e를 참조하면, 패터닝된 포토레지스트(49)를 제거한다.Referring to FIG. 2E, the patterned photoresist 49 is removed.

상술한 구조 상에 제 1 측벽(41)과 동일한 질화실리콘 또는 산화실리콘 등의 절연물질을 증착한 후 제 1 층간절연층(43)이 노출되도록 에치백하여 제 1 및 제 2 층간절연층(43)(45)의 측면에 제 2 측벽(51)을 형성한다. 이 때, 식각정지층(47)은 제 2 층간절연층(45)이 식각되는 것을 방지한다.After depositing an insulating material such as silicon nitride or silicon oxide that is the same as the first sidewall 41 on the above-described structure, the first interlayer insulating layer 43 is etched back to expose the first and second interlayer insulating layers 43. The second side wall 51 is formed on the side of the chuck 45. At this time, the etch stop layer 47 prevents the second interlayer insulating layer 45 from being etched.

그리고, 게이트(37) 사이의 잔류하는 제 1 층간절연층(43)을 식각하여 반도체기판(31)을 노출시키는 접촉홀(53)을 형성하면서 식각정지층(47)을 제거한다. 이 때, 제 1 측벽(41)은 게이트(37)가 노출되는 것을 방지하고, 제 2 측벽(51)은 제 1 층간절연층(43)이 식각되지 않도록 하여 접촉홀(53)의 크기 증가에 의해 인접하는 것끼리 서로 연결되는 것을 방지한다.The etch stop layer 47 is removed while the first interlayer insulating layer 43 remaining between the gates 37 is etched to form a contact hole 53 exposing the semiconductor substrate 31. At this time, the first sidewall 41 prevents the gate 37 from being exposed, and the second sidewall 51 prevents the first interlayer insulating layer 43 from being etched, thereby increasing the size of the contact hole 53. This prevents adjacent ones from being connected to each other.

그리고, 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 이온 주입하여 불순물영역(55)을 형성한다.An impurity region 55 is formed by ion implantation of an N-type impurity such as phosphorus (P) or asic (As) into the exposed portion of the semiconductor substrate 31.

도 2f를 참조하면, 제 2 층간절연층(45) 상에 접촉홀(53)을 채워 불순물영역(55)과 접촉되도록 다결정실리콘을 CVD 방법으로 증착하고, 이 다결정실리콘을 제 2 층간절연층(45)이 노출되어 접촉홀(53) 내에만 잔류되게 RIE 방법 또는 CMP 방법으로 에치백하여 플러그(57)를 형성한다.Referring to FIG. 2F, polysilicon is deposited by CVD to fill the contact hole 53 on the second interlayer insulating layer 45 to contact the impurity region 55, and the polysilicon is deposited on the second interlayer insulating layer ( 45 is exposed and etched back using the RIE method or the CMP method so as to remain only in the contact hole 53 to form the plug 57.

따라서, 본 발명은 접촉홀을 제 1 층간절연층을 한 번에 식각하지 않고 얇은 포토레지스트를 마스크로 사용하여 식각한 후 식각정지층을 마스로 사용하여 식각하여 형성할 뿐만 아니라 제 2 측벽을 사용하여 형성하므로 크기가 증가되어 인접하는 접촉홀들이 서로 연결되지 않도록 하여 인접하는 플러그들이 단락되는 것을 방지한다.Therefore, in the present invention, the contact hole is etched using a thin photoresist as a mask without etching the first interlayer insulating layer at a time and then etched using the etch stop layer as a mask, as well as using the second sidewall. Since the size is increased so that adjacent contact holes are not connected to each other, the adjacent plugs are prevented from being shorted.

Claims (2)

제 1 도전형의 반도체기판 상에 게이트절연막을 개재시켜 게이트와 캡층을 형성하는 공정과,Forming a gate and a cap layer through a gate insulating film on the first conductive semiconductor substrate; 상기 게이트의 측면에 측벽을 형성하는 공정과,Forming a sidewall on the side of the gate; 상기 반도체기판 상에 상기 캡층을 덮도록 표면이 평탄한 제 1 층간절연층을 형성하는 단계와,Forming a first interlayer insulating layer having a flat surface to cover the cap layer on the semiconductor substrate; 상기 제 1 층간절연층 상에 식각 선택비가 절연물질로 제 2 층간절연층을 형성하고 포토리쏘그래피 방법으로 제 2 및 제 1 층간절연층을 순차적으로 패터닝하되 상기 제 1 층간절연층은 상기 캡층이 노출되지 않고 상기 게이트 사이에 잔류되게 패터닝하는 공정과,An etch selectivity is formed on the first interlayer insulating layer, and a second interlayer insulating layer is formed of an insulating material, and the second and first interlayer insulating layers are sequentially patterned by photolithography, wherein the first interlayer insulating layer is formed of the cap layer. Patterning the pattern to remain between the gates without being exposed; 상기 패터닝된 제 1 및 제 2 층간절연층의 측면에 제 2 측벽을 형성하고 상기 게이트 사이에 잔류하는 제 1 층간절연층을 식각하여 상기 반도체기판을 노출시키는 접촉홀을 형성하는 공정과,Forming a contact hole exposing the semiconductor substrate by forming a second sidewall on side surfaces of the patterned first and second interlayer dielectric layers and etching the first interlayer dielectric layer remaining between the gates; 상기 반도체기판의 노출된 부분에 제 2 도전형의 불순물을 이온 주입하여 불순물영역을 형성하는 공정과,Forming an impurity region by ion implanting impurities of a second conductivity type into the exposed portion of the semiconductor substrate; 상기 접촉홀 내에 플러그를 형성하는 공정을 구비하는 반도체장치의 제조방법.And forming a plug in the contact hole. 청구항 1에 있어서 상기 제 2 층간절연층 상에 식각 선택비가 다른 절연물질의 식각정지층을 증착하는 공정을 더 구비하는 반도체장치의 제조방법.The method of claim 1, further comprising depositing an etch stop layer of an insulating material having a different etching selectivity on the second interlayer insulating layer.
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