JP4544902B2

JP4544902B2 - 半導体装置及びその製造方法

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Publication number: JP4544902B2
Application number: JP2004129256A
Authority: JP
Inventors: 工次郎亀山; 彰鈴木; 芳央岡山
Original assignee: Sanyo Electric Co Ltd
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Priority date: 2004-04-26
Filing date: 2004-04-26
Publication date: 2010-09-15
Anticipated expiration: 2024-04-26
Also published as: JP2005311215A

Description

本発明は、チップサイズパッケージ型の半導体装置及びその製造方法に関するものである。

近年、三次元実装技術として、また新たなパッケージ技術として、チップサイズパッケージ（ＣＳＰ；ＣｈｉｐＳｉｚｅＰａｃｋａｇｅ）が注目されている。チップサイズパッケージとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。

従来より、チップサイズパッケージの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、ハンダ等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。

そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。

このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（ＳｍａｌｌＯｕｔｌｉｎｅＰａｃｋａｇｅ）やＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。

図９は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図９（Ａ）は、このＢＧＡ型の半導体装置の表面側の斜視図である。また、図９（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。

このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されて成る。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、導電端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出された第１の配線が接続されており、各導電端子１０６と半導体チップ１０４との電気的接続がなされている。

このＢＧＡ型の半導体装置１０１の断面構造について図１０を参照して更に詳しく説明する。図１０はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。

半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂層１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂層１０５ｂによって第２のガラス基板１０３と接着されている。

そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線１１０上には、ボール状の導電端子１０６が形成されている。

上述した技術は、例えば以下の特許文献１に記載されている。
特表２００２−５１２４３６号公報

しかしながら、上述したＢＧＡ型の半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第２の配線１１０のステップカバレージにも問題があった。

そこで、本発明はチップサイズパッケージ型の半導体装置及びその製造方法において、信頼性の向上を図るものである。

本発明の半導体装置は、上記課題に鑑みて為されたものであり、半導体チップの第１の主面上に形成されたパッド電極と、前記半導体チップの第１の主面に接着された支持体と、前記半導体チップの第２の主面から前記パッド電極上に到達するビアホールと、前記ビアホールよりも小さい開口径を有して前記半導体チップの第２の主面に形成された溝と、前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に形成された絶縁膜と、前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びて形成された配線層と、を有することを特徴とする。
また、本発明の半導体装置は、半導体チップの第１の主面上に形成されたパッド電極と、前記半導体チップの第２の主面から前記パッド電極上に到達するビアホールと、前記ビアホールよりも小さい開口径を有して前記半導体チップの第２の主面に形成された溝と、前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に形成された絶縁膜と、前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びて形成された配線層と、を有することを特徴とする。
更に、前記溝は、前記半導体チップの第２の主面のうち、前記配線層の端部に対応する位置に形成されていることを特徴とする。

また、本発明の半導体装置は、上記構成に加えて、配線層を覆い、かつその配線層の一部を露出する開口部を有した保護層と、その開口部で露出する配線層上に形成された導電端子と、を有することを特徴とする。

また、本発明の半導体装置の製造方法は、パッド電極が形成された半導体基板を準備し、前記半導体基板の第１の主面に支持体を接着する工程と、前記半導体基板の第２の主面から前記パッド電極上に到達するビアホールを形成すると共に、当該ビアホールよりも小さい開口径を有した溝を、当該半導体基板の第２の主面上に形成する工程と、前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に絶縁膜を形成する工程と、前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びる配線層を形成する工程と、を有することを特徴とする。
また、本発明の半導体装置の製造方法は、第１の主面にパッド電極が形成された半導体基板を準備し、前記半導体基板の第２の主面から前記パッド電極上に到達するビアホールを形成すると共に、当該ビアホールよりも小さい開口径を有した溝を、当該半導体基板の第２の主面上に形成する工程と、前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に絶縁膜を形成する工程と、前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びる配線層を形成する工程と、を有することを特徴とする。

また、本発明の半導体装置の上記製造方法において、ビアホール及び溝を形成する工程は、第１の開口部及び当該第１の開口部よりも小さい開口径を有する第２の開口部が設けられたレジスト層を、第２の主面上に形成する工程と、レジスト層をマスクとして、半導体基板の第２の主面をエッチングする工程と、を含むことを特徴とする。
さらに、前記溝は、前記半導体基板の第２の主面のうち、前記配線層の端部に対応する位置に形成されることを特徴とする。
またさらに、前記レジスト層に設けられた前記第２の開口部は、前記半導体基板の第２の主面のうち、前記配線層の端部に対応する位置に形成されることを特徴とする。

また、本発明の半導体装置の製造方法は、上記工程に加えて、配線層を形成する工程の後に、配線層を覆う保護層を形成する工程と、保護層の一部に配線層の一部を露出する開口部を形成して、当該開口部で露出する配線層上に、導電端子を形成する工程と、半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする。

本発明によれば、半導体チップのパッド電極から、半導体チップの裏面の導電端子に至るまでの配線層が、ビアホールを介して形成されるため、上記配線層の断線やステップカバレージの劣化を防止することができる。

さらに、半導体チップの第２の主面、即ち裏面に、溝が形成されているため、この溝が上記配線層と半導体チップの裏面との間に介在する絶縁膜に対するアンカー（係止部）となる。これにより、本体である半導体チップをプリント基板に実装する際に生じる応力や衝撃等により、当該絶縁膜が半導体チップの裏面から剥離することが、極力抑止される。

結果として、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。

次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。本実施形態に係る半導体装置の製造方法は、例えば以下のように行われる。図１乃至図８は、半導体基板５１の断面を示しており、後述するダイシング工程で分割される予定の隣接チップの境界（即ちダイシングラインＤＬ）の断面を示している。図１乃至図８では、半導体基板５１の第１の主面、即ち表面には、不図示のデバイスが形成されているものとする。

本実施形態では、上記不図示のデバイスは、例えば、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）イメージセンサであるとする。なお、上記不図示のデバイスは、ＣＣＤイメージセンサに限定されず、その他の受光素子もしくは発光素子であってもよい。また、半導体基板５１は、例えばシリコン（Ｓｉ）から成る半導体基板であるが、これに限定されず、ＧａＡｓ、Ｇｅ、Ｓｉ−Ｇｅ等の他の材料から成る半導体基板であってもよい。

最初に、図１に示すように、半導体基板５１の表面に、ＢＰＳＧ等の層間絶縁膜５２を介して、一対のパッド電極５３を形成する。この一対のパッド電極５３は例えばアルミニウム、アルミニウム合金、銅などの金属層から成り、その厚さは例えば１μｍ程度である。

そして、一対のパッド電極５３を覆うようにして、シリコン窒化膜等から成る不図示のパッシベーション膜を形成し、さらにこのパッシベーション膜上に、例えばエポキシ樹脂から成る樹脂層５４を塗布する。

そして、この樹脂層５４を介して、半導体基板５１の表面に、支持体５５を接着する。この支持体５５は、半導体基板５１を支持すると共に、半導体基板５１を保護する機能を有するものである。

半導体基板５１の表面に形成された不図示のデバイスがＣＣＤイメージセンサである場合には、外部からの光を、半導体基板５１（後に分割されて半導体チップ５１Ａとなる）の表面のＣＣＤで受光する必要があるため、支持体５５としては、ガラス基板のような透明基板、もしくは半透明基板を用いる必要がある。上記不図示のデバイスが受光や発光を行うものでない場合には、ガラス基板に限らず、不透明基板を用いてもよい。更には、例えば、金属や有機物から成る基板状のもの、もしくはテープ状のものを用いてもよい。

そして、この支持体５５が接着された状態で、必要に応じて半導体基板５１の裏面に対して、いわゆるバックグラインドを行う。その後、さらに、バックグラインドされた半導体基板５１の裏面をエッチングしてもよい。このエッチングは、例えば、酸（例えばＨＦと硝酸等との混合液）をエッチャントとして用いて行われる。これにより、バックグラインドによって生じた半導体基板５１の機械的なダメージ層が除去され、半導体基板５１の表面に形成されたデバイスの特性が改善される。半導体基板５１の最終仕上がりの厚さは、デバイスの種類に応じて適宜選択することができる。

次に、図２に示すように、半導体基板５１の裏面上に第１のホトレジスト層５６ａを選択的に形成する。即ち、第１のホトレジスト層５６ａは、パッド電極５３に対応した位置に第１の開口部５７ｒを有すると共に、それ以外の位置に所望の個数の第２の開口部５８ｒを有して形成されている。第２の開口部５８ｒは、特に限定されないが、第１のホトレジスト層５６ａのうち、後述する配線層６３の端部に対応する箇所に設けられていることが好ましい。

ここで、第２の開口部５８ｒの開口径は、第１の開口部５７ｒの開口径よりも小さく形成されている。さらにいえば、第１の開口部５７ｒの開口径と、第２の開口部５８ｒの開口径との比は、例えば４対１程度であることが好ましい。例えば、第１の開口部５７ｒの開口径を４０μｍ程度とし、第２の開口部５８ｒの開口径を１０μｍ程度として形成してもよい。

そして、この第１のホトレジスト層５６ａをマスクとして、半導体基板５１のエッチングを行う。このエッチングは、所定のエッチングガスを用いたドライエッチングにより行われる。このエッチングにより、半導体基板５１を貫通するビアホール５７を形成すると同時に、半導体基板５１を貫通しない溝５８が形成される。

ここで、ビアホール５７の底部には層間絶縁膜５２が露出され、それに接してパッド電極５３がある。また、溝５８は、第１のホトレジスト層５６ａの第２の開口部５８ｒが後述する配線層６３の端部に対応する箇所に設けられている場合、当該箇所に形成される。また、溝５８は、その開口径が、ビアホール５７の開口径よりも小さく形成される。また溝５８は、ビアホール５７に比して極めて浅く、即ち、その底部が半導体基板５１の裏面の近傍に位置するような深さで形成される。

このような、深さの浅い溝５８は、エッチング時のいわゆるマイクロローディング効果により形成される。即ち、エッチングマスクである第１のホトレジスト層５６ａに設けられた第２の開口部５８ｒの開口径は、第１の開口部５７ｒの開口径に比して小さいため、第２の開口部５８ｒから半導体基板５１の裏面に到達するエッチングガスの量が、第１の開口部５７ｒから半導体基板５１の裏面に到達するエッチングガスの量に比して少ない。また、エッチングの進行に伴って第２の開口部５８ｒから外部へ放出されるエッチング時の残留物の量が、第１の開口部５７ｒから外部へ放出されるエッチング時の残留物の量に比して少ない。

従って、第１の開口部５７ｒで露出する半導体基板５１の裏面と、第２の開口部５８ｒで露出する半導体基板５１の裏面とでは、エッチング速度が異なる。これにより、第１の開口部５７ｒで露出する半導体基板５１の裏面でのエッチングの進行が、当該半導体基板５１を貫通した時点においても、第２の開口部で露出する半導体基板５１の裏面では、当該裏面の近傍に底部を有するような浅い溝５８が形成される。

次に、図３に示すように、第１のホトレジスト層５６ａを除去した後、ビアホール５７内及び溝５８内を含む半導体基板の裏面の全面に、それらを覆うようにして、例えば１．０〜１．５μｍ程度の絶縁膜５９を形成する。この絶縁膜５９は、例えばプラズマＣＶＤ法によって形成され、シリコン酸化膜（ＳｉＯ_２膜）やシリコン窒化膜（ＳｉＮ膜）が適している。もしくは、絶縁膜５９は、絶縁膜として機能するものであれば、その他の材料により成膜されたものであってもよい。

ここで、溝５８は、絶縁膜５９に対するアンカー、即ち係止部となる。これにより、半導体基板５１の裏面に対する絶縁膜５９の被着性が向上する。

次に、図４に示すように、半導体基板５１の裏面上に第２のホトレジスト層５６ｂを選択的に形成する。即ち、第２のホトレジスト層５６ｂは、ビアホール５７の形成領域に開口部を有し、当該ビアホール５７の形成領域を除く半導体基板５１の裏面の一部上に形成されている。

そして、第２のホトレジスト層５６ｂをマスクとして、ビアホール５７の底部に位置する絶縁膜５９及び層間絶縁膜５２を、選択的にエッチングして除去する。このエッチングにより、ビアホール５７の底部では、パッド電極５３が露出される。

次に、第２のホトレジスト層５６ｂを除去した後、図５に示すように、絶縁膜５９の一部上に、第３のホトレジスト層５６ｃを選択的に形成する。この第３のホトレジスト層５６ｃを形成する領域は、後述する配線層６３の形成領域を除く領域である。図５では、一例として、絶縁膜５９上のダイシングラインＤＬ近傍の領域に第３のホトレジスト層５６ｃを形成している。

次に、この第３のホトレジスト層５６ｃをマスクとして、半導体基板５１の裏面側に、例えば１００ｎｍ程度のバリア層６１を形成する。ここで、バリア層６１は、ビアホール５７の底部で露出するパッド電極５３と電気的に接続され、かつ絶縁膜５９を覆うように形成される。また、バリア層６１は、例えばチタンナイトライド（ＴｉＮ）から成る。もしくは、バリア層６１は、バリア層として機能するものであれば、チタンナイトライド（ＴｉＮ）以外の金属から成るものであってもよい。例えば、バリア層６１は、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）、及び上記金属の化合物から成るものであってもよい。

次に、スパッタ法、ＭＯＣＶＤ法、無電解メッキなどのいずれかの方法、もしくは、それらの組み合わせにより、半導体基板５１の裏面上、即ちバリア層６１上に、例えば１００〜２５０ｎｍ程度のシード層６２を形成する。シード層６２は、後述する配線層６３を電解メッキによって形成する際に用いられるメッキ電極となる金属層である。シード層６２は例えば銅（Ｃｕ）から成る。

ここで、ビアホール５７内において、シード層６２の下層に形成されたバリア層６１は、シード層６２の銅（Ｃｕ）が絶縁膜５９を通して半導体基板５１中に拡散するのを防止する。ただし、絶縁膜５９がシリコン窒化膜（ＳｉＮ膜）で形成されている場合には、シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、バリア層６１の形成は省略されても構わない。

次に、図６に示すように、第３のホトレジスト層５６ｃを除去した後、シード層６２に対して、例えば５μｍ程度の銅（Ｃｕ）の電界メッキを行う。即ち、銅（Ｃｕ）の電解メッキを行うことにより、配線層６３を形成する。配線層６３は、ビアホール５７内から半導体基板５１の裏面に延びて形成されて、シード層６２及びバリア層６１を介して、パッド電極５３と電気的に接続される。

なお、図６では、シード層６２及び配線層６３は、溝５８内に埋め込まれるようにして形成されていないが、実際には、シード層６２及び配線層６３は、溝５８内に埋め込まれるようにして形成される。

また、図６では、配線層６３は、銅（Ｃｕ）の電解メッキにより形成されているが、これには限定されず、スズ（Ｓｎ）をメッキ形成した後、さらに銅（Ｃｕ）のメッキ形成を行うことにより形成されてもよい。

また、配線層６３は、メッキ以外の他の方法により形成されてもよい。例えば、配線層６３は、ＣＶＤ法やＭＯＣＶＤ法によりビアホール５７内及び溝５８内に銅（Ｃｕ）が成膜されることで形成されてもよい。また、配線層６３は、アルミニウム（Ａｌ）等の金属を用いたスパッタ法により形成されてもよい。

また、図５及び図６では、半導体基板５１の裏面側の一部の領域に第３のホトレジスト層５６ｃを形成した後に、これをマスクとして、バリア層６１及びシード層６２を形成し、さらに配線層６３を形成しているが、本発明はこれに限定されず、それらの層を例えば以下のように形成してもよい。即ち、図示しないが、ビアホール５７及び溝５８を含む半導体基板５１の裏面側の全面に、絶縁膜５９を介して、バリア層、シード層、及び配線層用の金属層を形成した後、当該金属層上にホトレジスト層を形成し、当該ホトレジスト層をマスクとしたエッチング等によるパターニングにより、配線層を形成してもよい。配線層６３は、半導体基板５１の裏面の所望領域に、所望の本数を形成することができる。

次に、図７に示すように、配線層６３及び絶縁膜５９を覆うようにして、半導体基板５１の裏面上に保護層６４を形成する。そして、配線層６３の形成位置及びダイシングラインＤＬに対応する保護層６４の一部の箇所を、例えばエッチング等により選択的に除去する。これにより、ダイシングラインＤＬ近傍の絶縁膜５９（もしくは半導体基板５１）を露出する開口部を設けると共に、配線層６３を露出する開口部６５を設ける。

開口部６５で露出する配線層６３上には、スクリーン印刷法を用いてハンダを印刷し、このハンダを熱処理でリフローさせることで、導電端子６８を形成する。ここで、開口部６５で露出する配線層６３に、例えばＮｉ（ニッケル）層６６及びＡｕ（金）層６７等の電極層を形成し、その上に導電端子６８を形成してもよい。

なお、導電端子６８は、ハンダに限らず、鉛フリーの低融点金属材料を用いて形成されても良い。また、開口部６５の数や形成領域を適宜選択することにより、導電端子６８は、その数や形成領域を自由に選択して形成することができる。なお、ハンダによる導電端子６８の形成に替えて、メッキ形成による導電端子の形成を行ってもよい。

そして、図８に示すように、ダイシングラインＤＬに沿ってダイシング工程を行い、半導体基板５１を複数の半導体チップ５１Ａに分割する。このダイシング工程では、ダイシングブレードを用いて切削している。こうして、本実施形態に係る半導体装置が完成する。

上述したように、本実施形態では、半導体チップ５１Ａの裏面に形成された溝５８が、絶縁膜５９、バリア層６１、シード層６２及び配線層６３に対するアンカー、即ち係止部となる。これにより、半導体チップ５１Ａの裏面に対する絶縁膜５９等の被着性が向上する。従って、半導体装置をプリント基板に実装する際に生じる応力や衝撃等により、絶縁膜５９等が半導体チップ５１Ａの裏面から剥離することが、極力抑止される。

特に、溝５８が配線層６３の端部に対応する箇所に形成されている場合、当該配線層６３の端部近傍において、半導体チップ５１Ａの裏面に対する配線層６３等（絶縁膜５９、バリア層６１、シード層６２を含む）の被着性が向上する。従って、半導体装置をプリント基板に実装する際に生じる応力や衝撃等が、配線層６３の端部近傍に集中する場合においても、配線層６３が半導体チップ５１Ａの裏面から剥離することが、極力抑止される。

また、溝５８が配線層６３の形成領域以外の領域（例えばダイシングラインＤＬ近傍）に形成される場合、当該溝５８には、絶縁膜５９及び保護層６４が埋め込まれるようにして形成される。この場合、半導体チップ５１Ａの裏面に対する絶縁膜５９及び保護層６４の被着性が向上する。従って、半導体装置をプリント基板に実装する際に生じる応力や衝撃等により、保護層６４が半導体チップ５１Ａの裏面から剥離することが、極力抑止される。もしくは、ダイシング工程において、ダイシングラインＤＬ近傍の保護層６４等の剥離を極力抑止することが可能となる。

結果として、当該絶縁膜５９を介して半導体チップ５１Ａの裏面に形成された配線層等の損傷を極力低く押さえることが可能となり、信頼性の高いチップサイズパッケージ型の半導体装置を得ることができる。

なお、上述した実施形態では、ビアホール５７及び溝５８は、同一の工程において形成されるものとしたが、本発明はこれに限定されない。即ち、上述したビアホール５７と溝５８とは、それぞれ異なる工程において形成されてもよい。

なお、上述した本発明は、導電端子６８が形成されたＢＧＡ型の半導体装置及びその製造方法に適用されるものとしたが、本発明はこれに制限されるものではない。即ち、本発明は、半導体チップを貫通するビアホールに形成された配線層を有するものであれば、半導体チップの裏面に導電端子が形成されない半導体装置及びその製造方法にも適用されるものである。例えば、ＬＧＡ（ＬａｎｄＧｒｉｄＡｒｒａｙ）型の半導体装置及びその製造方法にも適用される。

本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の製造方法を説明する断面図である。従来に係る半導体装置を説明する図である。従来に係る半導体装置を説明する図である。

Claims

半導体チップの第１の主面上に形成されたパッド電極と、
前記半導体チップの第１の主面に接着された支持体と、
前記半導体チップの第２の主面から前記パッド電極上に到達するビアホールと、
前記ビアホールよりも小さい開口径を有して前記半導体チップの第２の主面に形成された溝と、
前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に形成された絶縁膜と、
前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びて形成された配線層と、を有することを特徴とする半導体装置。
半導体チップの第１の主面上に形成されたパッド電極と、
前記半導体チップの第２の主面から前記パッド電極上に到達するビアホールと、
前記ビアホールよりも小さい開口径を有して前記半導体チップの第２の主面に形成された溝と、
前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に形成された絶縁膜と、
前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びて形成された配線層と、を有することを特徴とする半導体装置。
前記溝は、前記半導体チップの第２の主面のうち、前記配線層の端部に対応する位置に形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
前記配線層を覆い、かつ前記配線層の一部を露出する開口部を有した保護層と、
前記開口部で露出する前記配線層上に形成された導電端子と、を有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
パッド電極が形成された半導体基板を準備し、前記半導体基板の第１の主面に支持体を接着する工程と、
前記半導体基板の第２の主面から前記パッド電極上に到達するビアホールを形成すると共に、当該ビアホールよりも小さい開口径を有した溝を、当該半導体基板の第２の主面上に形成する工程と、
前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に絶縁膜を形成する工程と、
前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びる配線層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
第１の主面にパッド電極が形成された半導体基板を準備し、
前記半導体基板の第２の主面から前記パッド電極上に到達するビアホールを形成すると共に、当該ビアホールよりも小さい開口径を有した溝を、当該半導体基板の第２の主面上に形成する工程と、
前記ビアホールの側壁及び前記溝内を含む前記半導体チップの第２の主面上に絶縁膜を形成する工程と、
前記ビアホールの底部で露出する前記パッド電極と電気的に接続され、かつ前記絶縁膜を介して前記ビアホールから前記溝内を含むように前記半導体チップの第２の主面上に延びる配線層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
前記ビアホール及び前記溝を形成する工程は、
第１の開口部及び当該第１の開口部よりも小さい開口径を有する第２の開口部が設けられたレジスト層を、第２の主面上に形成する工程と、
前記レジスト層をマスクとして、前記半導体基板の第２の主面をエッチングする工程と、を含むことを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
前記溝は、前記半導体基板の第２の主面のうち、前記配線層の端部に対応する位置に形成されることを特徴とする請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法。
前記レジスト層に設けられた前記第２の開口部は、前記半導体基板の第２の主面のうち、前記配線層の端部に対応する位置に形成されることを特徴とする請求項５乃至請求項８のいずれかに記載の半導体装置の製造方法。
前記配線層を形成する工程の後に、
前記配線層を覆う保護層を形成する工程と、
前記保護層の一部に前記配線層の一部を露出する開口部を形成して、当該開口部で露出する前記配線層上に、導電端子を形成する工程と、
前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする請求項５乃至請求項９のいずれかに記載の半導体装置の製造方法。