JP4536187B2 - A semiconductor device and a manufacturing method thereof - Google Patents

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節男 中嶋
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Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本願発明は薄膜トランジスタで構成された回路を有する半導体装置に関する。 The present invention relates to a semiconductor device having a circuit constituted by thin film transistors. 例えば、液晶表示装置に代表される電気光学装置およびその電気光学装置を搭載した電子機器の構成に関する。 For example, regarding the configuration of an electronic apparatus including the liquid crystal display electro-optical device typified by device and an electro-optical device. なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器を含むものである。 Note that the semiconductor device in this specification refers to all devices that can function by utilizing semiconductor characteristics, is intended to include electronic apparatus including the electro-optical device and an electro-optical device.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
薄膜トランジスタ(以下、TFTと呼ぶ)は透明なガラス基板に形成することができるので、アクティブマトリクス型液晶表示装置への応用開発が積極的に進められてきた。 A thin film transistor (hereinafter, referred to as TFT) is can be formed on a transparent glass substrate, application development to an active matrix type liquid crystal display device has been actively promoted. ポリシリコン膜を利用したTFTは高移動度が得られるので、同一基板上に機能回路を集積させて高精細な画像表示を実現することが可能とされている。 Since the TFT using a polysilicon film high mobility can be obtained, and is possible to realize a high-definition image display by integrating a functional circuit on the same substrate.
【0003】 [0003]
アクティブマトリクス型液晶表示装置は、画面の解像度が高精細になるに従い、画素だけでも100万個のTFTが必要になってくる。 Active matrix liquid crystal display device, in accordance with the resolution of the screen is in high-definition, one million of the TFT alone pixels becomes necessary. さらに機能回路を付加すると、それ以上の数のTFTが必要になり、液晶表示装置を安定に動作させるためには、個々のTFTの信頼性を確保して安定に動作させる必要があった。 Further addition of functional circuits, requires more number of TFT, in order to operate the liquid crystal display device stably, it is necessary to stably operated to ensure the reliability of the individual of the TFT.
【0004】 [0004]
アクティブマトリクス型液晶表示装置の画素部はnチャネル型TFTで構成されていて、振幅15〜20V程度のゲート電圧が印加されるためオン領域とオフ領域の両方の特性を満足する必要があった。 A pixel portion of an active matrix type liquid crystal display device is made up of a n-channel TFT, and it is necessary to satisfy both characteristics of ON region and the off region for the gate voltage amplitude of about 15~20V is applied. 一方、画素部を駆動するために設けられる周辺回路はCMOS回路を基本として構成され、主にオン領域の特性が重要であった。 On the other hand, peripheral circuits provided for driving the pixel portion is constructed based on a CMOS circuit, the characteristics of the main on-region was important.
【0005】 [0005]
ところが、ポリシリコン膜を利用したTFTはオフ電流(リーク電流)が大きくなり易く、長期にわたって動作させると、移動度やオン電流が低下するといった現象がしばしば観測された。 However, TFT using a polysilicon film off current (leakage current) tends increases, operating over a long period, phenomena such mobility and ON current decreases were frequently observed. このような現象がおこる原因の一つとして、チャネル電界の増大に伴って発生するホットキャリアによる特性の劣化が考えられた。 One cause of such a phenomenon occurs, deterioration of the characteristics due to hot carriers generated with increasing channel field was considered.
【0006】 [0006]
従来、MOSトランジスタの分野では、ホットキャリアによる特性の劣化を低減して信頼性を向上させる技術として、LDD(Lightly Doped Drain)構造が良く知られている。 Conventionally, in the field of MOS transistors, as a technique for improving the reliability by reducing the degradation of characteristics due to hot carriers, LDD (Lightly Doped Drain) structure is well known. この構造は、ソース・ドレイン領域の内側に、さらに低濃度の不純物領域を設けたものであり、この低濃度不純物領域をLDD領域と呼んでいる。 This structure is on the inside of the source-drain regions, which further provided with a low-concentration impurity region, called the low-concentration impurity region and the LDD region. このLDD構造は、通常のTFT構造と比較してオフ電流を下げることができる。 The LDD structure can lower the off current as compared with the conventional TFT structure.
【0007】 [0007]
さらにMOSトランジスタでは、ゲート絶縁膜を介して、LDD領域をゲート電極とある程度オーバーラップさせる構造が知られている。 In yet MOS transistor, with a gate insulating film, the structure to a certain extent overlaps the gate electrode of the LDD region is known. この構造を形成する方法は幾つかあるが、例えば、GOLD(Gate-drain Overlapped LDD)や、LATID(Large-tilt-angle implanted drain)として知られている。 A method of forming this structure are several, e.g., GOLD (Gate-drain Overlapped LDD) and is known as LATID (Large-tilt-angle implanted drain). このような構造とすることで、LDD領域の不純物濃度を低減することが可能となり、電界の緩和効果が大きくなってホットキャリア耐性を高めることができる。 With such a structure, it is possible to reduce the impurity concentration of the LDD region, it is possible to improve the hot carrier resistance by relaxation effect of the electric field becomes large.
【0008】 [0008]
また、こういったMOSトランジスタの技術をTFTに応用しようという試みもなされている。 It has also made attempts to apply the technology of these MOS transistors in the TFT. 例えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリコンで形成したサイドウォールを用いてGOLD構造を実現している。 For example, "M.Hatano, H.Akimoto, and T.Sakai, IEDM97 TECHNICAL DIGEST, p523-526,1997" realizes a GOLD structure using side walls formed from silicon in.
【0009】 [0009]
しかしながら、同論文に公開された構造を形成する際、サイドウォール用の膜を異方性エッチングする工程において、ゲート絶縁膜を選択性良く残すことが困難であり、特性バラツキの原因となっていた。 However, when forming a published in the paper structure, in the step of anisotropically etching the film for the sidewall, it is difficult to leave the gate insulating film with good selectivity, it has been a cause of characteristic variation .
【0010】 [0010]
また、同論文に公開された構造では通常のLDD構造に比べてオフ電流(TFTがオフ状態にある時に流れる電流)が大きくなってしまうという問題があり、同論文に公開された構造のTFTを画素電極を駆動するスイッチング素子として用いた場合、オフ電流が大きいために消費電力の増加、画像表示の異常を引き起こしていた。 Further, in the published in the paper structure has a problem in that normal off current than LDD structure increases (the TFT current flowing when in the OFF state), the TFT structure published in the paper when used as a switching element for driving the pixel electrodes, was causing the increase in power consumption in the off-state current is large, the image display of the abnormality. このオフ電流の増加はオフ特性で、ゲート電極とオーバーラップさせて形成されたLDD領域に反転層が形成されホールの通路を作ってしまうためであった。 This increase in off current is off characteristic, an inversion layer is formed on the LDD region formed by the gate electrode overlap was to inadvertently create passages hole.
【0011】 [0011]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本発明は上記問題点を克服するための技術を提供するものであり、ゲート電極とLDD領域とをオーバーラップさせた新たな構造の第1のTFTと、ゲート電極とLDD領域とがオーバーラップしない構造の第2のTFTとを提供することを目的とする。 The present invention provides a technique for overcoming the above problems, a first TFT of a new structure in which overlapping the gate electrode and the LDD region, and a gate electrode and the LDD region does not overlap and to provide a second TFT structures. その目的を達成するために、ゲート電極とLDD領域とをオーバーラップさせた構造の第1のTFTと、ゲート電極とLDD領域とがオーバーラップしない構造の第2のTFTとを同時に作製する技術を提供することを目的としている。 To that end, a first TFT having a structure in which are overlapped with the gate electrode and the LDD region, the technique where the gate electrode and the LDD region to produce a second TFT structures that do not overlap at the same time It is an object of the present invention to provide. そして、駆動能力の高いTFTと信頼性の高いTFTとで回路を形成した極めて優れた半導体装置を提供することを目的とする。 Then, it is an object to provide an excellent semiconductor device forming a circuit with a high drive capability TFT and reliable TFT.
【0012】 [0012]
【課題を解決するための手段】 In order to solve the problems]
本願明細書で開示する発明の構成は、 Structure of the invention disclosed herein is
同一絶縁表面上に第1の半導体素子と第2の半導体素子とを備えた半導体装置であって、 A semiconductor device comprising a first semiconductor element and the second semiconductor element over one insulating surface,
前記第1の半導体素子は、ゲート絶縁膜と、 It said first semiconductor device includes a gate insulating film,
該ゲート絶縁膜に接して形成された第1のゲート電極と、 A first gate electrode formed in contact with the gate insulating film,
該第1のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第2のゲート電極と、 Cover the gate electrode of the first, and second gate electrode formed in contact with the gate insulating film,
前記ゲート絶縁膜を介して前記第1のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、 A channel formation region overlapping the region in contact with the gate insulating film of said through said gate insulating film a first gate electrode,
前記ゲート絶縁膜を介して前記第2のゲート電極の前記ゲート絶縁膜に接する領域と重なっている不純物領域とを有し、 And a impurity region overlapping the region in contact with the gate insulating film of said through said gate insulating film a second gate electrode,
前記第2の半導体素子は、前記ゲート絶縁膜と、 The second semiconductor element includes: the gate insulating film,
該ゲート絶縁膜に接して形成された第3のゲート電極と、 A third gate electrode formed in contact with the gate insulating film,
前記第3のゲート電極と重ならない不純物領域とを有することを特徴とする。 And having an impurity region which does not overlap with the third gate electrode.
【0013】 [0013]
また、他の発明の構成は、 Further, another structure of the present invention is,
同一絶縁表面上に第1の半導体素子からなる高耐圧回路と第2の半導体素子からなる高速駆動回路とを備えた半導体装置であって、 A semiconductor device comprising a high-speed drive circuit comprising a high-voltage circuit and the second semiconductor element comprising a first semiconductor element over one insulating surface,
前記高耐圧回路は、ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第1のゲート電極と、該第1のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第2のゲート電極と、前記ゲート絶縁膜を介して前記第1のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、前記ゲート絶縁膜を介して前記第2のゲート電極の前記ゲート絶縁膜に接する領域と重なっている不純物領域とを有する第1の半導体素子からなり、 Wherein the high voltage circuit has a gate insulating film, a first gate electrode formed in contact with the gate insulating film covers the gate electrode of the first, second, which is formed in contact with the gate insulating film a gate electrode, said gate of said gate insulating film and a region in contact with the gate insulating film of the first gate electrode through the overlapping and the channel forming region, wherein through the gate insulating film a second gate electrode comprises a first semiconductor device having an impurity region overlapping the region in contact with the insulating film,
前記高速駆動回路は、前記ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第3のゲート電極と、前記第3のゲート電極と重ならない不純物領域とを有する第2の半導体素子からなることを特徴とする。 The high-speed drive circuit is composed of a second semiconductor device having as the gate insulating film, a third gate electrode formed in contact with the gate insulating film, an impurity region which does not overlap with the third gate electrode it is characterized in.
【0014】 [0014]
また、他の発明の構成は、 Further, another structure of the present invention is,
nチャネル型薄膜トランジスタで形成された画素部と、nチャネル型薄膜トランジスタとpチャネル型薄膜トランジスタとで形成されたCMOS回路とを含む半導体装置において、 In a semiconductor device including a pixel portion formed in the n-channel thin film transistor, and a CMOS circuit formed by the n-channel thin film transistor and a p-channel thin film transistor,
前記画素部のnチャネル型薄膜トランジスタは、ゲート絶縁膜と、 n-channel thin film transistor of the pixel portion includes a gate insulating film,
該ゲート絶縁膜に接して形成された第1のゲート電極と、 A first gate electrode formed in contact with the gate insulating film,
該第1のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第2のゲート電極と、 Cover the gate electrode of the first, and second gate electrode formed in contact with the gate insulating film,
前記ゲート絶縁膜を介して前記第1のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、 A channel formation region overlapping the region in contact with the gate insulating film of said through said gate insulating film a first gate electrode,
前記ゲート絶縁膜を介して前記第2のゲート電極の前記ゲート絶縁膜に接する領域と重なっている不純物領域とを有し、 And a impurity region overlapping the region in contact with the gate insulating film of said through said gate insulating film a second gate electrode,
前記CMOS回路のnチャネル型薄膜トランジスタは、ゲート絶縁膜と、 n-channel thin film transistor of the CMOS circuit, a gate insulating film,
該ゲート絶縁膜に接して形成された第3のゲート電極と、 A third gate electrode formed in contact with the gate insulating film,
前記第3のゲート電極と重ならない不純物領域とを有することを特徴とする。 And having an impurity region which does not overlap with the third gate electrode.
【0015】 [0015]
また、上記各構成において、前記第2の半導体素子は、前記第2のゲート電極を有していないことを特徴としている。 In the above structure, the second semiconductor element is characterized in that it does not have the second gate electrode.
【0016】 [0016]
また、上記各構成において、前記不純物領域は、前記チャネル形成領域と接していることを特徴としている。 In the above structure, the impurity region is characterized in that in contact with the channel forming region.
【0017】 [0017]
また、上記各構成において、前記不純物領域に含まれる15族の不純物元素の濃度が、1×10 16 〜1×10 19 atms/cm 3であることを特徴としている。 In the above structure, the concentration of the impurity element belonging to Group 15 contained in the impurity region is characterized by a 1 × 10 16 ~1 × 10 19 atms / cm 3.
【0018】 [0018]
また、他の発明の構成は、 Further, another structure of the present invention is,
nチャネル型薄膜トランジスタと、pチャネル型薄膜トランジスタとで形成されたCMOS回路を含む半導体装置において、 And n-channel thin film transistor, in a semiconductor device including a CMOS circuit formed by a p-channel thin film transistor,
前記nチャネル型薄膜トランジスタは、ゲート絶縁膜と、 The n-channel thin film transistor has a gate insulating film,
該ゲート絶縁膜に接して形成された第1のゲート電極と、 A first gate electrode formed in contact with the gate insulating film,
該第1のゲート電極を覆い、前記ゲート絶縁膜に接して形成された第2のゲート電極と、 Cover the gate electrode of the first, and second gate electrode formed in contact with the gate insulating film,
前記ゲート絶縁膜を介して前記第1のゲート電極の前記ゲート絶縁膜に接する領域と重なっているチャネル形成領域と、 A channel formation region overlapping the region in contact with the gate insulating film of said through said gate insulating film a first gate electrode,
前記ゲート絶縁膜を介して前記第2のゲート電極の前記ゲート絶縁膜に接する領域と重なっている第1の不純物領域とを有し、 And a first impurity region of overlap with the area in contact with the gate insulating film of said through said gate insulating film a second gate electrode,
前記pチャネル型薄膜トランジスタは、ゲート絶縁膜と、 The p-channel thin film transistor has a gate insulating film,
該ゲート絶縁膜に接して形成された第3のゲート電極と、 A third gate electrode formed in contact with the gate insulating film,
前記第3のゲート電極と重ならない第2の不純物領域とを有することを特徴とする。 And having a second impurity region which does not overlap with the third gate electrode.
【0019】 [0019]
また、上記各構成において、前記第1及び第3のゲート電極は、タンタル(Ta)、窒化タンタル(TaN)、チタン(Ti)、クロム(Cr)、タングステン(W)、モリブデン(Mo)、シリコン(Si)、アルミニウム(Al)又は銅(Cu)などの単体金属層、上記元素を主成分とする合金層、或いはこれらの積層構造からなることを特徴としている。 Further, in the above-mentioned respective structures, the first and third gate electrode, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), chromium (Cr), tungsten (W), molybdenum (Mo), silicon (Si), aluminum (Al) or copper (Cu) a single metal layer such as is characterized by comprising the alloy layer, or a stacked layer structure composed mainly of the above elements.
【0020】 [0020]
また、上記各構成において、前記第2のゲート電極の材料は、前記第1及び第3のゲート電極と異なることを特徴としている。 In the above structure, the material of the second gate electrode is characterized in that different from the first and third gate electrodes.
【0021】 [0021]
また、本願発明では、第1の半導体素子(第1の薄膜トランジスタ)と第2の半導体素子(第2の薄膜トランジスタ)の構造におおきな特徴があり、そのため作製方法にも特徴がある。 Further, in the present invention, the first semiconductor element (first thin film transistor) has large characteristics to the structure of the second semiconductor element (second thin film transistor), it is characterized in a method for manufacturing therefor. 本願発明を実施するための作製方法に関する発明の構成は、 Configuration of the invention relates to a method for manufacturing for carrying out the present invention,
絶縁表面上に第1の半導体層と第2の半導体層とを形成する第1の工程と、 A first step of forming a first semiconductor layer and a second semiconductor layer on an insulating surface,
前記第1の半導体層と第2の半導体層とに接してゲート絶縁膜を形成する第2の工程と、 A second step of forming a gate insulating film in contact with said first semiconductor layer and the second semiconductor layer,
前記ゲート絶縁膜に接して第1のゲート電極を形成する第3の工程と、 A third step of forming a first gate electrode in contact with the gate insulating film,
前記第1のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に15族に属する元素を添加して第1の不純物領域を形成する第4の工程と、 A fourth step of forming the first gate electrode as a mask, a first impurity region by adding the first semiconductor layer and an element belonging to Group 15 in the second semiconductor layer,
前記第1のゲート電極を覆って、前記ゲート絶縁膜に接する第2のゲート電極を形成する第5の工程と、 Covering the first gate electrode, and a fifth step of forming a second gate electrode in contact with the gate insulating film,
前記第2のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に15族に属する元素を添加して第2の不純物領域を形成する第6の工程と、 A sixth step of forming the second gate electrode as a mask, the second impurity region by adding the first semiconductor layer and an element belonging to Group 15 in the second semiconductor layer,
前記ゲート絶縁膜を介して前記第2の半導体層上に形成された第2のゲート電極のみを除去する第7の工程と、 A seventh step of removing only the second gate electrode formed through the gate insulating film on the second semiconductor layer,
を有することを特徴とする半導体装置の作製方法である。 A method for manufacturing a semiconductor device characterized by having a.
【0022】 [0022]
また、他の作製方法に関する発明の構成は、 Further, the configuration of the invention relates to other manufacturing methods,
絶縁表面上に第1の半導体層と第2の半導体層とを形成する第1の工程と、 A first step of forming a first semiconductor layer and a second semiconductor layer on an insulating surface,
前記第1の半導体層と第2の半導体層とに接してゲート絶縁膜を形成する第2の工程と、 A second step of forming a gate insulating film in contact with said first semiconductor layer and the second semiconductor layer,
前記ゲート絶縁膜に接して第1のゲート電極を形成する第3の工程と、 A third step of forming a first gate electrode in contact with the gate insulating film,
前記第1のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に15族に属する元素を添加して第1の不純物領域を形成する第4の工程と、 A fourth step of forming the first gate electrode as a mask, a first impurity region by adding the first semiconductor layer and an element belonging to Group 15 in the second semiconductor layer,
前記第1のゲート電極を覆って、前記ゲート絶縁膜に接する第2のゲート電極を形成する第5の工程と、 Covering the first gate electrode, and a fifth step of forming a second gate electrode in contact with the gate insulating film,
前記第2のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に15族に属する元素を添加して第2の不純物領域を形成する第6の工程と、 A sixth step of forming the second gate electrode as a mask, the second impurity region by adding the first semiconductor layer and an element belonging to Group 15 in the second semiconductor layer,
前記第2のゲート電極の一部を除去する第7の工程と、 A seventh step of removing a portion of said second gate electrode,
前記ゲート絶縁膜を介して前記第2の半導体層上に形成された第2のゲート電極のみを除去する第8の工程と、 An eighth step of removing only the second gate electrode formed through the gate insulating film on the second semiconductor layer,
を有することを特徴とする半導体装置の作製方法である。 A method for manufacturing a semiconductor device characterized by having a.
【0023】 [0023]
また、上記各作製方法に関する構成において、前記第1の不純物領域はLDD領域を形成し、前記第2の不純物領域はソース領域及びドレイン領域を形成していることを特徴とする。 In the configuration relating to the respective manufacturing methods, the first impurity region is an LDD region, the second impurity region is characterized by forming a source region and a drain region.
【0024】 [0024]
また、上記作製方法に関する各構成において、前記第1の不純物領域に含まれる15族の不純物元素の濃度が、1×10 16 〜1×10 19 atms/cm 3であることを特徴とする。 In each configuration relating to the manufacturing method, the concentration of the impurity element belonging to Group 15 contained in the first impurity region, characterized in that it is a 1 × 10 16 ~1 × 10 19 atms / cm 3.
【0025】 [0025]
なお、本明細書中において、特に指定がない限り「不純物」とは周期律表の13族または15族に属する元素を指して用いる。 Note that in this specification, is used to refer to an element belonging to Group 13 or Group 15 of the periodic table as "impurities" unless otherwise specified. また、各不純物領域は作製プロセスの過程で領域の大きさ(面積)が変化するが、本明細書では面積が変化しても濃度が変化しない限りは同一の符号で説明するものとする。 Further, the impurity regions are the size of the region in the course of the manufacturing process (area) is changed, as used herein unless changed concentration change area shall be described with the same reference numerals.
【0026】 [0026]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下に図1及び図2を用いて本発明の実施の形態を詳細に説明する。 Embodiments of the present invention will be described in detail with reference to FIGS. 1 and 2 below. なお、説明するにあたって、nチャネル型TFT(以下、NTFTという)を一例として用いる。 Note that in describing, n-channel type TFT (hereinafter, referred to as NTFT) used as an example.
【0027】 [0027]
図1(A)は、本願発明の基本的な断面構造を表しており、トップゲート型TFTである。 1 (A) it is, represents the basic sectional structure of the present invention, a top-gate type TFT. 本願発明の特徴は、同一基板上に、第1の不純物領域103、104いわゆるLDD領域がゲート絶縁膜112を介してゲート電極115と重なる構造を備えた第1のNTFTと、LDD領域108、109が、ゲート絶縁膜112を介して第3のゲート電極114と重ならない構造を備えた第2のNTFTとを設けた構成にある。 Feature of the present invention, on the same substrate, a first NTFT having a structure so-called LDD region first impurity regions 103 and 104 overlapping with the gate electrode 115 through the gate insulating film 112, LDD regions 108 and 109 but in the configuration provided with a second NTFT having a structure which does not overlap with the third gate electrode 114 through the gate insulating film 112.
【0028】 [0028]
第1のNTFTは、LDD領域として機能する第1の低濃度不純物領域103、104が、ゲート絶縁膜を介してゲート電極と重なって設けられた構造となっているので、十分なオン電流を確保でき、MOSトランジスタのGOLD構造やLATID構造の如き利点を得ることが可能である。 First NTFT, the first low-concentration impurity regions 103 and 104 which function as LDD regions, so has a structure provided overlaps with the gate electrode through a gate insulating film, ensuring a sufficient ON current can, it is possible to obtain such advantages of GOLD structure or LATID structure of the MOS transistor. 特に、高速駆動回路を第1のNTFTで構成した場合、大きなオン電流を確保して駆動能力を改善することができる。 In particular, case where the high-speed drive circuit in the first NTFT, it is possible to improve the driving capability to ensure a large on-current.
【0029】 [0029]
また、第1のNTFTにおいて、第2のゲート電極115は、第1のゲート電極113と電気的に導通している。 In the first NTFT, the second gate electrode 115 is in electrical communication with the first gate electrode 113. そして、第1のゲート電極に完全にオーバーラップしていて、さらにゲート絶縁膜112に延在している。 Then, completely have overlap the first gate electrode, and further extends to the gate insulating film 112. なお、図1(B)に第1のNTFTのゲート電極の拡大図を示した。 Incidentally, an enlarged view of a gate electrode of the first NTFT in FIG. 1 (B). 図1(B)に示すように第1のゲート電極と第2のゲート電極の長さをそれぞれL1、L2とすると、L1<L2の関係が保たれていれば良く、本願発明を実施するに当たっては適宣設定すれば良い。 Figure 1 (B) to the first gate electrode as shown and when the length respectively L1, L2 of the second gate electrode, need only be maintained the relationship L1 <L2, the practice of the present invention it may be Tekisen set. しかし、後に述べるように、第1のゲート電極と第2のゲート電極は、半導体層に不純物を添加してソース・ドレイン領域やLDD領域を形成するためのマスクとして機能するので、その点を考慮してL1、L2の値を決める必要がある。 However, as described later, the first gate electrode and the second gate electrode, so by adding an impurity to the semiconductor layer serves as a mask for forming the source and drain regions and LDD regions, considering its point it is necessary to determine the value of L1, L2 and. 具体的には、L1を0.1〜10μm(代表的には0.2〜5μm)とし、L2を0.3〜14μm(代表的には0.8〜8μm)とするのが好ましい。 Specifically, the 0.1~10μm the L1 (typically 0.2~5μm is), preferably with 0.3~14μm the L2 (typically 0.8~8μm is).
【0030】 [0030]
また、第1のNTFTの半導体層は、チャネル領域102と、前記チャネル領域102の両側に接して設けられた第1の不純物領域103、104と、前記第1の不純物領域103に接して設けられたソース領域105と、前記第1の不純物領域104に接して設けられたドレイン領域106とから成っている。 The semiconductor layer of the first NTFT includes a channel region 102, the first impurity regions 103 and 104 provided in contact with both sides of the channel region 102 is provided in contact with the first impurity regions 103 and the source region 105 consists of the drain region 106. provided in contact with the first impurity region 104. 第1の不純物領域103、104は、ゲート絶縁膜112を介して、第2のゲート電極115がゲート絶縁膜と接している領域に重なって設けられている。 The first impurity regions 103 and 104, through a gate insulating film 112, the second gate electrode 115 is provided to overlap a region in contact with the gate insulating film.
【0031】 [0031]
第1の不純物領域103、104は、0.1〜2μm、代表的には1.5μmの長さを有し、n型を付与する不純物元素の濃度が1×10 16 〜1×10 19 atms/cm 3 、代表的には1×10 17 〜5×10 18 atms/cm 3である。 The first impurity regions 103 and 104, 0.1-2 .mu.m, typically have a 1.5μm length of the concentration of the impurity element 1 × 10 16 ~1 × 10 19 which imparts n-type atms / cm 3, typically a 1 × 10 17 ~5 × 10 18 atms / cm 3. また、ソース領域105とドレイン領域106の不純物濃度は、1×10 19 〜1×10 21 atms/cm 3 、代表的には1×10 20 〜5×10 20 atms/cm 3とすれば良い。 The impurity concentration of the source region 105 and drain region 106, 1 × 10 19 ~1 × 10 21 atms / cm 3, typically may be set to 1 × 10 20 ~5 × 10 20 atms / cm 3.
【0032】 [0032]
この時、チャネル形成領域102には、あらかじめ1×10 16 〜5×10 18 atms/cm 3の濃度でボロンが添加されても良い。 In this case, the channel forming region 102, may be added boron at a concentration of advance 1 × 10 16 ~5 × 10 18 atms / cm 3. このボロンはしきい値電圧を制御するために添加されるものであり、同様の効果が得られるものであれば他の元素で代用することもできる。 The boron is intended to be added in order to control the threshold voltage, it can be substituted with other elements as long as the same effect can be obtained.
【0033】 [0033]
一方、第2のNTFTは、ゲート絶縁膜112を介してLDD構造となる低濃度不純物領域108、109と第3のゲート電極114とが重ならない構造とする。 On the other hand, the second NTFT is a structure in which the low-concentration impurity regions 108 and 109 serving as the LDD structure through the gate insulating film 112 and the third gate electrode 114 do not overlap. 低濃度不純物領域108、109の部分は実質的に抵抗体として機能する。 Portion of the low-concentration impurity regions 108 and 109 substantially functions as a resistor.
【0034】 [0034]
第2のNTFTは、LDD領域として機能する第1の低濃度不純物領域108、109が、ゲート絶縁膜を介してゲート電極と重ならない構造となっているので、オン電流(駆動電流)は低下するものの、オフ電流(リーク電流)を抑制する利点を得ることが可能である。 Second NTFT, the first low-concentration impurity regions 108 and 109 which function as LDD regions, so has a structure which does not overlap with the gate electrode through a gate insulating film, the on-current (driving current) decreases although, it is possible to obtain a suppressing benefits the off current (leakage current). 特に、画素電極を駆動するスイッチング素子は画素電極に書き込まれた信号電荷を一定期間にわたって保持することが重要である。 In particular, a switching element for driving the pixel electrodes, it is important to hold the signal charge that has been written into the pixel electrode over time. 従って、画素電極を駆動するスイッチング素子を第2のNTFTで構成した場合、オフ電流を厳しく抑制することができ有効である。 Therefore, when a switching element for driving the pixel electrode in the second NTFT, it is effective it can severely suppress the off current.
【0035】 [0035]
また、本発明の上記構成は、図2に示した以下の工程により作製される。 Further, the configuration of the present invention is produced by the following process shown in FIG. 図1(A)は、図2(E)に相当し、同一の符号で説明する。 1 (A) is equivalent in FIG. 2 (E), described in the same reference numerals.
【0036】 [0036]
まず、基板101を用意する。 First, a substrate 101. 基板101は絶縁表面を有する基板である。 Substrate 101 is a substrate having an insulating surface. 例えば、酸化シリコン膜を設けた、ガラス基板、石英基板、ステンレス基板、金属基板、プラスチック基板、セラミックス基板、またはシリコン基板を用いることができる。 For example, it provided the silicon oxide film may be a glass substrate, a quartz substrate, a stainless substrate, a metal substrate, a plastic substrate, a ceramic substrate or a silicon substrate.
【0037】 [0037]
次いで、基板上に下地絶縁膜(図示しない)を形成する。 Then, a base insulating film (not shown) on the substrate. 下地膜は、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、またはそれらの積層膜であっても良い。 Base film, a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or a laminated film thereof. 下地膜の成膜方法はプラズマCVD法、熱CVD法またはスパッタ法等を用いることができる。 Method for forming the base film may be a plasma CVD method, a thermal CVD method or a sputtering method, or the like. また、窒化シリコン膜にボロンを添加することは放熱効果を高める上で有効である。 Moreover, the addition of boron to the silicon nitride film is effective in enhancing the heat dissipation effect. なお、この下地膜はTFTの電気特性を向上させるためのものであり、特に設けなくともよい。 Incidentally, the base film is for improving the electrical characteristics of the TFT, not necessarily provided.
【0038】 [0038]
次いで、半導体膜を形成する。 Then, a semiconductor film. 前記下地膜上に形成される半導体膜は、プラズマCVD法、減圧CVD法、スパッタ法などの成膜法で形成する。 The semiconductor film formed on the base film, plasma CVD, low pressure CVD, formed by a film forming method such as sputtering. なお、本願発明で用いることのできる半導体膜とはシリコン、ゲルマニウム、又はシリコンゲルマニウムなど、シリコンを主成分とする半導体膜だけでなく、ガリウム砒素などの化合物半導体膜を用いることも可能である。 Note that a semiconductor film can be used in the present invention silicon, germanium, or silicon germanium, etc., not only a semiconductor film containing silicon as its main component, it is also possible to use a compound semiconductor film such as gallium arsenide. また、本願発明は活性層に非晶質半導体(アモルファスシリコン等)を用いたTFTにも結晶を含む半導体(単結晶半導体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む)を用いたTFTにも適用できる。 Further, the present invention is a semiconductor containing a crystal in the TFT using an amorphous semiconductor (amorphous silicon) active layer of the TFT using the (single-crystal semiconductor thin film, a polycrystalline semiconductor thin film, a microcrystalline including a semiconductor thin film) It can also be applied.
【0039】 [0039]
次いで、前記半導体膜に結晶化処理を行う。 Then, performing treatment for crystallization in the semiconductor film. 結晶化処理としては、公知の如何なる手段、例えば、熱結晶化処理、赤外光または紫外光の照射による結晶化処理(以下、レーザー結晶化と呼ぶ)、触媒元素を用いた熱結晶化処理、触媒元素を用いたレーザー結晶化処理等を用いることができる。 The crystallization process, any known means, for example, thermal crystallization processing, crystallization treatment by irradiation with infrared light or ultraviolet light (hereinafter, referred to as laser crystallization), thermal crystallization processing using a catalytic element, such as a laser crystallization process using a catalytic element may be used. また、これらの結晶化処理を組み合わせてもよい。 Further, these may be combined crystallization treatment.
【0040】 [0040]
こうして形成された結晶質シリコン膜をパターニングして島状のシリコン層からなる活性層201、202を形成する。 The crystalline silicon film thus formed is patterned to form the active layers 201 and 202 made of the island-shaped silicon layer.
【0041】 [0041]
次いで、活性層201、202を覆ってゲート絶縁膜112を形成する。 Then, a gate insulating film 112 covering the active layers 201 and 202. ゲート絶縁膜としては、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、またはそれらの積層膜を用いることが可能である。 As the gate insulating film, it is possible to use a silicon nitride film, a silicon oxide film, a silicon nitride oxide film or a laminated film thereof. ゲート絶縁膜の成膜方法はプラズマCVD法、熱CVD法またはスパッタ法等を用いることができる。 Method of forming the gate insulating film may be a plasma CVD method, a thermal CVD method or a sputtering method, or the like.
【0042】 [0042]
次いで、ゲート絶縁膜112上に第1のゲート配線(第1のゲート電極113、及びゲート電極114を含む)を形成する。 Next, a first gate wiring on the gate insulating film 112 (including a first gate electrode 113, and a gate electrode 114). (図2(A))第1のゲート配線113、及び第3のゲート電極114の材料としては、タンタル(Ta)、窒化タンタル(TaN)、チタン(Ti)、クロム(Cr)、タングステン(W)、モリブデン(Mo)、シリコン(Si)、アルミニウム(Al)又は銅(Cu)などの単体金属層、上記元素を主成分とする合金層、或いはこれらの積層構造を用いれば良い。 (FIG. 2 (A)) As the material of the first gate wiring 113, and the third gate electrode 114, tantalum (Ta), tantalum nitride (TaN), titanium (Ti), chromium (Cr), tungsten (W ), molybdenum (Mo), silicon (Si), aluminum (Al) or a single metal layer such as copper (Cu), an alloy layer mainly composed of the above elements, or may be used a laminated structure thereof. ただし、銅を用いる場合は銅を窒化珪素膜で囲んで銅元素の拡散を防ぐ構造とする必要がある。 However, when copper is used needs to be a structure for preventing diffusion of copper element surrounds the copper silicon nitride film.
【0043】 [0043]
他にも、異種金属層の積層構造(具体的にはTa/Alの積層構造やTa/Tiの積層構造やCu/Wの積層構造やAl/Wの積層構造やW/Moの積層構造)としても良いし、金属シリサイドを設けた構造(具体的にはSi/WSix、Si/TiSix、Si/CoSixなどシリコンと金属シリサイドとを組み合わせた構造)としても良い。 Additional stacked structure of different metal layers (a laminated structure of the laminated structure and W / Mo stacked structure and Al / W of the laminated structure and Cu / W of the laminated structure and Ta / Ti of specifically Ta / Al) it may be used as the structure in which a metal silicide (specifically Si / WSix, Si / TiSix, Si / structure of a combination of a silicon and a metal silicide such as CoSix) may be.
【0044】 [0044]
次いで、ゲート配線をマスクとして、活性層201、202に第1のn型を付与する不純物元素を添加する工程を行い、第1の不純物領域203〜206を形成する。 Then, the gate wiring as a mask, a step of adding an impurity element imparting a first n-type active layer 201 and 202, to form a first impurity region 203-206. (図2(B))半導体材料に対してn型を付与する不純物元素としては、リン(P)、砒素(As)、アンチモン(Sb)等を使用できるが、ここではリンを用いた例を説明する。 The (see FIG. 2 (B)) impurity element imparting n-type to the semiconductor material, phosphorus (P), arsenic (As), but the antimony (Sb) or the like may be used, an example using phosphorus here explain. また、添加手段としては、プラズマドーピング法、イオン注入法等を用いることができる。 As the adding means may be used plasma doping method, an ion implantation method or the like. この工程では、ゲート絶縁膜112を介してその下の活性層にリンを添加するために、ゲート絶縁膜の膜厚を考慮にいれ、適宜ドーピング条件(ドーズ量、加速電圧等)を設定する。 In this step, in order to add phosphorus to the active layer below it through a gate insulating film 112, put the film thickness of the gate insulating film into consideration, it sets the appropriate doping conditions (dose, an acceleration voltage, etc.). また、こうして形成された不純物領域は、後に示すnチャネル型TFTの第1の不純物領域103、104、108、109を形成するもので、LDD領域として機能するものである。 The impurity regions thus formed, forms a first impurity regions 103,104,108,109 of n-channel type TFT shown later, and functions as an LDD region. 従って、第1の不純物領域におけるリンの濃度は、1×10 16 〜1×10 19 atms/cm 3の範囲にするのが好ましい。 Therefore, the concentration of phosphorus in the first impurity region is preferably in the range of 1 × 10 16 ~1 × 10 19 atms / cm 3. この時、第1のゲート電極113、及び第3のゲート電極114の直下には真性な結晶質シリコン層が残り、チャネル形成領域102、107が形成される。 At this time, directly below the first gate electrode 113, and the third gate electrode 114 remains intrinsic crystalline silicon layer, a channel forming region 102, 107 are formed. ただし、実際には多少ゲート電極の内側に回り込んで添加される。 However, in practice it is added wraps around some on the inside of the gate electrode.
【0045】 [0045]
次いで、第1のゲート電極113、及び第3ゲート電極114を覆うようにして、100〜1000nmの厚さの導電膜を形成し、公知の技術によりパターニングを行い、第2のゲート配線115、207を形成する。 Then, so as to cover the first gate electrode 113, and the third gate electrode 114 to form the thickness of the conductive film 100 to 1000 nm, and patterned by a known technique, the second gate wirings 115,207 to form. ただし、後の工程において、選択的に第2のゲート配線のみを除去するため、第2のゲート配線の材料は、第1のゲート配線の材料と異なる材料、好ましくは第1のゲート配線の材料とのエッチング選択比が高い導電性材料を適宜選択する必要がある。 However, in a later step for removing selectively only the second gate line, the material of the second gate wiring material different material of the first gate wiring material preferably first gate wirings it is necessary to appropriately select the conductive material has high etch selectivity between. 例えば、タンタル(Ta)を第1のゲート配線の材料として用いる場合は、第2のゲート配線の材料としてアルミニウム(Al)、チタン(Ti)、クロム(Cr)、タングステン(W)、モリブデン(Mo)等を用いることができる。 For example, when using tantalum (Ta) as the material of the first gate wiring, aluminum as the material of the second gate wiring (Al), titanium (Ti), chromium (Cr), tungsten (W), molybdenum (Mo ), or the like can be used.
【0046】 [0046]
次いで、第2のゲート配線115、207をマスクとして、活性層に第2のn型を付与する不純物元素を添加する工程を行い、第2の不純物領域105、106、110、111を形成する。 Then, the second gate lines 115,207 as mask, a step of adding an impurity element imparting the second n-type active layer, to form a second impurity region 105,106,110,111. (図2(C))また、第2の不純物領域は、ソース領域またはドレイン領域として機能させるため、この領域のリンの濃度は、1×10 19 〜1×10 21 atms/cm 3とするのが好ましい。 Also (Fig. 2 (C)), the second impurity region to function as a source region or a drain region, the phosphorous concentration of these regions is, to a 1 × 10 19 ~1 × 10 21 atms / cm 3 It is preferred.
【0047】 [0047]
なお、ここでは、ゲート絶縁膜112を通してその下の活性層に不純物を添加する例を示したが、ソース領域及びドレイン領域を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ、不純物元素を直接添加しても良い。 Here, although an example of adding impurity into the active layer below it through the gate insulating film 112, by removing the gate insulating film covering the source and drain regions to expose the semiconductor layer in the region, the impurity element may be added directly. この工程を加えると、イオンドープ法の低い加速電圧で効率良くリンを添加することができ、また、添加方法として、不純物元素を含む溶液を塗布する方法、不純物元素を含む膜を成膜する方法も用いることができる。 How the addition of this step, can be added efficiently phosphorus at a low acceleration voltage of the ion doping method, also, as an additive method, for a film forming method, a film containing an impurity element of applying a solution containing an impurity element it can be also used.
【0048】 [0048]
次いで、第1のNTFTをマスクで覆い、第2のNTFTにおける第2のゲート配線のみを選択的に除去する。 Then, the first NTFT covered with a mask, selectively removing only the second gate wiring in the second NTFT. (図2(D))なお、第3のゲート電極材料、第2のゲート電極材料、ゲート絶縁膜の材料を考慮して、ドライエッチング法、ウエットエッチング法等を用い、第2のゲート電極のみを除去し、第3のゲート電極を残存させることが重要である。 (FIG. 2 (D)) Note that the third gate electrode material, the second gate electrode material, taking into account the material of the gate insulating film, a dry etching method, using a wet etching method or the like, only the second gate electrode was removed, it is important to leave the third gate electrode. なお、第1のゲート配線のうち、第2のNTFTに位置するゲート電極を第3のゲート電極と呼んでいる。 Among the first gate line, a gate electrode located on the second NTFT is referred to as the third gate electrode.
【0049】 [0049]
こうしてNTFTが完成したら、第1の層間絶縁膜116で覆い、ソース領域105、110、ドレイン領域106、111とコンタクトをとったソース電極117、119とドレイン電極118、120とを設ける。 After thus NTFT is completed, covered with a first interlayer insulating film 116, source regions 105, 110, providing the drain region 106 and 111 and the source electrode 117 and 119 and the drain electrodes 118, 120 took the contact. 図2(E)の構造では、これらを設けた後でパッシベーション膜121として窒化シリコン膜を形成する。 In the structure of FIG. 2 (E), a silicon nitride film as a passivation film 121 after these provided. さらに樹脂材料でなる第2の層間絶縁膜122を形成する。 Further forming a second interlayer insulating film 122 made of a resin material. 例えば、液晶表示装置に応用する場合には、表面の平坦性を確保するために第2の層間絶縁膜122として樹脂材料を用いることが好ましい。 For example, when applied to a liquid crystal display device, it is preferable to use a resin material as the second interlayer insulating film 122 in order to secure the flatness of the surface. この第2の層間絶縁膜122は、樹脂材料に限定される必要はない。 The second interlayer insulating film 122 need not be limited to the resin material.
【0050】 [0050]
ここではNTFTを一例として用いたが、本願発明をpチャネル型TFT(以下、PTFTという)に適用することも可能である。 Is used here as an example NTFT, but the present invention p-channel type TFT (hereinafter, referred to as PTFT) it can be applied to. その場合は、n型を付与する不純物元素に代えて、p型を付与する不純物元素、好ましくは13族から選ばれた元素(代表的にはボロン)を用いればよい。 In that case, instead of the impurity element imparting n-type impurity element imparting p-type, preferably it may be used an element selected from group 13 (typically, boron).
【0051】 [0051]
以上に示した本発明の実施の形態について、以下に示す実施例でさらに詳細に説明する。 Embodiments of the present invention shown above, in further detail in the Examples below.
【0052】 [0052]
[実施例1] [Example 1]
本実施例では、本願発明の構成を液晶表示装置に適用した例を示し、画素部とその周辺に設けられる駆動回路の基本形態であるCMOS回路を同時に作製する方法について、図3と図4を用いて説明する。 In this embodiment, the configuration of the present invention shows an example applied to a liquid crystal display device, a method of manufacturing a CMOS circuit which is a basic form of a driving circuit provided in and around the pixel portion at the same time, Figure 3 and Figure 4 used will be described.
【0053】 [0053]
まず基板301には、例えばコーニング社の1737ガラス基板に代表される無アルカリガラス基板を用いた。 The first substrate 301, for example using an alkali-free glass substrate typified by a 1737 glass substrate of Corning. そして、基板301のTFTが形成される表面に、酸化シリコンで成る下地膜302を200nmの厚さに形成した。 Then, the surface of the TFT substrate 301 is formed, to form a base film 302 made of silicon oxide to a thickness of 200 nm. 下地膜302は、さらに窒化シリコン膜を積層させても良いし、窒化シリコン膜のみであっても良い。 The base film 302 may also be further stacked silicon nitride film, it may be only silicon nitride film.
【0054】 [0054]
次に、この下地膜302の上に50nmの厚さで、非晶質シリコン膜をプラズマCVD法で形成した。 Next, a thickness of 50nm on the base film 302, to form an amorphous silicon film by plasma CVD. 非晶質シリコン膜の含有水素量にもよるが、好ましくは400〜500℃に加熱して脱水素処理を行い、非晶質シリコン膜の含有水素量を5atm%以下として、結晶化の工程を行って結晶質シリコン膜とした。 Depending on the hydrogen content of the amorphous silicon film, preferably followed by dehydrogenation treatment by heating to 400 to 500 ° C., the hydrogen content of the amorphous silicon film as the following 5 atm%, the crystallization step I went to was a crystalline silicon film.
【0055】 [0055]
この結晶化の工程は、公知のレーザー結晶化技術または熱結晶化の技術を用いれば良い。 The crystallization step may be a known laser crystallization technique or thermal crystallization technique. 本実施例では、パルス発振型のKrFエキシマレーザー光を線状に集光して非晶質シリコン膜に照射して、結晶質シリコン膜とした。 In this embodiment, by irradiating the amorphous silicon film by condensing the KrF excimer laser beam pulse oscillation type linear and a crystalline silicon film.
【0056】 [0056]
尚、本実施例では初期膜を非晶質シリコン膜として用いたが、初期膜として微結晶シリコン膜を用いても構わないし、直接結晶質シリコン膜を成膜しても良い。 Incidentally, although this embodiment using the initial film as an amorphous silicon film, to may be a microcrystalline silicon film as an initial film may be directly deposited crystalline silicon film.
【0057】 [0057]
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層303、304、305を形成した。 By patterning the crystalline silicon film thus formed, to form an island-shaped semiconductor layer 303, 304 and 305.
【0058】 [0058]
次に、半導体層303〜305を覆って、酸化シリコンまたは窒化シリコンを主成分とするゲート絶縁膜306を形成した。 Next, over the semiconductor layer 303 to 305, to form the gate insulating film 306 composed mainly of silicon oxide or silicon nitride. ここではプラズマCVD法で窒化酸化シリコン膜を100nmの厚さに形成した。 Here, the formation of the silicon nitride oxide film with a thickness of 100nm by plasma CVD. そして、図では説明しないが、ゲート絶縁膜306の表面に第1のゲート配線(第1のゲート電極及び第3のゲート電極を含む)を構成する、第1の導電膜として窒化タンタル(TaN)を10〜200nm、例えば50nmさらに第2の導電膜としてタンタル(Ta)を100〜1000nm、例えば200nmの厚さでスパッタ法で積層形成した。 Although not described in the figure, constituting the first gate wiring on the surface of the gate insulating film 306 (including a first gate electrode and the third gate electrode), tantalum nitride as the first conductive film (TaN) the 10 to 200 nm, a tantalum (Ta) as for example 50nm further second conductive film 100 to 1000 nm, was formed laminated with a sputtering method in a thickness of 200 nm. そして、公知のパターニング技術により、第1及び第3のゲート電極を構成する第1の導電膜307、308、309、310と、第2の導電膜の312、313、314、315が形成された。 Then, by a known patterning technique, a first conductive film 307,308,309,310 constituting the first and third gate electrodes of, 312,313,314,315 of the second conductive film is formed . このとき、図1(B)で示した第1のゲート電極の長さL1は2μmとなるようにパターニングした。 In this case, the length L1 of the first gate electrode shown in FIG. 1 (B) is patterned such that the 2 [mu] m.
【0059】 [0059]
また、図3では画素部を構成するnチャネル型TFTのドレイン側に画素容量部を設ける構造となっている。 Furthermore, and has a structure in which the pixel capacitor portion on the drain side of the n-channel type TFT constituting the pixel portion in FIG. このとき、第1及び第3のゲート電極と同じ材料で画素容量部の配線電極311、316が形成される。 At this time, the wiring electrodes 311,316 of the pixel capacitor portion is formed of the same material as the first and third gate electrodes.
【0060】 [0060]
こうして図3(A)に示す構造が形成されたら、1回目のn型不純物を添加する工程を行った。 After thus the structure shown in FIG. 3 (A) is formed, it was carried out the step of adding a first n-type impurity. 結晶質半導体材料に対してn型を付与する不純物元素としては、リン(P)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンを用い、フォスフィン(PH 3 )を用いたイオンドープ法で行った。 As the impurity element imparting n-type against the crystalline semiconductor material, phosphorus (P), arsenic (As), but antimony (Sb) are known, where, using phosphorus, phosphine (PH 3 ) it was carried out by an ion doping method using. この工程では、ゲート絶縁膜306を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。 In this step, in order to add phosphorus to the semiconductor layer of the bottom through the gate insulating film 306, the acceleration voltage was set to 80keV and enhanced. また、こうして形成された不純物領域は、後に示すnチャネル型TFTの第1の不純物領域334、342を形成するもので、LDD領域として機能するものである。 The impurity regions thus formed, forms a first impurity regions 334,342 of the n-channel type TFT shown later, and functions as an LDD region. 従って、この領域のリンの濃度は、1×10 16 〜1×10 19 atms/cm 3の範囲にするのが好ましく、ここでは1×10 18 atms/cm 3とした。 Therefore, the concentration of phosphorus in this region is preferably in the range of 1 × 10 16 ~1 × 10 19 atms / cm 3, here was 1 × 10 18 atms / cm 3 .
【0061】 [0061]
この工程で、第1及び第3のゲート電極を構成する第1の導電膜307〜310と第2の導電膜312〜315は、リンの添加に対してマスクとして機能した。 In this step, the first conductive film 307 to 310 constituting the first and third gate electrode of the second conductive film 312 to 315 served as a mask with respect to the addition of the phosphorus. その結果ゲート絶縁膜を介して存在する半導体層のうち、第1及び第3のゲート電極真下の領域には、まったく、あるいは殆どリンが添加されなかった。 As a result of the semiconductor layer existing via the gate insulating film in a region immediately below the first and third gate electrodes, at all, or phosphorus it is not added little. そして、図3(B)に示すように、リンが添加された低濃度不純物領域317〜323が形成された。 Then, as shown in FIG. 3 (B), low concentration impurity regions 317 to 323 where phosphorus was added was formed.
【0062】 [0062]
なお、ここで形成された低濃度不純物領域323は後に画素容量部の下部電極として機能することになる。 The low concentration impurity regions 323 formed here will function as the lower electrode of the pixel capacitor unit after. 本実施例では低濃度にリンが添加された半導体層を下部電極として用いるため、比較的小さい電圧を印加することで容量を確保することができる。 In the present embodiment for using a semiconductor layer to which phosphorus in low concentration is added as the lower electrode, it is possible to save space by applying a relatively small voltage. また、本明細書中では画素容量の電極を全て容量電極と呼ぶが、説明の必要に応じて「上部電極」または「下部電極」と使いわけることにする。 Further, in this specification, but all referred to capacitor electrodes of the electrode of the pixel capacitor, if necessary in the description to be divided using a "top electrode" or "lower electrode".
【0063】 [0063]
次にフォトレジスト膜をマスクとして、nチャネル型TFTを形成する領域をレジストマスク324、325で覆って、pチャネル型TFTが形成される領域のみに、p型を付与する不純物添加の工程を行った。 Then with the photoresist film as a mask, covering the region for forming the n-channel type TFT with the resist mask 324 and 325, only the region where the p-channel type TFT is formed, an impurity addition of applying a p-type It was. p型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)、が知られているが、ここではボロンをその不純物元素として、イオンドープ法でジボラン(B 26 )を用いて添加した。 As the impurity element imparting p-type, boron (B), aluminum (Al), gallium (Ga), are known, as the impurity element boron here, diborane by ion doping (B 2 H 6) was added using a. ここでも加速電圧を80keVとして、2×10 20 atms/cm 3の濃度にボロンを添加した。 As 80keV accelerating voltage was again added boron to a concentration of 2 × 10 20 atms / cm 3 . そして、図3(C)に示すようにボロンが高濃度に添加された領域326、327が形成された。 A region 326, 327 to which boron is added at a high concentration as shown in FIG. 3 (C) is formed. この領域は後にpチャネル型TFTのソース・ドレイン領域となる。 This region becomes the source and drain regions of the p-channel type TFT later. また、本実施例ではレジストマスク325で画素部を覆ったが、画素部のnチャネル型TFTの領域のみをレジストマスクで覆って、画素容量部にボロンを高濃度に添加し、画素容量の増大を図ってもよい。 Although covers the pixel portion with the resist mask 325 in the present embodiment, covers only the area of ​​the n-channel type TFT of the pixel portion with a resist mask, added to a high concentration of boron in the pixel capacitor portion, the increase in pixel capacitance it may be working to.
【0064】 [0064]
また、図3(B)に相当するn型不純物の添加工程と図3(C)に相当するp型不純物の添加工程の順序を逆にすることも可能である。 It is also possible to order of addition process of a corresponding p-type impurity to reverse the adding step and FIG. 3 (C) the corresponding n-type impurity in Figure 3 (B).
【0065】 [0065]
そして、レジストマスク324、325を除去した。 Then, the resist mask was removed 324 and 325. そして、この段階でレーザーアニール法や、熱処理により半導体層中に添加された前記不純物元素を活性化させた。 Then, and laser annealing at this stage, to activate the said impurity element added to the semiconductor layer by heat treatment. この活性化工程は、ソース・ドレイン領域を形成する不純物添加の工程のあと実施しても良いが、上記各不純物添加の工程の後、熱処理またはレーザーアニール法により活性化させることは効果的である。 The activation step, the source and drain regions may be after the implementation of doping steps to form a but, after each of the above doping step, it is effective to activate the heat treatment or laser annealing . ソース・ドレイン領域を形成する不純物添加の工程のあと実施する場合、ゲート絶縁膜を介して不純物領域上に重ねて第2のゲート電極を形成するため、レーザーアニールにより活性化することは困難となる。 If you later implemented steps of adding an impurity to form the source and drain regions, to form a second gate electrode superimposed on the impurity region via a gate insulating film, it is difficult to activate the laser annealing . また、第2のゲート電極材料として、融点の低い材料、例えばアルミニウムを用いる場合は、熱処理による活性化が困難となる。 As the second gate electrode material, a material having a low melting point, when aluminum is used for example, it is difficult to activation by heat treatment.
【0066】 [0066]
次いで、第2のゲート電極を形成する工程を行った。 It was then carried out the step of forming a second gate electrode. ここでは、第2のゲート電極の材料にクロム(Cr)を用い、100〜1000nm、例えば200nmの厚さに形成した。 Here, using a chromium (Cr) in the material of the second gate electrode was formed 100 to 1000 nm, for example, to a thickness of 200 nm. そして、公知の技術によりパターニングを行い、第2のゲート電極328、329、330、331が形成された。 Then, patterning is performed by a known technique, the second gate electrode 328,329,330,331 are formed. この時、図1(B)で示した第2のゲート電極の長さL2は5μmとなるようにパターニングした。 In this case, the length L2 of the second gate electrode shown in FIG. 1 (B) is patterned such that 5 [mu] m. 結果として、第2のゲート電極は、第1のゲート電極の両側にそれぞれ1.5μmの長さでゲート絶縁膜と接する領域が形成された。 As a result, the second gate electrode, a region in contact with the gate insulating film is formed by a length of each side of the first gate electrode 1.5 [mu] m.
【0067】 [0067]
また、画素部を構成するnチャネル型TFTのドレイン側に画素容量部が設けられるが、この画素容量部の電極332は第2のゲート電極と同時に形成された。 Although the pixel capacitor portion is provided on the drain side of the n-channel type TFT constituting the pixel portion, the electrode 332 of the pixel capacitor portion was formed at the same time as the second gate electrode.
【0068】 [0068]
そして、第2のゲート電極328〜331をマスクとして、2回目のn型を付与する不純物元素を添加する工程を行った。 Then, the second gate electrode 328 to 331 as masks, was performed a step of adding an impurity element imparting a second n-type. (図3(D))ここでは同様に、フォスフィン(PH 3 )を用いたイオンドープ法で行った。 (FIG. 3 (D)) where similarly, was carried out by an ion doping method using phosphine (PH 3). この工程でも、ゲート絶縁膜306を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高めに設定した。 In this step, in order to add phosphorus to the semiconductor layer of the bottom through the gate insulating film 306, the acceleration voltage was set to 80keV and enhanced. そして、ここでリンが添加される領域335、336、343、347は、nチャネル型TFTでソース領域またはドレイン領域として機能させるため、この領域のリンの濃度は、1×10 19 〜1×10 21 atms/cm 3とするのが好ましく、ここでは1×10 20 atms/cm 3とした。 And wherein regions 335,336,343,347 which phosphorus is added, to function in the n-channel type TFT as a source region or a drain region, the phosphorous concentration of these regions is, 1 × 10 19 ~1 × 10 may preferably be 21 atms / cm 3, here was 1 × 10 20 atms / cm 3 .
【0069】 [0069]
また、ここで図示はしないが、ソース領域335、343、及びドレイン領域336、347を覆うゲート絶縁膜を除去して、その領域の半導体層を露出させ、直接リンを添加しても良い。 Further, where although not shown, by removing the gate insulating film covering the source regions 335,343, and the drain regions 336,347, to expose the semiconductor layer in the region, it may be added directly phosphorus. この工程を加えると、イオンドープ法の加速電圧を10keVまで下げることができ、また、効率良くリンを添加することができる。 The addition of this step, it is possible to reduce the acceleration voltage of the ion doping method to 10 keV, it may also be added efficiently phosphorus.
【0070】 [0070]
また、pチャネル型TFTのソース領域339とドレイン領域340にも同じ濃度でリンが添加されるが、前の工程でその2倍の濃度でボロンが添加されているため、導電型は反転せず、pチャネル型TFTの動作上何ら問題はなかった。 Although phosphorus is added at the same concentration in the source region 339 and drain region 340 of the p-channel TFT, and for boron at a concentration of twice the previous step is added, conductivity type is not inverted , operating on any issue of the p-channel type TFT was not.
【0071】 [0071]
それぞれの濃度で添加されたn型またはp型を付与する不純物元素は、このままでは活性化せず有効に作用しないので、活性化の工程を行う必要がある。 Imparting impurity element added n-type or p-type at the respective concentrations, in this state, since not act effectively without activation, it is necessary to perform the activation process. この工程としては、電気加熱炉を用いた熱アニール法や、前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピットサーマルアニール法(RTA法)を用いることができる。 As this step, thermal annealing method using an electric heating furnace, or a laser annealing method using the excimer laser described above, it is possible to use rapid thermal annealing method using a halogen lamp (RTA method).
【0072】 [0072]
本実施例では、窒素雰囲気中において550℃、2時間の加熱処理を行った。 In this embodiment, 550 ° C. in a nitrogen atmosphere, heat treatment was performed for 2 hours. なお、第2のゲート電極の材料としてアルミニウム等の融点が低い材料を用いる場合は、第2のゲート電極を形成する前に熱処理またはレーザーアニールによる活性化を行うことが好ましい。 In the case of using a material having low melting point such as aluminum as a material of the second gate electrode, it is preferable to perform activation by thermal treatment or laser annealing before forming the second gate electrode. また、レーザーアニール法を実施した後に熱アニール法を実施すると、さらに良い結果が得られる。 Further, when carrying out the thermal annealing after performing the laser annealing method, even better results are obtained. また、この工程は、イオンドーピングによって結晶性が破壊された領域をアニールする効果も兼ね備えていて、その領域の結晶性を改善することもできた。 Moreover, this process is effective to anneal the area where crystallinity destroyed by ion doping also combine, could also improve the crystallinity of the region.
【0073】 [0073]
次いで、オフ電流(リーク電流)を抑制する必要性の高い回路の第2のゲート電極を選択的に除去する。 Then, selectively removing the second gate electrode of the high circuits need to suppress the off current (leakage current). 本実施例では、CMOS回路のpチャネル型TFTと画素部のnチャネル型TFT以外の領域をレジストマスク349、350で覆って、画素部におけるnチャネル型TFTの第2のゲート電極330、331及びpチャネル型TFTの第2ゲート電極329の除去をウエットエッチング法(塩酸と水の混合液からなるエッチャントを用いた)により行った。 In this embodiment, to cover the region other than the n-channel type TFT of a p-channel TFT and a pixel portion of the CMOS circuit with a resist mask 349, 350, 330, 331 and a second gate electrode of the n-channel type TFT in the pixel portion the removal of the second gate electrode 329 of the p-channel type TFT was carried out by a wet etching method (using an etchant comprising a mixed liquid of hydrochloric acid and water). また、上記一部の領域以外に、低抵抗な材料からなる第2のゲート電極を存在させれば、大面積なパネルとしても問題なく低消費電力でTFTを駆動させることができる。 Further, in addition to the above partial region, if the presence of a second gate electrode made of a low-resistance material, it is possible to also drive the TFT with low power consumption without any problem as a large-area panel. その後、レジストマスク349、350を除去した。 Then, the removal of the resist mask 349 and 350.
【0074】 [0074]
以上までの工程で、CMOS回路のnチャネル型TFTにおいては、第1のゲート電極と、その第1のゲート電極を覆って第2のゲート電極を設けられ、第2のゲート電極の両側にゲート絶縁膜を介してソース領域とドレイン領域が形成された。 Through the steps above, in the n-channel type TFT of the CMOS circuit includes a first gate electrode, provided the first second gate electrode covering the gate electrode of the gate on both sides of the second gate electrode a source region and a drain region are formed through an insulating film. また、ゲート絶縁膜を介して半導体層に設けられた第1の不純物領域と、第2のゲート電極がゲート絶縁膜に接している領域とが、重なって設けられた構造が形成された。 Further, a first impurity region provided in the semiconductor layer via a gate insulating film, and regions where the second gate electrode in contact with the gate insulating film, overlapping provided structure is formed. 従って、CMOS回路のnチャネル型TFTにおいては、十分なオン電流を確保することができた。 Thus, the n-channel type TFT of the CMOS circuit was able to secure sufficient ON current.
【0075】 [0075]
一方、画素部のnチャネル型TFTにおいては、ゲート絶縁膜を介して半導体層に設けられた第1の不純物領域と、第3のゲート電極とが重ならない構造が形成された。 On the other hand, in the n-channel type TFT of the pixel portion, a first impurity region provided in the semiconductor layer via a gate insulating film, a third gate electrode structure which does not overlap it is formed. 従って、画素部のnチャネル型TFTにおいては、オフ電流を十分抑制することができた。 Accordingly, in the n-channel type TFT of the pixel portion, it was possible to sufficiently suppress off current.
【0076】 [0076]
なお、CMOS回路のpチャネル型TFTは、もともと信頼性が高いため、nチャネル型TFTとの特性バランスをとった方が好ましい。 Incidentally, p-channel type TFT of the CMOS circuit, originally has high reliability, who took the property balance of the n-channel type TFT is preferable. 従って、第2のゲート電極を除去した構造とすることが好ましい。 Therefore, it is preferable that a structure obtained by removing the second gate electrode. また、本実施例のような構造とすると、NTFTとPTFTとの特性バランス(電気特性のバランス)が良くなるため、動作不良を起こしにくくなることが分かった。 Further, when the structure as in this embodiment, since the property balance of the NTFT and the PTFT (balance of electrical characteristics) is improved, it was found that hardly cause malfunction.
【0077】 [0077]
図3(E)の状態が得られたら、第1の層間絶縁膜351を1000nmの厚さに形成した。 After obtaining the state in FIG. 3 (E), the forming the first interlayer insulating film 351 to a thickness of 1000 nm. 第1の層間絶縁膜351としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそれらの積層膜をもちいることができる。 As the first interlayer insulating film 351, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an organic resin film, and it is possible to employ a laminated film thereof. 本実施例では、図示しないが、最初に窒化シリコン膜を50nm形成し、さらに酸化シリコン膜を950nm形成した2層構造とした。 In this embodiment, although not shown, first the silicon nitride film is 50nm is formed, further the silicon oxide film has a two-layer structure in which 950nm formed.
【0078】 [0078]
第1の層間絶縁膜351はその後、パターニングでそれぞれのTFTのソース領域と、ドレイン領域にコンタクトホールが形成された。 The first interlayer insulating film 351 is then a source region of each TFT patterning contact holes in the drain region is formed. そして、ソース電極352、354、355とドレイン電極353、356が形成した。 Then, the source electrode 352,354,355 and the drain electrode 353 and 356 is formed. 図示していないが、本実施例ではこの電極を、チタン膜を100nm、チタンを含むアルミニウム膜300nm、チタン膜150nmをスパッタ法で連続して形成した3層構造の膜を、パターニングして形成した。 Although not shown, the electrodes in this embodiment, 100 nm titanium film, an aluminum film 300nm containing titanium, a layer of three-layer structure formed by successively a titanium film 150nm by sputtering, was formed by patterning .
【0079】 [0079]
こうして図4(A)に示すように、基板301上にCMOS回路と、画素部が形成された。 Thus, as shown in FIG. 4 (A), a CMOS circuit on a substrate 301, a pixel portion is formed. また、画素部のnチャネル型TFTのドレイン側には、画素容量部が同時に形成された。 Further, the drain side of the n-channel type TFT of the pixel portion, the pixel capacitor portion are formed simultaneously.
【0080】 [0080]
次いで、ソース電極352、354、355とドレイン電極353、356と、第1の層間絶縁膜351を覆ってパッシベーション膜357を形成した。 Then, a source electrode 352,354,355 and the drain electrode 353 and 356, to form a passivation film 357 covering the first interlayer insulating film 351. パッシベーション膜357は、窒化シリコン膜で50nmの厚さで形成した。 The passivation film 357 was formed to a thickness of 50nm with a silicon nitride film. さらに、有機樹脂からなる第2の層間絶縁膜358を約1000nmの厚さに形成した。 Furthermore, formation of the second interlayer insulating film 358 made of organic resin is formed to a thickness of about 1000 nm. 有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等を使用することができる。 The organic resin film may be used polyimide, acrylic, polyimide amide. 有機性樹脂膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。 The advantage of using an organic resin film, spots and film forming method is simple, since the dielectric constant is low, a point that the parasitic capacitance can be reduced and the viewpoint of excellent flatness. なお上述した以外の有機性樹脂膜を用いることもできる。 Incidentally organic resin film other than mentioned above can also be used. ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。 Here, after application to the substrate, A thermal polymerization type polyimide is used, it was formed by baking at 300 ° C..
【0081】 [0081]
なお、画素領域における第2の層間絶縁膜358上の一部に、遮光層を形成してもよい。 Incidentally, on a part of the second interlayer insulating film 358 in the pixel region may be formed a light shielding layer. 遮光層は金属膜や顔料を含ませた有機樹脂膜で形成すれば良い。 Shielding layer may be formed of an organic resin film impregnated with a metal film or a pigment.
【0082】 [0082]
次いで、第3の層間絶縁膜361を形成する。 Then, a third interlayer insulating film 361. この第3の層間絶縁膜361は、第2の層間絶縁膜358と同様に、有機樹脂膜を用いて形成すると良い。 The third interlayer insulating film 361, similarly to the second interlayer insulating film 358 may be formed using an organic resin film. そして、第2の層間絶縁膜358と第3の層間絶縁膜361とにドレイン電極356に達するコンタクトホールを形成し、画素電極362を形成した。 Then, a second interlayer insulating film 358 a contact hole is formed to reach the drain electrode 356 and a third interlayer insulating film 361 to form a pixel electrode 362. 画素電極362は、透過型液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い。 Pixel electrode 362, a transparent conductive film in the case of a transmission type liquid crystal display device, a metallic film may be used in the case of a reflective liquid crystal display device. ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成し、画素電極362を形成した。 Here, for a transmission type liquid crystal display device, an indium tin oxide (ITO) film was formed by sputtering to a thickness of 100 nm, to form a pixel electrode 362.
【0083】 [0083]
上記の工程を経て、画素部と、CMOS回路が形成されたアクティブマトリクス基板を形成した。 Through the above steps, to form a pixel portion, an active matrix substrate CMOS circuit is formed. 図5は本実施例のアクティブマトリクス基板の斜視図である。 Figure 5 is a perspective view of an active matrix substrate of this embodiment. アクティブマトリクス基板は、基板400上に形成された、画素部401と、走査線駆動回路402と、信号線駆動回路403で構成される。 The active matrix substrate is formed on the substrate 400, a pixel portion 401, a scanning line drive circuit 402, and a signal line driver circuit 403. これら駆動回路はCMOS回路を基本として構成されている。 These drive circuits are configured based on a CMOS circuit. 走査線(ゲート線)駆動回路402と、信号線(ソース線)駆動回路403はそれぞれゲート配線404とソース配線405で画素部401に接続されている。 A scanning line (gate line) driver circuit 402, the signal line (source line) driver circuit 403 is connected to the pixel portion 401 in the gate wiring 404 and source wiring 405, respectively. 図5中の406は画素電極、407はNTFTからなる画素TFT、408は画素容量を示す。 406 a pixel electrode in FIG. 5, 407 denotes a pixel TFT, 408 made of NTFT indicates the pixel capacitance.
【0084】 [0084]
図6(A)は図5に示した画素部401の上面図であり、ほぼ1画素の上面図である。 6 (A) is a top view of the pixel portion 401 shown in FIG. 5 is a top view of approximately one pixel. 画素部にはnチャネル型TFTが設けられている。 Is n-channel type TFT is provided in the pixel portion. ゲート配線502に連続して形成されるゲート電極520は、図示されていないゲート絶縁膜を介してその下の半導体層と交差している。 Gate electrode 520 is continuously formed in the gate wiring 502 intersects with the semiconductor layer below it through a gate insulating film (not shown). 図示はしていないが、半導体層には、ソース領域、ドレイン領域、第1の不純物領域が形成されている。 Although not shown, the semiconductor layer, a source region, a drain region, the first impurity regions are formed. また、画素TFTのドレイン側には、半導体層と、ゲート絶縁膜と、第1及び第2のゲート電極と同じ材料で形成された電極とから、画素容量506が形成されている。 Further, the drain side of the pixel TFT includes a semiconductor layer, a gate insulating film, and first and second electrodes formed of the same material as a gate electrode, a pixel capacitor 506 are formed. そして、画素容量506に接続した容量配線504が、ゲート配線502と平行に設けられている。 Then, the capacitor wiring 504 connected to the pixel capacitor 506 is provided in parallel with the gate wiring 502. また、図6(A)で示すA―A'に沿った断面構造は、図4(B)に示す画素部の断面図に対応している。 The sectional structure along line A-A 'shown in FIG. 6 (A) corresponds to the sectional view of the pixel portion shown in FIG. 4 (B).
【0085】 [0085]
一方、図6(B)に示すCMOS回路では、pチャネル型TFTにおいてゲート配線509から延在する第3のゲート電極522が、図示されていないゲート絶縁膜を介してその下の半導体層511と交差している。 On the other hand, the CMOS circuit shown in FIG. 6 (B), the third gate electrode 522 extending from the gate line 509 in the p-channel type TFT is a semiconductor layer 511 thereunder via a gate insulating film (not shown) intersect. また、nチャネル型TFTにおいてゲート配線509から延在する第2のゲート電極521(第1のゲート電極も含む)が、図示されていないゲート絶縁膜を介してその下の半導体層510と交差している。 Further, (including the first gate electrode) and the second gate electrode 521 extending from the gate line 509 in the n-channel type TFT is intersects with the semiconductor layer 510 thereunder via a gate insulating film (not shown) ing. 図示はしていないが、pチャネル型TFT及びnチャネル型TFTの半導体層には、ソース領域、ドレイン領域、第1の不純物領域が形成されている。 Although not shown, the semiconductor layer of the p-channel TFT and n-channel type TFT, the source region, the drain region, the first impurity regions are formed. また、pチャネル型TFT及びnチャネル型TFTの半導体層にはソース領域とドレイン領域が形成されている。 The source and drain regions are formed in the semiconductor layer of the p-channel TFT and n-channel type TFT. そして、その位置関係は、B―B'に沿った断面構造は、図4(B)に示すCMOS回路の断面図に対応している。 Then, the positional relationship is cross section taken along B-B 'corresponds to the sectional view of the CMOS circuit shown in FIG. 4 (B).
【0086】 [0086]
本実施例では、画素TFTをダブルゲートの構造としているが、シングルゲートの構造でも良いし、トリプルゲートとしたマルチゲート構造にしても構わない。 In this embodiment, although the structure of the double gate pixel TFT, may be a structure of single gate, but may be a multi-gate structure in which a triple gate. 本実施例のアクティブマトリクス基板の構造は、本実施例の構造に限定されるものではない。 Structure of the active matrix substrate of this embodiment is not limited to the structure of this embodiment. 本願発明の構造は、ゲート電極の構造と、ゲート絶縁膜を介して設けられた半導体層のソース領域と、ドレイン領域と、その他の不純物領域の構成に特徴があるので、それ以外の構成については実施者が適宣決定すれば良い。 Structure of the present invention, a gate electrode structure, and the source region of the semiconductor layer provided via a gate insulating film, a drain region, there is a feature in the configuration of the other impurity region, Other constructions it may be determined by a practitioner as appropriate.
【0087】 [0087]
次いで、アクティブマトリクス基板に配向膜を形成し、対向電極と配向膜とを備えた対向基板(必要があればブラックマスクも備えた)を用意し、アクティブマトリクス基板と対向基板との間に液晶材料を封入すれば図11に示す様な構造のアクティブマトリクス型液晶表示装置(液晶モジュールともいう)が完成する。 Then, the liquid crystal material between to form an alignment film on the active matrix substrate, providing a counter substrate having a counter electrode and an alignment film (required with even black mask if any), the active matrix substrate and the counter substrate if encapsulated active matrix liquid crystal display device of the structure shown in FIG. 11 (also referred to as a liquid crystal module) is completed. 図11は完成したアクティブマトリクス型液晶表示装置の外観を表している。 Figure 11 represents the appearance of an active matrix type liquid crystal display device was completed. 基板1001には画素部1002、信号線駆動回路1003、走査線駆動回路1004、信号処理回路1007が形成され、FPC配線1006が取り付けられている。 Pixel portion 1002 in the substrate 1001, the signal line driver circuit 1003, the scan line driver circuit 1004, the signal processing circuit 1007 are formed, and FPC wiring 1006 is attached. なお、液晶材料を封入する工程は、公知のセル組工程を用いれば良いので詳細な説明は省略した。 The step of sealing the liquid crystal material, and thus a detailed description may be a known cell assembly step was omitted.
【0088】 [0088]
[実施例2] [Example 2]
本実施例では、実施例1において半導体層として用いる結晶質半導体膜を、触媒元素を用いた熱結晶化法により形成する例を示す。 In this embodiment, a crystalline semiconductor film used as the semiconductor layer in Example 1, an example of forming by a thermal crystallization method using a catalytic element. 触媒元素を用いる場合、特開平7−130652号公報、特開平8−78329号公報で開示された技術を用いることが望ましい。 When using a catalytic element, JP-A-7-130652 discloses, it is desirable to use the technique disclosed in JP-A 8-78329 JP.
【0089】 [0089]
ここで、特開平7−130652号公報に開示されている技術を本願発明に適用する場合の例を図7に示す。 Here, an example of a case of applying the technique disclosed in Japanese Patent Laid-Open No. 7-130652 to the present invention in FIG. まず基板601に酸化シリコン膜602を設け、その上に非晶質シリコン膜603を形成した。 First it provided a silicon oxide film 602 on the substrate 601, to form an amorphous silicon film 603 is formed thereon. さらに、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液を塗布してニッケル含有層604を形成した。 Further, to form a nickel-containing layer 604 by applying a nickel acetate solution containing 10ppm of nickel by weight. (図7(A)) (FIG. 7 (A))
【0090】 [0090]
次に、500℃、1時間の脱水素工程の後、500〜650℃で4〜12時間、例えば550℃、8時間の熱処理を行い、結晶質シリコン膜605を形成した。 Then, after the 500 ° C., 1 hour dehydrogenation step, 4-12 hours at 500 to 650 ° C., for example 550 ° C., a heat treatment of 8 hours to form a crystalline silicon film 605. こうして得られた結晶質シリコン膜605は非常に優れた結晶性を有した。 Crystalline silicon film 605 thus obtained had a very good crystallinity. (図7(B)) (FIG. 7 (B))
【0091】 [0091]
また、特開平8−78329号公報で開示された技術は、触媒元素を選択的に添加することによって、非晶質半導体膜の選択的な結晶化を可能としたものである。 The technique disclosed in JP-A 8-78329 Patent Publication, by selectively adding a catalyst element, is obtained by allowing the selective crystallization of the amorphous semiconductor film. 同技術を本願発明に適用した場合について、図8で説明する。 The case of applying the same technique to the present invention will be described in FIG.
【0092】 [0092]
まず、ガラス基板701に酸化シリコン膜702を設け、その上に非晶質シリコン膜703、酸化シリコン膜704を連続的に形成した。 First, a silicon oxide film 702 on a glass substrate 701 provided, amorphous silicon film 703 thereon, a silicon oxide film 704 is continuously formed. この時、酸化シリコン膜704の厚さは150nmとした。 In this case, the thickness of the silicon oxide film 704 was 150 nm.
【0093】 [0093]
次に酸化シリコン膜704をパターニングして、選択的に開孔部705を形成し、その後、重量換算で10ppmのニッケルを含む酢酸ニッケル塩溶液を塗布した。 Then by patterning the silicon oxide film 704 are selectively formed opening 705, followed by applying a nickel acetate solution containing 10ppm of nickel by weight. これにより、ニッケル含有層706が形成され、ニッケル含有層706は開孔部705の底部のみで非晶質シリコン膜702と接触した。 This will form a nickel-containing layer 706, the nickel-containing layer 706 is in contact with the bottom amorphous silicon film 702 only in the opening 705. (図8(A)) (FIG. 8 (A))
【0094】 [0094]
次に、500〜650℃で4〜24時間、例えば570℃、14時間の熱処理を行い、結晶質シリコン膜707を形成した。 Then, 4 to 24 hours at 500 to 650 ° C., for example 570 ° C., a heat treatment of 14 hours to form a crystalline silicon film 707. この結晶化の過程では、ニッケルが接した非晶質シリコン膜の部分が最初に結晶化し、そこから横方向へと結晶化が進行する。 In this crystallization process, first crystallized portion of the amorphous silicon film nickel is in contact, crystallization proceeds from there to the transverse direction. こうして形成された結晶質シリコン膜707は棒状または針状の結晶が集合して成り、その各々の結晶は巨視的にはある特定の方向性をもって成長しているため、結晶性が揃っているという利点がある。 Crystalline silicon film 707 thus formed comprises collectively rod-like or needle-like crystals, for each of the crystals have grown with a particular orientation with macroscopically, that crystallinity is uniform there is an advantage.
【0095】 [0095]
尚、上記2つの技術において使用可能な触媒元素は、ニッケル(Ni)の以外にも、ゲルマニウム(Ge)、鉄(Fe)、パラジウム(Pd)、スズ(Sn)、鉛(Pb)、コバルト(Co)、白金(Pt)、銅(Cu)、金(Au)、といった元素を用いても良い。 The catalyst element can be used in the above two techniques, in addition to nickel (Ni), germanium (Ge), iron (Fe), palladium (Pd), tin (Sn), lead (Pb), cobalt ( Co), platinum (Pt), copper (Cu), gold (Au), elemental may be used such.
【0096】 [0096]
以上のような技術を用いて結晶質半導体膜(結晶質シリコン膜や結晶質シリコンゲルマニウム膜などを含む)を形成し、パターニングを行えば、TFTの半導体層を形成することができる。 Using the above-described technique to form a crystalline semiconductor film (including a crystalline silicon film or a crystalline silicon germanium film), by performing patterning, it is possible to form the semiconductor layer of the TFT. 本実施例の技術を用いて、結晶質半導体膜から作製されたTFTは、優れた特性が得られるが、そのため高い信頼性を要求されていた。 Using the technique of this embodiment, TFT made of a crystalline semiconductor film is superior characteristics can be obtained, therefore has been required high reliability. しかしながら、本願発明のTFT構造を採用することで、本実施例の技術を最大限に生かしたTFTを作製することが可能となった。 However, by adopting the TFT structure of the present invention, the technique of this embodiment it becomes possible to produce a TFT making the best.
【0097】 [0097]
[実施例3] [Example 3]
本実施例は、実施例1で用いられる半導体層を形成する方法として、非晶質半導体膜を初期膜として前記触媒元素を用いて結晶質半導体膜を形成した後で、その触媒元素を結晶質半導体膜から除去する工程を行った例を示す。 This embodiment, as a method for forming a semiconductor layer used in Example 1, after using the catalyst element to the amorphous semiconductor film as an initial film to form a crystalline semiconductor film, a crystalline the catalyst element It shows an example in which the step of removing the semiconductor film. 本実施例ではその方法として、特開平10−135468号公報または特開平10−135469号公報に記載された技術を用いた。 As the method in this embodiment, using the technique described in JP-A-10-135468 discloses or Hei 10-135469.
【0098】 [0098]
同公報に記載された技術は、非晶質半導体膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタリング作用を用いて除去する技術である。 Technique described in this publication is a technique for removing using the gettering action of phosphorus after the crystallization of the catalytic element used for crystallization of the amorphous semiconductor film. 同技術を用いることで、結晶質半導体膜中の触媒元素の濃度を1×10 17 atms/cm 3以下、好ましくは1×10 16 atms/cm 3にまで低減することができる。 By using this technology, the concentration of the catalytic element in the crystalline semiconductor film 1 × 10 17 atms / cm 3 or less, preferably can be reduced to 1 × 10 16 atms / cm 3 .
【0099】 [0099]
本実施例の構成について図9を用いて説明する。 Will be described with reference to FIG configuration of the present embodiment. ここではコーニング社の1737基板に代表される無アルカリガラス基板を用いた。 Here using alkali-free glass substrate typified by a 1737 substrate Corning. 図9(A)では、実施例2で示した結晶化の技術を用いて、下地膜802、結晶質シリコン膜803が形成された状態を示している。 In FIG. 9 (A), by using the crystallization technique shown in the second embodiment and illustrates a state in which the base film 802, the crystalline silicon film 803 is formed. そして、結晶質シリコン膜803の表面にマスク用の酸化シリコン膜804が150nmの厚さに形成され、パターニングにより開孔部が設けられ、結晶質シリコン膜を露出させた領域を設けてある。 Then, the silicon oxide film 804 for masking the surface of the crystalline silicon film 803 is formed to a thickness of 150 nm, the opening portion is provided by patterning, it is provided with a region to expose the crystalline silicon film. そして、リンを添加する工程を実施して、結晶質シリコン膜にリンが添加された領域805が設けられた。 Then, to implement the step of adding phosphorus, region 805 where phosphorus was added is provided on the crystalline silicon film.
【0100】 [0100]
この状態で、窒素雰囲気中で550〜800℃、5〜24時間、例えば600℃、12時間の熱処理を行うと、結晶質シリコン膜にリンが添加された領域805がゲッタリングサイトとして働き、結晶質シリコン膜803に残存していた触媒元素はリンが添加された領域805に偏析させることができた。 In this state, 550 to 800 ° C. in a nitrogen atmosphere, for 5 to 24 hours, for example 600 ° C., the heat treatment is performed for 12 hours, region 805 where phosphorus was added into the crystalline silicon film acts as a gettering site, crystalline the catalyst element remaining in the quality silicon film 803 could be segregated in the region 805 where phosphorus was added.
【0101】 [0101]
そして、マスク用の酸化シリコン膜804と、リンが添加された領域805とをエッチングして除去することにより、結晶化の工程で使用した触媒元素の濃度を1×10 17 atms/cm 3以下にまで低減された結晶質シリコン膜を得ることができた。 Then, a silicon oxide film 804 for masking, by removing by etching a region 805 to which phosphorus is added, the concentration of the catalytic element used in the crystallization step to 1 × 10 17 atms / cm 3 or less It could be obtained a reduced crystalline silicon film to. この結晶質シリコン膜はそのまま実施例1で示した本願発明のTFTの半導体層として使用することができた。 The crystalline silicon film could be used as a semiconductor layer of a TFT of the present invention shown as in Example 1.
【0102】 [0102]
なお、本実施例の構成は実施例2の構成と組み合わせることが可能である。 The constitution of this embodiment can be combined with the configuration of the second embodiment.
【0103】 [0103]
[実施例4] [Example 4]
本実施例では、実施例3で示したする工程において、半導体層とゲート絶縁膜を形成する他の実施形態を示す。 In this embodiment, in the process of that shown in Example 3, it shows another embodiment of forming the semiconductor layer and the gate insulating film. そして、本実施例の構成を図10で説明する。 Then, the configuration of the embodiment in FIG 10.
【0104】 [0104]
ここでは、少なくとも700〜1100℃程度の耐熱性を有する基板が必要であり、石英基板901が用いられた。 Here, it is necessary substrate having at least 700 to 1100 ° C. heat resistance of about, a quartz substrate 901 was used. そして実施例2または実施例3で示した技術を用い、結晶質半導体が形成され、これをTFTの半導体層にするために、島状にパターニングして半導体層902、903を形成した。 Then using the technique shown in Example 2 or Example 3, crystalline semiconductor is formed, in order to do this semiconductor layer of the TFT, to form a semiconductor layer 902 and 903 is patterned into an island shape. そして、半導体層902、903を覆って、ゲート絶縁膜904として酸化シリコンを主成分とする膜で形成した。 Then, over the semiconductor layer 902 and 903, and a film composed mainly of silicon oxide as the gate insulating film 904. 本実施例では、プラズマCVD法で窒化酸化シリコン膜を70nmの厚さで形成した。 In this embodiment, a silicon nitride oxide film was formed to a thickness of 70nm by plasma CVD. (図10(A)) (FIG. 10 (A))
【0105】 [0105]
そして、ハロゲン(代表的には塩素)と酸素を含む雰囲気中で熱処理を行った。 Then, (typically chlorine) halogen was heat-treated in an atmosphere containing oxygen and. 本実施例では、950℃、30分とした。 In this embodiment, 950 ° C., was 30 minutes. 尚、処理温度は700〜1100℃の範囲で選択すれば良く、処理時間も10分から8時間の間で選択すれば良かった。 Note that the processing temperature may be selected in the range of 700 to 1100 ° C., you should choose between processing time 10 minutes to 8 hours. (図10(B)) (FIG. 10 (B))
【0106】 [0106]
その結果、本実施例の条件では、半導体層902、903とゲート絶縁膜904との界面で熱酸化膜が形成され、ゲート絶縁膜907が形成された。 As a result, the conditions of this embodiment, the thermal oxide film is formed at the interface between the semiconductor layer 902, 903 and the gate insulating film 904, the gate insulating film 907 is formed.
【0107】 [0107]
以上の工程で作製されたゲート絶縁膜907は、絶縁耐圧が高く半導体層905、906とゲート絶縁膜907の界面は非常に良好なものであった。 The above steps the gate insulating film 907 made in the interface between the insulating withstand voltage is high semiconductor layer 905 and the gate insulating film 907 was very good. 本願発明のTFTの構成を得るためには、以降の工程は実施例1に従えばよい。 To obtain the TFT structure of the present invention, subsequent steps may follow in Example 1.
【0108】 [0108]
[実施例5] [Example 5]
本実施例では、実施例2で示した触媒元素を用いた熱結晶化法を用いて、実施例1の半導体層を形成した場合、実施例3とは異なる方法により、触媒元素を結晶質半導体膜から除去する工程を行った例を図13に示す。 In this embodiment, by using a thermal crystallization method using a catalytic element shown in Embodiment 2, the case of forming a semiconductor layer in Example 1, by a method different from the third embodiment, the crystalline semiconductor catalyst element the example in which the step of removing the film shown in FIG. 13. 本実施例では、図3(D)で示される状態を得た後、熱処理を行い、触媒元素をリンのゲッタリング作用を用いて除去する工程である。 In this embodiment, after obtaining the state shown in FIG. 3 (D), the heat treatment is performed, a step of removing by using the gettering action of phosphorus catalyst element. 基本的な工程は実施例1及び実施例2に従うものであるので、相違点のみに着目して説明する。 The basic process is in accordance with Example 1 and Example 2 will be described focusing only on the differences. なお、図13(A)と図3(D)は同一である。 Note that FIG. 3 FIG. 13 (A) (D) are identical. また、簡略化のため、図3と同じ符号を用いた。 Also, for simplicity, we are using the same reference numerals as in FIG.
【0109】 [0109]
まず、実施例2で示す方法で得られる結晶質シリコン膜を半導体層303〜305として用い、実施例1に従って図3(D)に示す状態を得た。 First, using a crystalline silicon film obtained by the method shown in Example 2 as the semiconductor layer 303 to 305, to obtain a state shown in FIG. 3 (D) according to Example 1. (図13(A))ただし、不純物領域335、336、339、340、343、344、347に添加されるリンの濃度を1×10 19 〜1×10 21 atms/cm 3とするのが好ましく、ここでは1×10 20 atms/cm 3とした。 (FIG. 13 (A)), however, it is preferably the concentration of phosphorus added to the impurity regions 335,336,339,340,343,344,347 and 1 × 10 19 ~1 × 10 21 atms / cm 3 here was 1 × 10 20 atms / cm 3 .
【0110】 [0110]
リンが添加された後、窒素雰囲気中で500〜800℃、1〜24時間、例えば600℃、12時間の加熱処理の工程を行った。 After phosphorus is added, 500 to 800 ° C. in a nitrogen atmosphere, for 1 to 24 hours, for example 600 ° C., it was carried out the steps of heat treatment for 12 hours. (図13(B))この工程により、添加されたn型及びp型を付与する不純物元素を活性化することができた。 (FIG. 13 (B)) This step was able to activate the impurity element imparting the added n-type and p-type. さらに、前記リンが添加された不純物領域335、336、339、340、343、344、347がゲッタリングサイトとなり、結晶化の工程の後残存していた触媒元素を偏析させることができた。 Further, the impurity region 335,336,339,340,343,344,347 which phosphorus is added is a gettering site, could be segregated remaining have catalytic element after the crystallization step. その結果、チャネル領域から触媒元素を除去し、触媒元素の濃度を1×10 17 atms/cm 3以下にまで低減することができた。 As a result, removal of the catalyst element from the channel region, it was possible to reduce the concentration of the catalytic element to less than 1 × 10 17 atms / cm 3 .
【0111】 [0111]
図13(B)の工程が終了し、第2のゲート電極を選択的に除去(図13(C))したら、以降の工程は実施例1の工程に従い、アクティブマトリクス基板を作製することができた。 Figure 13 process is finished (B), If the second gate electrode is selectively removed (FIG. 13 (C)), the subsequent steps in accordance with the procedure of Example 1, it is possible to produce an active matrix substrate It was.
【0112】 [0112]
なお、本実施例の構成は実施例1〜4のいずれの構成も自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined any structure described in Embodiments 1-4.
【0113】 [0113]
[実施例6] [Example 6]
本実施例では、実施例1と異なるパターンのレジストマスクを用いて所望の領域における第2の電極を除去した例を示す。 In this embodiment, an example of removing the second electrode in the desired region by using a resist mask of a different pattern as in Example 1. なお、図14(A)は図3(D)に相当する。 Incidentally, FIG. 14 (A) corresponds in Figure 3 (D).
【0114】 [0114]
まず、実施例1に従って図3(D)に示す状態を得た。 First, to obtain a state shown in FIG. 3 (D) according to Example 1. (図14(A)) (FIG. 14 (A))
【0115】 [0115]
次いで、CMOS回路のNTFTのレジストマスク1401を第2のゲート配線上に形成した。 Then, to form a resist mask 1401 NTFT of the CMOS circuit on the second gate wiring. (図14(B))なお、画素容量部においては、実施例1と同形状のレジストマスクを同時に形成した。 (FIG. 14 (B)) In the pixel capacitor section to form a resist mask having the same shape as in Example 1 at the same time.
【0116】 [0116]
次いで、実施例1と同様にエッチングを行い、CMOS回路におけるPTFTの第2のゲート電極、画素部におけるNTFTの第2のゲート電極、及びCMOS回路におけるNTFTの第2のゲート電極の一部を除去して、図14(C)で示す状態を形成した。 Then, etching is performed in the same manner as in Example 1, removing a portion of the second gate electrode of the NTFT in the second gate electrode, the second gate electrode of the NTFT in the pixel portion, and a CMOS circuit PTFT of the CMOS circuit There was formed a state shown in FIG. 14 (C). レジストマスク1401を適宜調節することによって、第2のゲート電極と第1の不純物領域が重なっている領域を制御して、オフ電流を低減するとともに、十分なオン電流を確保した。 By adjusting the resist mask 1401 as appropriate, by controlling the region where the first impurity region and the second gate electrode are overlapped, thereby reducing the off-current, to ensure a sufficient ON current. なお、ここでの第2のゲート電極1402の端部は、第1の不純物領域と第2の不純物領域の境界に一致しない状態となる。 Here, an end portion of the second gate electrode 1402, the a state that does not match the boundary of the first impurity region and the second impurity regions.
【0117】 [0117]
本実施例において、レジストマスク1401の形状を実施者が適宜変更することは可能である。 In this embodiment, the shape of the practitioner of the resist mask 1401 is possible to change as appropriate. 例えば、図15に示したように、CMOS回路のNTFTのドレイン領域側のみに第2のゲート電極1501を残存させる構成としてもよい。 For example, as shown in FIG. 15, it may be configured to leave the second gate electrode 1501 only in the drain region side of the NTFT of the CMOS circuit.
【0118】 [0118]
なお、本実施例の構成は実施例1〜5のいずれの構成も自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined any structure described in Embodiments 1-5.
【0119】 [0119]
[実施例7] [Example 7]
本実施例では、実施例6とは異なる方法によって、第2の電極の一部を除去する例を図16に示す。 In this embodiment, by a method different from the embodiment 6, an example of removing part of the second electrode in FIG. 16.
【0120】 [0120]
まず、実施例1に従っての図3(C)に示す状態を得た。 First, to obtain a state shown in FIG. 3 (C) in accordance with Example 1.
【0121】 [0121]
次いで、実施例1に従って第2のゲート電極を形成するが、本実施例では、ゲート電極形成時に使用したレジストマスク1601を残存させたまま、n型不純物領域を形成した。 Then, while forming a second gate electrode in accordance with Example 1, in this embodiment, while keeping the remaining resist mask 1601 used during gate electrode formation, the n-type impurity regions. (図16(A)) (FIG. 16 (A))
【0122】 [0122]
次いで、レジストマスク1601をマスクとして等方性エッチングを行い、露呈している第2のゲート電極の一部を除去した。 Next, by isotropic etching using the resist mask 1601 as a mask to remove a portion of the second gate electrode are exposed. エッチングは、溶液を用いるウエットエッチング法を用いてもよいし、ガスを用いたドライエッチング法を用いてもよい。 Etching, to the solution may be used wet etching method using, may be used dry etching method using a gas. このエッチング工程によって形成された第2のゲート電極は端部が0.5μm後退した。 A second gate electrode formed by this etching process end is 0.5μm retracted. この工程によって、図1(B)のL2に相当する線幅が0.3〜14μm、代表的には0.8〜8μmとなった。 In this step, the line width corresponding to L2 shown in FIG. 1 (B) is 0.3~14Myuemu, typically it became 0.8~8Myuemu. (図16(B)) (FIG. 16 (B))
【0123】 [0123]
次いで、レジストマスク1601を除去した後、再度レジストマスク1602を形成した。 Then, after removing the resist mask 1601 to form a resist mask 1602 again. 次いで、実施例1と同様に第2のゲート電極のみをエッチングで除去した。 Then removing only the second gate electrode by etching in the same manner as in Example 1. (図16(C)) (FIG. 16 (C))
【0124】 [0124]
以降の工程は実施例1に従えば、図16(C)に示した構成が得られる。 In subsequent steps follow Example 1, the configuration shown in Figure 16 (C) is obtained.
【0125】 [0125]
こうしてnチャネル型TFTのLDD領域のうち、第2のゲート電極1603と重なるチャネル形成領域に近い部分と、第2ゲート電極と重ならない領域を形成することができた。 Thus among the LDD region of the n-channel TFT, and the portion close to the channel forming region overlapping the second gate electrode 1603, it was possible to form a region which does not overlap with the second gate electrode.
【0126】 [0126]
本実施例も実施例6と同様に、レジストマスク1601を適宜調節することによって、第2のゲート電極と第1の不純物領域が重なっている領域を制御して、オフ電流を低減するとともに、十分なオン電流を確保することができた。 Similar to the embodiment also Example 6, by adjusting the resist mask 1601 as appropriate, by controlling the region where the first impurity region and the second gate electrode are overlapped, thereby reducing the off current, sufficient it was able to secure an on-current.
【0127】 [0127]
なお、本実施例の構成は実施例1〜5のいずれの構成も自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined any structure described in Embodiments 1-5.
【0128】 [0128]
[実施例8] [Example 8]
実施例1では第1及び第3のゲート電極にTa、第2のゲート電極にCrを用い、ウエットエッチングを用いて、第2のゲート電極のみを除去した方法による例を示したが、本実施例では第1及び第3のゲート電極と第2のゲート電極との組み合わせが実施例1とは異なる例を示す。 Example 1 In Ta in the first and third gate electrode, using the Cr to the second gate electrode, by wet etching, an example of the method of removing only the second gate electrode, this embodiment the example shows a different example of the combination in the first embodiment the first and third gate electrode and the second gate electrode of.
【0129】 [0129]
本実施例では、第1及び第3のゲート電極材料にAl、第2のゲート電極材料に導電性を付与する不純物がドープされた珪素膜(以下、導電性珪素膜と呼ぶ)を用いた。 In this embodiment, Al in the first and third gate electrode material, impurity imparting conductivity to the second gate electrode material is doped silicon film (hereinafter, referred to as a conductive silicon film) was used. 第2のゲート電極として導電性珪素膜を用いた場合の優位点として、第1のゲート電極に対する被覆性が高い点、ファインパターンが得やすいという点、絶縁膜(特にゲート絶縁膜)中へ拡散する恐れがない点などが挙げられる。 As advantage in the case of using the conductive silicon film as a second gate electrode, in terms of high coverage to the first gate electrode, that fine pattern is easily obtained, diffuse into the insulating layer (especially the gate insulating film) in no risk of the point, and the like. また、周期律表の13族または15族に属する元素、炭素、窒素、酸素といった元素を添加することで容易に導電性を調節できる点も優位点の一つである。 Also, one of the Group 13 or an element belonging to Group 15, carbon, nitrogen, and that can be adjusted easily conductivity by adding oxygen, such as elemental advantage of the periodic table.
【0130】 [0130]
実施例1に従い図3(D)の状態を得た後、図3(E)の工程においてフッ素系のエッチャントガスを用いてドライエッチング(CF 4 +O 2の混合ガス)を行い、第2のゲート電極のみを除去した。 After obtaining the state in FIG. 3 (D) according to Example 1, subjected to dry etching (gas mixture of CF 4 + O 2) by using a fluorine-based etchant gas in the step of FIG. 3 (E), the second gate the electrode only was removed. なお、このエッチングの際、同時にゲート絶縁膜も若干エッチングされるため、注意が必要である。 At the time of this etching, because it is slightly etched gate insulating film is also at the same time, care must be taken.
【0131】 [0131]
なお、本実施例においては、第1のゲート電極と第2のゲート電極とのエッチングガス(フッ素系のエッチャントガス)の選択比が十分あるため、制御性よく第2のゲート電極のみを除去することができた。 In the present embodiment, since the selective ratio of the etching gas between the first gate electrode and the second gate electrode (fluorine-based etchant gas) it is sufficient to remove only good controllability second gate electrode it could be. また、第2のゲート電極のドープされたシリコンに代えて、同様にタンタル(Ta)を用いることもできる。 In place of the doped silicon of the second gate electrode, similarly it is also possible to use a tantalum (Ta).
【0132】 [0132]
なお、本実施例の構成は実施例1〜7のいずれの構成も自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined any structure described in Embodiments 1-7.
【0133】 [0133]
[実施例9] [Example 9]
本実施例では第1のゲート電極及び第2のゲート電極の構造に関する一実施形態を図17に示す。 In the present embodiment illustrates an embodiment relating to the structure of the first gate electrode and second gate electrode in FIG. 17.
【0134】 [0134]
図17(A)は、ゲート絶縁膜1700上に形成する第1のゲート電極1705として、クロム(第1の導電層1701)と銅(第2の導電層1702)とチタン(第3の導電層1703)との積層膜を用い、第2のゲート電極1704として導電性を付与する不純物がドープされた珪素膜を用いた例である。 FIG. 17 (A) as a first gate electrode 1705 is formed on the gate insulating film 1700, chrome and titanium (third conductive layer (first conductive layer 1701) and copper (second conductive layer 1702) a laminated film of 1703), an impurity imparting conductivity as the second gate electrode 1704 is an example in which a doped silicon film.
【0135】 [0135]
第1のゲート電極の材料と第2のゲート電極の材料とは、ドライエッチング(CF 4 +O 2の混合ガス)による選択比が充分あるため、選択的に第1のゲート電極のみを残存させることができる。 A material of the first gate electrode and the material of the second gate electrode, since the selection ratio by dry etching (gas mixture of CF 4 + O 2) is sufficient, thereby leaving only the first gate electrode selectively can. 低抵抗な材料である銅を使用することで配線抵抗を低減することができた。 It was possible to reduce the wiring resistance by the use of copper which is a low resistance material. また、第1のゲート電極として、チタン(第1の導電層1701)とアルミニウム(第2の導電層1702)とチタン(第3の導電層1703)との積層膜を用い、第2のゲート電極としてタンタルを使用する構成としてもよい。 Further, as the first gate electrode, a stacked film of a titanium (first conductive layer 1701) and aluminum (second conductive layer 1702) and the titanium (the third conductive layer 1703), a second gate electrode tantalum may be used as the structure to be used as a.
【0136】 [0136]
図17(B)は第1のゲート電極1709として、クロム(第1の導電層1706)とタンタル(第2の導電層1707)との積層膜を用い、第2のゲート電極1708としてモリブデンを用いた例である。 As Figure 17 (B) is the first gate electrode 1709, a stacked film of chromium (first conductive layer 1706) and tantalum (second conductive layer 1707), use of molybdenum as a second gate electrode 1708 it is an example you were.
【0137】 [0137]
この時、図17(B)に示すように第2の導電層の幅を第1の導電層の幅よりも狭くすることによって、第1のゲート電極を階段状に形成することができる。 At this time, by narrower than the width of the width of the second conductive layer as shown in FIG. 17 (B) a first conductive layer, it is possible to form the first gate electrode in a stepwise manner. こうすることによって第2のゲート電極の被覆性が高まり、断線等の不良を防ぐことができる。 Coverage of the second gate electrode is increased by doing so, it is possible to prevent defects such as disconnection. なお、本実施例では段差は一つしか形成されてないが、多数の段差を形成した多段階形状であるとさらによい。 Although only it has been formed one step is in this embodiment, even better if there multistage shape formed numerous steps.
【0138】 [0138]
次に、図17(C)に示す構造は、図17(B)に示した構造において第1の導電層1706をテーパー状にエッチングした場合の例である。 Next, the structure shown in FIG. 17 (C) is an example in which etching the first conductive layer 1706 in a tapered shape in the structure shown in FIG. 17 (B). この形状は、図17(B)の際に説明したように第2の導電層1707の一部をエッチングした後、傘のように残ったフォトレジスト膜を用いてエッチングを行えば第1の導電層にテーパーを形成することができる。 This shape after etching a portion of the second conductive layer 1707 as described in the FIG. 17 (B), the first conductive by performing the etching by using the photoresist film remaining as umbrella it is possible to form a taper in the layer. この時、第1のゲート電極においてテーパーを有した第1の導電層1710、1708は第2の導電層である。 At this time, first conductive layers 1710,1708 having a taper in the first gate electrode is a second conductive layer.
【0139】 [0139]
この時、テーパー角は8〜40度とすればよい。 At this time, the taper angle may be set to 8 to 40 degrees. さらに図17(A)及び図17(B)の構造において第2の導電層をテーパー形状に形成しても有効である。 The second conductive layer is also effective to form the tapered shape in the structure of yet FIG 17 (A) and FIG. 17 (B).
【0140】 [0140]
なお、本実施例の構成は実施例1〜8のいずれの構成も自由に組み合わせることが可能である。 The constitution of this embodiment can be freely combined any structure described in Embodiments 1-8.
【0141】 [0141]
[実施例10] [Example 10]
本実施例では、上記各実施例1〜9を利用して得られる本発明のCMOS回路や画素部は、様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)を表示部として用いた電子機器に適用することができる。 In this embodiment, CMOS circuit and the pixel portion of the present invention obtained by using the above-described embodiments 1 to 9, various electro-optical devices (active matrix type liquid crystal display, active matrix EL display, active matrix type EC display) can be applied to an electronic device using a display unit.
【0142】 [0142]
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。 As such electronic equipment, a video camera, a digital camera, a projector (rear type or front type), a head-mounted display (goggle type display), a car navigation system, a personal computer, a portable information terminal (mobile computer, mobile phone, or an electronic book etc.), and the like. それらの一例を図12及び図18に示す。 Examples thereof are shown in FIGS. 12 and 18.
【0143】 [0143]
図12(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004で構成される。 Figure 12 (A) is a personal computer, a main body 2001, an image input unit 2002, a display portion 2003, a keyboard 2004. 本願発明を画像入力部2002、表示部2003やその他の信号制御回路に適用することができる。 It can be applied to the present invention an image input unit 2002, a display portion 2003 and other signal control circuits.
【0144】 [0144]
図12(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106で構成される。 And FIG. 12 (B) is a video camera, and a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106. 本願発明を表示部2102、音声入力部2103やその他の信号制御回路に適用することができる。 Display unit 2102 of the present invention can be applied to the audio input unit 2103 and other signal control circuits.
【0145】 [0145]
図12(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205で構成される。 Figure 12 (C) is a mobile computer, and a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display portion 2205. 本願発明は表示部2205やその他の信号制御回路に適用できる。 The present invention can be applied to the display portion 2205 and other signal control circuits.
【0146】 [0146]
図12(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303で構成される。 Figure 12 (D) shows a goggle type display including a main body 2301, a display portion 2302, and an arm portion 2303. 本発明は表示部2302やその他の信号制御回路に適用することができる。 The present invention can be applied to the display portion 2302 and other signal control circuits.
【0147】 [0147]
図12(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405で構成される。 Figure 12 (E) is a recording medium (hereinafter, referred to as a recording medium) which records a program a player using a main body 2401, a display portion 2402, speaker portions 2403, a recording medium 2404, and operation switches 2405. なお、この装置は記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 In addition, this device DVD as a recording medium (Digtial Versatile Disc), a CD and the like, it is possible to perform music appreciation, film appreciation, games and the Internet. 本発明は表示部2402やその他の信号制御回路に適用することができる。 The present invention can be applied to the display portion 2402 and other signal control circuits.
【0148】 [0148]
図12(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)で構成される。 Figure 12 (F) is a digital camera, and a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown). 本願発明を表示部2502やその他の信号制御回路に適用することができる。 It can be applied to the present invention to the display portion 2502 and other signal control circuits.
【0149】 [0149]
図18(A)はフロント型プロジェクターであり、投射装置2601、スクリーン2602で構成される。 FIG. 18 (A) is a front type projector, a projection device 2601 and a screen 2602. 本発明は投射装置の一部である液晶表示装置やその他の信号制御回路に適用することができる。 The present invention can be applied to a liquid crystal display device and other signal control circuit which is part of the projection device.
【0150】 [0150]
図18(B)はリア型プロジェクターであり、本体2701、投射装置2702、ミラー2703、スクリーン2704で構成される。 And FIG. 18 (B) is a rear type projector including a main body 2701, a projection device 2702, a mirror 2703 and a screen 2704. 本発明は投射装置やその他の信号制御回路に適用することができる。 The present invention can be applied to a projection device and other signal control circuits.
【0151】 [0151]
なお、図18(C)は、図18(A)及び図18(B)中における投射装置2601、2702の構造の一例を示した図である。 Incidentally, FIG. 18 (C) is a diagram showing an example of the structure of the projection apparatus 2601 and 2702 in FIG. 18 (A) and 18 in (B). 投射装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。 Projection apparatus 2601 and 2702, the light source optical system 2801, mirrors 2802,2804~2806, dichroic mirror 2803, and a prism 2807, a liquid crystal display device 2808, a phase difference plate 2809, a projection optical system 2810. 投射光学系2810は、投射レンズを含む光学系で構成される。 The projection optical system 2810 comprises an optical system including a projection lens. 本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。 This embodiment is an example of a three-plate type, but it is not limited to, for example, a single plate type may be used. また、図18(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。 Further, FIG. 18 (C) a practitioner as appropriate in the light path indicated by an arrow in, and an optical lens, a film having a polarization function, a film for adjusting phase difference, be provided with an IR film good.
【0152】 [0152]
また、図18(D)は、図18(C)中における光源光学系2801の構造の一例を示した図である。 Further, FIG. 18 (D) is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 18 (C) in. 本実施例では、光源光学系2801は、リフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。 In this embodiment, the light source optical system 2801 comprises a reflector 2811, light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815 and a condenser lens 2816. なお、図18(D)に示した光源光学系は一例であって特に限定されない。 The light source optical system shown in FIG. 18 (D) is not particularly limited merely an example. 例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。 For example, the operator light source optical system, an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference may be provided an IR film.
【0153】 [0153]
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。 As described above, the applicable range of the present invention can be applied to very wide, the electronic devices in all fields. また、本実施例の電子機器は実施例1〜9のどのような組み合わせからなる構成を用いても実現することができる。 The electronic device of this embodiment can be realized by using a combination of constitutions in Example 1-9 throat.
【0154】 [0154]
〔実施例11〕 Example 11
本実施例では、本願発明を用いてEL(エレクトロルミネッセンス)表示装置を作製した例について説明する。 In this embodiment, EL for example of manufacturing the (electroluminescence) display device will be described with reference to the present invention.
【0155】 [0155]
図19(A)は本願発明を用いたEL表示装置の上面図である。 Figure 19 (A) is a top view of an EL display device using the present invention. 図19(A)において、4010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至り、外部機器へと接続される。 In FIG. 19 (A), 4010 denotes a substrate, 4011 denotes a pixel portion, a source side driving circuit 4012, 4013 denotes a gate side driver circuit, each driver circuit reaches the FPC4017 via wires 4014-4016, to an external device It is connected to.
【0156】 [0156]
図19(B)は本実施例のEL表示装置の断面構造である。 Figure 19 (B) is a cross-sectional structure of the EL display device of this embodiment. このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材6000、シール材7000、密封材(第2のシール材)7001が設けられている。 In this case, at least the pixel portion, preferably the driving circuits and the pixel portion cover material 6000 so as to surround the sealant 7000, the sealing material (a second sealing material) 7001 is provided.
【0157】 [0157]
また、基板4010、下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形成されている。 Also, the substrate 4010, a driving circuit TFT on the base film 4021 (however, here illustrates the CMOS circuit combining an n-channel type TFT and p-channel type TFT.) 4022 and the pixel portion for 4023 (however, is shown here only a TFT for controlling the current to the EL element.) are formed.
【0158】 [0158]
なお、本願発明は、駆動回路用TFT4022、画素部用TF4023に際して用いることができる。 Incidentally, the present invention provides a driving circuit for TFT4022, it can be used when a pixel portion for TF4023.
【0159】 [0159]
本願発明を用いて駆動回路用TFT4022、画素部用TFT4023が完成したら、樹脂材料でなる層間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続する透明導電膜でなる画素電極4027を形成する。 Drive circuit using the present invention TFT4022, After completing the pixel portion for TFT4023 is a transparent conductive film electrically connected to a drain of the pixel portion for TFT4023 on the interlayer insulating film (flattening film) 4026 made of a resin material forming a pixel electrode 4027 made. 透明導電膜としては、酸化インジウムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合物を用いることができる。 The transparent conductive film may be a compound (called ITO) or a compound of indium oxide and zinc indium oxide and tin oxide. そして、画素電極4027を形成したら、絶縁膜4028を形成し、画素電極4027上に開口部を形成する。 Then, after forming the pixel electrode 4027, the insulating film 4028 to form an opening on the pixel electrode 4027.
【0160】 [0160]
次に、EL層4029を形成する。 Next, an EL layer 4029. EL層4029は公知のEL材料(正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または単層構造とすれば良い。 EL layer 4029 is known EL materials (hole injection layer, a hole transport layer, light emitting layer, an electron transport layer or an electron injection layer) may be a laminate structure or a single layer structure by freely combining. どのような構造とするかは公知の技術を用いれば良い。 What a structure may be a known technique. また、EL材料には低分子系材料と高分子系(ポリマー系)材料がある。 Further, the EL material is a low molecular weight material and a high molecular (polymer) material. 低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。 When using a low molecular material used deposition method but, in the case where a polymer-based material, a spin coating method, it is possible to use a simple method such as printing method or an inkjet method.
【0161】 [0161]
本実施例では、シャドーマスクを用いて蒸着法によりEL層を形成する。 In this embodiment, the EL layer is formed by vapor deposition through a shadow mask. シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青色発光層)を形成することで、カラー表示が可能となる。 Emitting layer capable of different emission wavelengths for each pixel using a shadow mask (red emission layer, green light emitting layer and blue light emitting layer) by forming a, it is possible to color display. その他にも、色変換層(CCM)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。 Besides, a method combining the color conversion layer (CCM) and a color filter, there is a method of combining a white light emitting layer and a color filter may be used any method. 勿論、単色発光のEL表示装置とすることもできる。 Of course, it is also possible to an EL display device of monochromatic light emission.
【0162】 [0162]
EL層4029を形成したら、その上に陰極4030を形成する。 After forming the EL layer 4029, forming the cathode 4030 is formed thereon. 陰極4030とEL層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。 It is desirable that moisture and oxygen existing in the interface between the cathode 4030 and the EL layer 4029 is kept removed as much as possible. 従って、真空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。 Therefore, either continuously formed EL layer 4029 and the cathode 4030 in a vacuum to form an EL layer 4029 in an inert atmosphere, it is necessary to make such contrivance that form the cathode 4030 without exposure to the atmosphere. 本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。 Enabling the above-described film deposition by use of the deposition apparatus of multi-chamber system (cluster tool system) in this embodiment.
【0163】 [0163]
なお、本実施例では陰極4030として、LiF(フッ化リチウム)膜とAl(アルミニウム)膜の積層構造を用いる。 Incidentally, as the cathode 4030 in this embodiment, a lamination structure of a LiF (lithium fluoride) film and an Al (aluminum) film. 具体的にはEL層4029上に蒸着法で1nm厚のLiF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する。 Specifically, forms a 1nm thick LiF (lithium fluoride) film with evaporation on the EL layer 4029, to form an aluminum film of 300nm thickness is formed thereon. 勿論、公知の陰極材料であるMgAg電極を用いても良い。 Of course, it may be used MgAg electrode, a known cathode material. そして陰極4030は4031で示される領域において配線4016に接続される。 The cathode 4030 is connected to the wiring 4016 in a region indicated by 4031. 配線4016は陰極4030に所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFPC4017に接続される。 Wiring 4016 is a power supply line for applying a predetermined voltage to the cathode 4030 is connected to FPC4017 through a conductive paste material 4032.
【0164】 [0164]
4031に示された領域において陰極4030と配線4016とを電気的に接続するために、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある。 To electrically connect the cathode 4030 and the wiring 4016 in the region shown in 4031, it is necessary to form a contact hole in the interlayer insulating film 4026 and the insulating film 4028. これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良い。 These may by forming during the etching of the interlayer insulating film 4026 (pixels when forming the electrode contact hole) and during etching of the insulating film 4028 (when forming the opening portion before forming the EL layer). また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチングしても良い。 Further, when etching the insulating film 4028 may be etched together, the interlayer insulating film 4026. この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。 In this case, if the interlayer insulating film 4026 and the insulating film 4028 are the same resin material, it is possible to make the shape of the contact holes of good.
【0165】 [0165]
このようにして形成されたEL素子の表面を覆って、パッシベーション膜6003、充填材6004、カバー材6000が形成される。 Covering the surface of the thus EL elements formed, a passivation film 6003, a filler 6004, a cover member 6000 is formed.
【0166】 [0166]
さらに、EL素子部を囲むようにして、カバー材6000と基板4010の内側にシール材が設けられ、さらにシール材7000の外側には密封材(第2のシール材)7001が形成される。 Furthermore, so as to surround the EL element portion, the sealing member is formed inside of the covering material 6000 and the substrate 4010, further sealing material on the outside of the sealing member 7000 (second sealing material) 7001 is formed.
【0167】 [0167]
このとき、この充填材6004は、カバー材6000を接着するための接着剤としても機能する。 At this time, this filler 6004 also functions as an adhesive for bonding the covering material 6000. 充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate). この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。 It is preferable to form a desiccant in the filling material 6004, since a moisture absorption can be maintained.
【0168】 [0168]
また、充填材6004の中にスペーサーを含有させてもよい。 It may also contain a spacer into the filling material 6004. このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。 In this case, the particulate material comprising a spacer or the like BaO, may be imparted the moisture absorption in the spacers.
【0169】 [0169]
スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。 When using spacers, the passivation film 6003 can relieve the spacer pressure. また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。 In addition to the passivation film, it may be provided such as a resin film to relieve the spacer pressure.
【0170】 [0170]
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 As the covering material 6000, there can be used a glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic film. なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。 In the case of using PVB or EVA as the filler 6004, it is preferable to use a sheet of sandwiched tens μm of aluminum foil by a PVF film or a Mylar film.
【0171】 [0171]
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。 However, depending on the direction of light emission from the EL element (a light radiation direction), the cover material 6000 should have a light transparency.
【0172】 [0172]
また、配線4016はシール材7000および密封材7001と基板4010との隙間を通ってFPC4017に電気的に接続される。 The wiring 4016 FPC4017 is electrically connected to through the gap between the sealing material 7000 and sealing material 7001 and the substrate 4010. なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材7000および密封材7001の下を通ってFPC4017に電気的に接続される。 Note that, although described wiring 4016 is electrically connected to FPC4017 passing under the sealing material 7000 and sealing material 7001 and the other wirings 4014 and 4015 as well.
【0173】 [0173]
[実施例12] [Example 12]
本実施例では、本願発明を用いて実施例11とは異なる形態のEL表示装置を作製した例について、図20(A)、(B)を用いて説明する。 In this embodiment, the example of manufacturing an EL display device of a different form from that of Example 11 using the present invention, FIG. 20 (A), is described with reference to (B). 図19(A)、19(B)と同じ番号のものは同じ部分を指しているので説明は省略する。 Figure 19 (A), since the 19 (B) and the same number as refer to the same parts described will be omitted.
【0174】 [0174]
図20(A)は本実施例のEL表示装置の上面図であり、図20(A)をA―A'で切断した断面図を図20(B)に示す。 Figure 20 (A) is a top view of the EL display device of this embodiment, shown in FIG. 20 (B) a sectional view taken along the line in FIG. 20 (A) to A-A '.
【0175】 [0175]
実施例11に従って、EL素子の表面を覆ってパッシベーション膜6003までを形成する。 According to Example 11, the passivation film 6003 is formed to cover the surface of the EL element.
【0176】 [0176]
さらに、EL素子を覆うようにして充填材6004を設ける。 Furthermore, providing the filling material 6004 so as to cover the EL element. この充填材6004は、カバー材6000を接着するための接着剤としても機能する。 The filling material 6004 also functions as an adhesive for bonding the covering material 6000. 充填材6004としては、PVC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。 As the filler 6004, PVC (polyvinyl chloride), epoxy resin, silicone resin, PVB (polyvinyl butyral), or EVA (ethylene vinyl acetate). この充填材6004の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。 It is preferable to form a desiccant in the filling material 6004, since a moisture absorption can be maintained.
【0177】 [0177]
また、充填材6004の中にスペーサーを含有させてもよい。 It may also contain a spacer into the filling material 6004. このとき、スペーサーをBaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。 In this case, the particulate material comprising a spacer or the like BaO, may be imparted the moisture absorption in the spacers.
【0178】 [0178]
スペーサーを設けた場合、パッシベーション膜6003はスペーサー圧を緩和することができる。 When using spacers, the passivation film 6003 can relieve the spacer pressure. また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。 In addition to the passivation film, it may be provided such as a resin film to relieve the spacer pressure.
【0179】 [0179]
また、カバー材6000としては、ガラス板、アルミニウム板、ステンレス板、FRP(Fiberglass−Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。 As the covering material 6000, there can be used a glass plate, an aluminum plate, a stainless steel plate, FRP (Fiberglass-Reinforced Plastics) plate, PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic film. なお、充填材6004としてPVBやEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。 In the case of using PVB or EVA as the filler 6004, it is preferable to use a sheet of sandwiched tens μm of aluminum foil by a PVF film or a Mylar film.
【0180】 [0180]
但し、EL素子からの発光方向(光の放射方向)によっては、カバー材6000が透光性を有する必要がある。 However, depending on the direction of light emission from the EL element (a light radiation direction), the cover material 6000 should have a light transparency.
【0181】 [0181]
次に、充填材6004を用いてカバー材6000を接着した後、充填材6004の側面(露呈面)を覆うようにフレーム材6001を取り付ける。 Next, after bonding the covering material 6000 using the filling material 6004, attaching the frame member 6001 so as to cover the side surfaces (exposed surfaces) of the filling material 6004. フレーム材6001はシール材(接着剤として機能する)6002によって接着される。 Frame member 6001 is bonded by a sealing material (functioning as an adhesive) 6002. このとき、シール材6002としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂を用いても良い。 In this case, as the sealing material 6002, although it is preferable to use a photo-curable resin may be a thermosetting resin permitting the heat resistance of the EL layer. なお、シール材6002はできるだけ水分や酸素を透過しない材料であることが望ましい。 Incidentally, the sealant 6002 is desirably made of a material which does not transmit moisture or oxygen as much as possible. また、シール材6002の内部に乾燥剤を添加してあっても良い。 In addition, it is possible to add a desiccant inside the sealing material 6002.
【0182】 [0182]
また、配線4016はシール材6002と基板4010との隙間を通ってFPC4017に電気的に接続される。 The wiring 4016 is electrically connected to FPC4017 through the gap between the sealing material 6002 and the substrate 4010. なお、ここでは配線4016について説明したが、他の配線4014、4015も同様にしてシール材6002の下を通ってFPC4017に電気的に接続される。 Note that, although described wiring 4016 is electrically connected to FPC4017 passes below the sealing member 6002 in the other wirings 4014 and 4015 as well.
【0183】 [0183]
[実施例13] Example 13
本実施例では、EL表示装置における画素部のさらに詳細な断面構造を図21に、上面構造を図22(A)に、回路図を図22(B)に示す。 In this embodiment, a more detailed cross sectional structure of a pixel portion EL display device in FIG. 21, a top structure in FIG. 22 (A), shows a circuit diagram in FIG. 22 (B). 図21、図22(A)及び図22(B)では共通の符号を用いるので互いに参照すれば良い。 Figure 21, it may be referred to each other so using the same reference numerals in FIG. 22 (A) and FIG. 22 (B).
【0184】 [0184]
図21において、基板3001上に設けられたスイッチング用TFT3002は本願発明のNTFTを用いて形成される(実施例1〜9参照)。 In Figure 21, the switching TFT3002 provided on a substrate 3001 is formed NTFT of the invention (see Examples 1-9). 本実施例ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明は省略する。 In this embodiment, although a double gate structure, since there is no big difference in the structure and manufacturing process description is omitted. 但し、ダブルゲート構造とすることで実質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという利点がある。 However, substantially becomes a structure in which two of the TFT in series by a double gate structure has an advantage that it is possible to reduce the off current value. なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。 Although in this embodiment is of a double gate structure, to may be a single gate structure, but may be a multi-gate structure having a triple gate structure or more than three gates. また、本願発明のPTFTを用いて形成しても構わない。 Further, it may be formed by using a PTFT of the invention.
【0185】 [0185]
また、電流制御用TFT3003は本願発明のNTFTを用いて形成される。 The current control TFT3003 is formed NTFT of the invention. このとき、スイッチング用TFT3002のドレイン配線3035は配線3036によって電流制御用TFTのゲート電極3037に電気的に接続されている。 At this time, the drain wiring 3035 of switching TFT TFT3002 is electrically connected to the gate electrode 3037 of current control TFT by a wiring 3036. また、3038で示される配線は、スイッチング用TFT3002のゲート電極3039a、3039bを電気的に接続するゲート配線である。 The wiring shown by 3038 is a gate wiring that electrically connects gate electrodes 3039a of the switching TFT TFT3002, the 3039B.
【0186】 [0186]
このとき、電流制御用TFT3003が本願発明の構造であることは非常に重要な意味を持つ。 At this time, it current controlling TFT3003 has the structure of the present invention has a very important meaning. 電流制御用TFTはEL素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。 Because current control TFT is an element for controlling the amount of current flowing through the EL element, a large current flows, the risk of thermal degradation and degradation with hot carriers TFT has a high. そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにLDD領域を設ける本願発明の構造は極めて有効である。 Therefore, the drain side of the current controlling TFT, and the structure of the present invention to provide an LDD region so as to overlap the gate electrode through the gate insulating film is very effective.
【0187】 [0187]
また、本実施例では電流制御用TFT3003をシングルゲート構造で図示しているが、複数のTFTを直列につなげたマルチゲート構造としても良い。 Further, in the present embodiment illustrates a current control TFT3003 a single gate structure or a multi-gate structure in which connecting a plurality of TFT in series. さらに、複数のTFTを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。 Further, substantially divide a channel forming region into a plurality of connecting a plurality of TFT in parallel, may be a structure to heat radiation can be effected efficiently. このような構造は熱による劣化対策として有効である。 Such structure is effective as a countermeasure against deterioration due to heat.
【0188】 [0188]
また、図22(A)に示すように、電流制御用TFT3003のゲート電極3037となる配線は3004で示される領域で、電流制御用TFT3003のドレイン配線3040と絶縁膜を介して重なる。 Further, as shown in FIG. 22 (A), the wiring to be the gate electrode 3037 of current control TFT TFT3003 the region indicated by 3004, overlaps through the drain wiring 3040 and the insulating film of the current control TFT3003. このとき、3004で示される領域ではコンデンサが形成される。 At this time, in the region indicated by 3004 capacitor is formed. このコンデンサ3004は電流制御用TFT3003のゲートにかかる電圧を保持するためのコンデンサとして機能する。 The capacitor 3004 functions as a capacitor for holding a voltage applied to the gate of the current controlling TFT3003. なお、ドレイン配線3040は電流供給線(電源線)3006に接続され、常に一定の電圧が加えられている。 The drain wiring 3040 is connected to a current supply line (power supply line) 3006, it is always a constant voltage.
【0189】 [0189]
スイッチング用TFT3002及び電流制御用TFT3003の上には第1パッシベーション膜3041が設けられ、その上に樹脂絶縁膜でなる平坦化膜3042が形成される。 A first passivation film 3041 is disposed over the switching TFT TFT3002 and current control TFT3003, a planarization film 3042 comprising a resin insulating film is formed thereon. 平坦化膜3042を用いてTFTによる段差を平坦化することは非常に重要である。 It is very important to flatten the step due to the TFT by using the planarization film 3042. 後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。 Since an EL layer formed later is extremely thin, there are possibly causes poor light emission due to the presence of a step. 従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。 Therefore, it is preferable to perform leveling before forming a pixel electrode so as to form on as level a surface as possible EL layer.
【0190】 [0190]
また、3043は反射性の高い導電膜でなる画素電極(EL素子の陰極)であり、電流制御用TFT3003のドレインに電気的に接続される。 Also, 3043 is a pixel electrode made of a conductive film with high reflectivity (EL element cathode), is electrically connected to the drain of the current control TFT TFT3003. 画素電極3043としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。 It is preferable to use an aluminum alloy film, a copper alloy film or a silver alloy film such as a low-resistance conductive film or a lamination film as the pixel electrode 3043. 勿論、他の導電膜との積層構造としても良い。 Of course, it may have a laminate structure with other conductive films.
【0191】 [0191]
また、絶縁膜(好ましくは樹脂)で形成されたバンク3044a、3044bにより形成された溝(画素に相当する)の中に発光層3045が形成される。 The light emitting layer 3045 is formed in an insulating film (preferably resin) bank formed by 3044A, (corresponding to pixels) groove formed by 3044B. なお、ここでは一画素しか図示していないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。 Here, although only one pixel is shown, R (red), G (green), B (blue) of the emitting layers could be separately formed corresponding to each color. 発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。 The organic EL material for the light-emitting layer may be any π-conjugated polymer material. 代表的なポリマー系材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、ポリフルオレン系などが挙げられる。 As typical polymer materials, polyparaphenylene vinylene (PPV) system, polyvinylcarbazole (PVK) system, polyfluorene and the like.
【0192】 [0192]
なお、PPV系有機EL材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に記載されたような材料を用いれば良い。 Although as the PPV system organic EL materials there are various types, such as "H. Shenk, H.Becker, O.Gelsen, E.Kluge, W.Kreuder, and H.Spreitzer," Polymers for Light Emitting Diodes ", Euro Display, Proceedings, 1999, may be used materials such as described in JP p.33-37" and JP-a-10-92576.
【0193】 [0193]
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。 As specific light emitting layers, cyano polyphenylene vinylene may be light-emitting layer that emits red light, polyphenylene vinylene may be light-emitting layer that emits green light, it may be used polyphenylene vinylene or polyalkyl phenylene for the luminescent layer emitting blue light. 膜厚は30〜150nm(好ましくは40〜100nm)とすれば良い。 The film thickness may be set from 30 to 150 nm (preferably 40 to 100 nm).
【0194】 [0194]
但し、以上の例は発光層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。 However, the above example is one example of organic EL materials which can be used as a light-emitting layer and not necessarily limited thereto. 発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。 Emitting layer, it may be formed EL layer by freely combining a charge transport layer or a charge injection layer (a layer for carrier transfer for light emission and for).
【0195】 [0195]
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機EL材料を用いても良い。 For example, although this embodiment shows an example of using polymer materials to form light-emitting layers may be used low-molecular organic EL materials. また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。 It is also possible to use inorganic materials such as silicon carbide as a charge-transporting layer and charge injection layer. これらの有機EL材料や無機材料は公知の材料を用いることができる。 These organic EL materials and inorganic materials can be a known material.
【0196】 [0196]
本実施例では発光層3045の上にPEDOT(ポリチオフェン)またはPAni(ポリアニリン)でなる正孔注入層3046を設けた積層構造のEL層としている。 In the present embodiment has a laminate structure for the EL layer a hole injection layer 3046 made of PEDOT on the light-emitting layer 3045 (polythiophene) or PAni (polyaniline). そして、正孔注入層3046の上には透明導電膜でなる陽極3047が設けられる。 Then, an anode 3047 made of a transparent conductive film is provided on the hole injection layer 3046. 本実施例の場合、発光層3045で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極は透光性でなければならない。 In this embodiment, light generated in the light emitting layer 3045 toward the top side (upwards of TFT) to be emitted, the anode must be translucent. 透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。 As the transparent conductive film can be used with compounds or indium oxide and zinc indium oxide and tin oxide, to form after forming the low heat resistance light emitting layer and a hole injection layer, can which can be deposited at as low a temperature as such it is preferred.
【0197】 [0197]
陽極3047まで形成された時点でEL素子3005が完成する。 EL element 3005 is completed at a time having formed up to the anode 3047. なお、ここでいうEL素子3005は、画素電極(陰極)3043、発光層3045、正孔注入層3046及び陽極3047で形成されたコンデンサを指す。 Incidentally, EL element 3005 here indicates a capacitor formed of the pixel electrode (cathode) 3043, the light emitting layer 3045, the hole injection layer 3046 and the anode 3047. 図22(A)に示すように画素電極3043は画素の面積にほぼ一致するため、画素全体がEL素子として機能する。 Pixel electrode 3043 as shown in FIG. 22 (A) is to substantially match the area of ​​the pixel, the entire pixel functions as the EL device. 従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。 Therefore, utilization efficiency of light emission is very high, and the device can display bright images.
【0198】 [0198]
ところで、本実施例では、陽極3047の上にさらに第2パッシベーション膜3048を設けている。 Incidentally, in this embodiment, it is further provided a second passivation film 3048 on the anode 3047. 第2パッシベーション膜3048としては窒化珪素膜または窒化酸化珪素膜が好ましい。 A silicon nitride film or a silicon oxynitride film is preferred as the second passivation film 3048. この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。 The object is to shut off the outside EL element, both a means of preventing deterioration due to oxidation of the organic EL material, both the meaning of suppressing degassing from the organic EL material. これによりEL表示装置の信頼性が高められる。 Thus the reliability of the EL display device is enhanced.
【0199】 [0199]
以上のように本願発明のEL表示装置は図21のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFTとを有する。 In the EL display device of the present invention has a pixel portion comprising pixels having the structure as shown in FIG. 21 as described above, and sufficiently low switching TFT through which the off-current, and a current-control TFT resistant to hot carrier injection a. 従って、高い信頼性を有し、且つ、良好な画像表示が可能なEL表示装置が得られる。 Thus, has high reliability and good image display is capable EL display device is obtained.
【0200】 [0200]
なお、本実施例の構成は、実施例1〜9と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented freely combining with Examples 1-9. また、実施例10の電子機器の表示部として本実施例のEL表示装置を用いることは有効である。 Further, it is effective to use the EL display device of this embodiment as the display portion of the electronic equipment of Embodiment 10.
【0201】 [0201]
〔実施例14〕 EXAMPLE 14
本実施例では、実施例13に示した画素部において、EL素子3005の構造を反転させた構造について説明する。 In this embodiment, in the pixel portion shown in Embodiment 13, a description will be given of a structure obtained by inverting the structure of the EL element 3005. 説明には図23を用いる。 The description is made with reference to FIG 23. なお、図21の構造と異なる点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することとする。 Since different from the structure of FIG. 21 is only partial and the current control TFT in the EL element, other description will be omitted.
【0202】 [0202]
図23において、電流制御用TFT3103は本願発明のPTFTを用いて形成される。 23, current control TFT3103 is formed using a PTFT of the invention. 作製プロセスは実施例1〜9を参照すれば良い。 The process of forming it, referred to Examples 1-9.
【0203】 [0203]
本実施例では、画素電極(陽極)3050として透明導電膜を用いる。 In this embodiment, a transparent conductive film as a pixel electrode (anode) 3050. 具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。 Specifically, a conductive film made of a compound of indium oxide and zinc oxide. 勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。 Of course, it may also be used a conductive film of a compound of indium oxide and tin oxide.
【0204】 [0204]
そして、絶縁膜でなるバンク3051a、3051bが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層3052が形成される。 Then, the bank 3051a made of an insulating film, after 3051b is formed, the light emitting layer 3052 comprising polyvinyl carbazole is formed by solution coating. その上にはカリウムアセチルアセトネート(acacKと表記される)でなる電子注入層3053、アルミニウム合金でなる陰極3054が形成される。 An electron injection layer 3053 made of potassium acetylacetonate (expressed as ACAck) is thereon, a cathode 3054 made of an aluminum alloy are formed. この場合、陰極3054がパッシベーション膜としても機能する。 In this case, the cathode 3054 serves also as a passivation film. こうしてEL素子3101が形成される。 Thus EL element 3101 is formed.
【0205】 [0205]
本実施例の場合、発光層3052で発生した光は、矢印で示されるようにTFTが形成された基板の方に向かって放射される。 In this embodiment, light generated in the light emitting layer 3052 is radiated toward the substrate on which the TFT is formed as indicated by the arrows.
【0206】 [0206]
なお、本実施例の構成は、実施例1〜9の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1-9. また、実施例10の電子機器の表示部として本実施例のEL表示装置を用いることは有効である。 Further, it is effective to use the EL display device of this embodiment as the display portion of the electronic equipment of Embodiment 10.
【0207】 [0207]
〔実施例15〕 Example 15
本実施例では、図20(B)に示した回路図とは異なる構造の画素とした場合の例について図24(A)〜(C)に示す。 In this embodiment, shown in FIG. 24 (A) ~ (C) for example where the pixel having a structure different from that of the circuit diagram shown in FIG. 20 (B). なお、本実施例において、3201はスイッチング用TFT3202のソース配線、3203はスイッチング用TFT3202のゲート配線、3204は電流制御用TFT、3205はコンデンサ、3206、3208は電流供給線、3207はEL素子とする。 In the present embodiment, 3201 denotes a source wiring of a switching TFT TFT3202, 3203 denotes a gate wiring of the switching TFT TFT3202, 3204 denotes a current control TFT, 3205 denotes a capacitor, 3206,3208 current supply line, 3207 denotes an EL element .
【0208】 [0208]
図24(A)は、二つの画素間で電流供給線3206を共通とした場合の例である。 Figure 24 (A) is an example of a case in which the common current supply line 3206 between the two pixels. 即ち、二つの画素が電流供給線3206を中心に線対称となるように形成されている点に特徴がある。 Namely, this is characterized in that it is formed as two pixels are lineal-symmetrically around the current supply line 3206. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.
【0209】 [0209]
また、図24(B)は、電流供給線3208をゲート配線3203と平行に設けた場合の例である。 Further, FIG. 24 (B) is an example of a case in which the current supply line 3208 in parallel to the gate wiring 3203. なお、図24(B)では電流供給線3208とゲート配線3203とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。 Although it becomes so arranged structure so as not to overlap and the FIG. 24 (B) in the current supply line 3208 and the gate wiring 3203, but provided that both are wirings formed on different layers, overlap through an insulating film It can also be provided so. この場合、電源供給線3208とゲート配線3203とで専有面積を共有させることができるため、画素部をさらに高精細化することができる。 In this case, since it is possible to share the occupied area and the power supply line 3208 and the gate wiring 3203 can further enhancing the definition of the pixel portion.
【0210】 [0210]
また、図24(C)は、図24(B)の構造と同様に電流供給線3208をゲート配線3203と平行に設け、さらに、二つの画素を電流供給線3208を中心に線対称となるように形成する点に特徴がある。 Further, FIG. 24 (C) is provided in parallel to the current supply line 3208 similar to the structure of FIG. 24 (B) and the gate wiring 3203, further, so as to be linear symmetry around the electric current supply line 3208 and two pixels it is characterized in that formed. また、電流供給線3208をゲート配線3203のいずれか一方と重なるように設けることも有効である。 Further, it is also effective to provide the current supply line 3208 so as to overlap with one of the gate wirings 3203. この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。 In this case, it is possible to reduce the number of power supply lines can be made even more high definition pixel portion.
【0211】 [0211]
なお、本実施例の構成は、実施例1〜9の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1-9. また、実施例10の電子機器の表示部として本実施例の画素構造を有するEL表示装置を用いることは有効である。 Further, it is effective to use the EL display device having the pixel structure of this embodiment as the display portion of the electronic equipment of Embodiment 10.
【0212】 [0212]
[実施例16] Example 16
実施例13に示した図22(A)、(B)では電流制御用TFT3003のゲートにかかる電圧を保持するためにコンデンサ3004を設ける構造としているが、コンデンサ3030V04を省略することも可能である。 Figure 22 shown in Example 13 (A), although the structure in which the capacitor 3004 for holding the voltage applied to the gate of the current control TFT3003 (B), it is also possible to omit the capacitor 3030V04. 実施例13の場合、電流制御用TFT3003として実施例1〜9に示すような本願発明のNTFTを用いているため、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有している。 For Example 13, the use of the NTFT of the present invention as shown in Examples 1 to 9 as a current control TFT TFT3003, has an LDD region provided so as to overlap the gate electrode through the gate insulating film ing. この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量をコンデンサ3004の代わりとして積極的に用いる点に特徴がある。 Parasitic capacitance this the overlapping area which is generally called a gate capacitance is formed, in the present embodiment is characterized in that the parasitic capacitance in that positively used as a substitute for the capacitor 3004.
【0213】 [0213]
この寄生容量のキャパシタンスは、上記ゲート電極とLDD領域とが重なり合った面積によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決まる。 The capacitance of the parasitic capacitance, because it changes depending on the area in which overlap the gate electrode and the LDD region, is determined by the length of the LDD region contained in the overlapping region.
【0214】 [0214]
また、実施例15に示した図24(A)〜(C)の構造においても同様に、コンデンサ3205を省略することは可能である。 Similarly, in the structure of Figure 24 shown in Example 15 (A) ~ (C), it is possible to omit the capacitor 3205.
【0215】 [0215]
なお、本実施例の構成は、実施例1〜9の構成と自由に組み合わせて実施することが可能である。 The constitution of this embodiment can be implemented by being freely combined with any constitution of Examples 1-9. また、実施例10の電子機器の表示部として本実施例の画素構造を有するEL表示装置を用いることは有効である。 Further, it is effective to use the EL display device having the pixel structure of this embodiment as the display portion of the electronic equipment of Embodiment 10.
【0216】 [0216]
【発明の効果】 【Effect of the invention】
本願発明を実施することで、オン電流が高く高速駆動の可能なNTFTとオフ電流が抑制されたNTFTを同時に作製することができた。 By carrying out the present invention, it was possible to produce the NTFT can NTFT and off current of the high-speed driving on-state current is suppressed at the same time. その結果、結晶質半導体を用いたTFTで作製されたCMOS回路を含む半導体装置、また、具体的には液晶表示装置やEL表示装置の画素部や、その周辺に設けられる駆動回路の信頼性を高めることができた。 As a result, the semiconductor device includes a CMOS circuit including a TFT using a crystalline semiconductor, and specifically and a pixel portion of a liquid crystal display device or an EL display device, the reliability of the driver circuits provided on the periphery thereof It was able to raise.
【0217】 [0217]
また同時に、特性バランスに優れたNTFTとPTFTとを組み合わせてCMOS回路を形成することで、信頼性が高く且つ優れた電気特性を示す半導体回路を形成できた。 At the same time, by forming a CMOS circuit combined with the excellent NTFT and PTFT balanced characteristics, it was formed a semiconductor circuit showing a high and excellent electrical properties are reliable.
【0218】 [0218]
以上のようにTFTで組む回路の信頼性を高めることで電気光学装置、半導体回路、さらには電子機器をも含む全ての半導体装置の信頼性を確保することが可能となった。 Above electro-optical device by increasing the reliability of the circuit partnering with TFT as a semiconductor circuit, more has become possible to ensure the reliability of all of the semiconductor device also includes electronics.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】 本実施形態のTFTの断面図。 Figure 1 is a cross-sectional view of a TFT according to the present invention.
【図2】 TFTの作製工程を示す断面図。 2 is a cross-sectional view showing a manufacturing process of a TFT.
【図3】 TFTの作製工程を示す断面図(実施例1)。 3 is a cross-sectional view showing a manufacturing process of TFT (Example 1).
【図4】 TFTの作製工程を示す断面図(実施例1)。 4 is a cross-sectional view showing a manufacturing process of TFT (Example 1).
【図5】 アクティブマトリクス基板の斜視図。 FIG. 5 is a perspective view of an active matrix substrate.
【図6】 画素部とCMOS回路の上面図【図7】 結晶質シリコン膜の作製工程を示す図。 Figure 6 is a top view of a pixel portion and a CMOS circuit 7 is a diagram showing a manufacturing process of the crystalline silicon film.
【図8】 結晶質シリコン膜の作製工程を示す図。 8 shows a manufacturing process of the crystalline silicon film.
【図9】 結晶質シリコン膜の作製工程を示す図。 9 is a diagram showing a manufacturing process of the crystalline silicon film.
【図10】 結晶質シリコン膜の作製工程を示す図。 10 is a diagram showing a manufacturing process of the crystalline silicon film.
【図11】 液晶表示装置の外観を示す図。 11 is a diagram showing the appearance of a liquid crystal display device.
【図12】 電子機器の一例を示す図。 12 is a diagram illustrating an example of an electronic device.
【図13】 TFTの作製工程を示す断面図。 Figure 13 is a sectional view showing a manufacturing process of a TFT.
【図14】 TFTの作製工程を示す断面図。 Figure 14 is a sectional view showing a manufacturing process of a TFT.
【図15】 TFTの作製工程を示す断面図。 Figure 15 is a sectional view showing a manufacturing process of a TFT.
【図16】 TFTの作製工程を示す断面図。 Figure 16 is a sectional view showing a manufacturing process of a TFT.
【図17】 第1のTFTのゲート電極の構成例を示す図。 17 illustrates a configuration example of a gate electrode of the first of the TFT.
【図18】 電子機器の一例を示す図。 FIG. 18 is a diagram showing an example of an electronic device.
【図19】 EL表示装置を示す図。 FIG. 19 is a diagram showing an EL display device.
【図20】 EL表示装置を示す図。 FIG. 20 is a diagram showing an EL display device.
【図21】 EL表示装置の断面を示す図。 FIG. 21 shows a cross-section of an EL display device.
【図22】 EL表示装置を示す図。 FIG. 22 is a diagram showing an EL display device.
【図23】 EL表示装置の断面を示す図。 FIG. 23 is a diagram showing a cross-section of an EL display device.
【図24】 EL表示装置を示す回路図。 Figure 24 is a circuit diagram showing an EL display device.

Claims (12)

  1. ゲート絶縁膜と、 And the gate insulating film,
    前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第1のゲート電極と、 A first gate electrode formed in contact with the gate insulating film on the gate insulating film,
    前記第1のゲート電極を覆い且つ前記ゲート絶縁膜に接して形成された第2のゲート電極と、 A second gate electrode formed in contact with and the gate insulating film covering the first gate electrode,
    前記第1のゲート電極と重なる第1のチャネル形成領域と、 A first channel forming region overlapping with the first gate electrode,
    前記第2のゲート電極と重なる一対の第1の低濃度不純物領域と、 A pair of first low-concentration impurity region overlapped with the second gate electrode,
    前記第1のゲート電極及び前記第2のゲート電極と重ならず、前記第1の低濃度不純物領域よりも導電型を付与する不純物元素の濃度が高い第1のソース領域及び第1のドレイン領域と、 The first not overlap with the gate electrode and the second gate electrode, wherein the first lightly doped source region high concentration first impurity element imparting conductivity than the impurity region and the first drain region When,
    を有する第1の半導体素子と、 A first semiconductor element having,
    前記ゲート絶縁膜と、 Said gate insulating film,
    前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第3のゲート電極と、 A third gate electrode formed in contact with the gate insulating film on the gate insulating film,
    前記第3のゲート電極と重なる第2のチャネル形成領域と、 A second channel forming region overlapping with the third gate electrode,
    前記第3のゲート電極と重ならず、前記第2のチャネル形成領域と接して設けられた一対の低濃度不純物領域と、 Not overlap the third gate electrode, and a pair of the second low concentration impurity region provided in contact with the second channel forming region,
    前記第3のゲート電極と重ならず、前記一対の低濃度不純物領域のそれぞれと接して設けられ、前記第低濃度不純物領域よりも導電型を付与する不純物元素の濃度が高い第2のソース領域及び第2のドレイン領域と、 Not overlap the third gate electrode, said pair of provided second contact with each of the low-concentration impurity regions, the concentration of the impurity element imparting a conductivity type than the second low concentration impurity region is higher a second source region and second drain region,
    を有する第2の半導体素子とを含むことを特徴とする半導体装置。 Wherein a and a second semiconductor device having a.
  2. ゲート絶縁膜と、 And the gate insulating film,
    前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第1のゲート電極と、 A first gate electrode formed in contact with the gate insulating film on the gate insulating film,
    前記第1のゲート電極を覆い、且つ前記ゲート絶縁膜に接して形成された第2のゲート電極と、 Covering the first gate electrode, a second gate electrode formed in and contact with the gate insulating film,
    前記第1のゲート電極と重なる第1のチャネル形成領域と、 A first channel forming region overlapping with the first gate electrode,
    前記第2のゲート電極と重なる一対の第1の低濃度不純物領域と、 A pair of first low-concentration impurity region overlapped with the second gate electrode,
    前記第1のゲート電極及び前記第2のゲート電極と重ならず、前記第1の低濃度不純物領域よりもn型を付与する不純物元素の濃度が高い第1のソース領域及び第1のドレイン領域と、 The first not overlap with the gate electrode and the second gate electrode, wherein the first lightly doped source region high concentration first impurity element imparting n-type than the impurity region and the first drain region When,
    を有するnチャネル型トランジスタと、 And the n-channel transistor having,
    前記ゲート絶縁膜と、 Said gate insulating film,
    前記ゲート絶縁膜上に前記ゲート絶縁膜に接して形成された第3のゲート電極と、 A third gate electrode formed in contact with the gate insulating film on the gate insulating film,
    前記第3のゲート電極と重なる第2のチャネル形成領域と、 A second channel forming region overlapping with the third gate electrode,
    前記第3のゲート電極と重ならず、前記第2のチャネル形成領域と接して設けられた一対の低濃度不純物領域と、 Not overlap the third gate electrode, and a pair of the second low concentration impurity region provided in contact with the second channel forming region,
    前記第3のゲート電極と重ならず、前記一対の低濃度不純物領域のそれぞれと接して設けられ、前記第低濃度不純物領域よりもp型を付与する不純物元素の濃度が高い第2のソース領域及び第2のドレイン領域と、 Not overlap the third gate electrode provided in contact with each of the pair of the second low concentration impurity region, the concentration of the impurity element imparting p-type is higher than the second low-concentration impurity regions a second source region and second drain region,
    を有するpチャネル型トランジスタとを含むことを特徴とする半導体装置。 A semiconductor device comprising a p-channel transistor having a.
  3. 請求項1において、 According to claim 1,
    画素部と、前記画素部に信号を入力する駆動回路とを有し、 Has a pixel portion and a driver circuit for inputting signals to the pixel portion,
    前記第1の半導体素子は前記駆動回路が有するnチャネル型トランジスタであり、 It said first semiconductor device is an n-channel type transistor, wherein the driving circuit has,
    前記第2の半導体素子は前記画素部が有するnチャネル型トランジスタであることを特徴とする半導体装置。 The second semiconductor element is a semiconductor device which is a n-channel transistor in the pixel portion has.
  4. 請求項1乃至請求項3のいずれか一において、 In any one of claims 1 to 3,
    前記第1のゲート電極及び前記第3のゲート電極は、 The first gate electrode and the third gate electrode of the
    タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅の単体金属層、 Tantalum, tantalum nitride, titanium, chromium, tungsten, molybdenum, silicon, aluminum or a single metal layer of copper,
    タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅を主成分とする合金層、 Tantalum, tantalum nitride, titanium, chromium, tungsten, an alloy layer consisting mainly of molybdenum, silicon, aluminum or copper,
    或いは前記単体金属層や前記合金層の積層構造からなることを特徴とする半導体装置。 Or a semiconductor device characterized by a layered structure of the single metal layer or the alloy layer.
  5. 請求項1乃至請求項4のいずれか一において、 In any one of claims 1 to 4,
    前記第2のゲート電極の材料は、前記第1のゲート電極及び前記第3のゲート電極の材料と異なることを特徴とする半導体装置。 Wherein the material of the second gate electrode, wherein a different from the material of the first gate electrode and the third gate electrode.
  6. 請求項1乃至請求項5のいずれか一において、 In any one of claims 1 to 5,
    前記半導体装置とは液晶表示装置またはEL表示装置であることを特徴とする半導体装置。 Wherein a and the semiconductor device is a liquid crystal display device or an EL display device.
  7. 請求項1乃至請求項6のいずれか一において、 In any one of claims 1 to 6,
    前記半導体装置とは、ビデオカメラ、デジタルカメラ、プロジェクター、ゴーグル型ディスプレイ、ナビゲーションシステム、パーソナルコンピュータ、または携帯情報端末であることを特徴とする半導体装置。 Wherein the semiconductor device is a video camera, a digital camera, a projector, a goggle type display, wherein a navigation system, a personal computer or a portable information terminal.
  8. 絶縁表面上に第1の半導体層と第2の半導体層とを形成し、 A first semiconductor layer and a second semiconductor layer formed over an insulating surface,
    前記第1の半導体層及び前記第2の半導体層上にゲート絶縁膜を形成し、 Wherein a gate insulating film on the first semiconductor layer and the second semiconductor layer,
    前記ゲート絶縁膜上に、前記第1の半導体層と重なり且つ前記ゲート絶縁膜に接する第1のゲート電極と、前記第2の半導体層と重なり且つ前記ゲート絶縁膜に接する第2のゲート電極とを形成し、 On the gate insulating film, a first gate electrode in contact with the first semiconductor layer and overlap and the gate insulating film, a second gate electrode in contact with and the gate insulating film overlaps with the second semiconductor layer to form,
    前記第1のゲート電極及び前記第2のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に一導電型を付与する不純物元素を添加した後、 After a masking the first gate electrode and the second gate electrode, and an impurity element imparting the first semiconductor layer and the one conductivity type in said second semiconductor layer,
    前記第1のゲート電極を覆い且つ前記ゲート絶縁膜に接する第3のゲート電極と、前記第2のゲート電極を覆い且つ前記ゲート絶縁膜に接する第4のゲート電極とを形成し、 Forming a fourth gate electrode in contact with the third gate electrode in contact with the first and the gate insulating film covering the gate electrode of said second and said gate insulating film covering the gate electrode of
    前記第3のゲート電極及び前記第4のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に一導電型を付与する不純物元素を添加した後、 After a masking the third gate electrode and the fourth gate electrode of, adding an impurity element imparting the first semiconductor layer and the one conductivity type in said second semiconductor layer,
    前記第4のゲート電極を除去することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device, which comprises removing the fourth gate electrode of.
  9. 絶縁表面上に第1の半導体層と第2の半導体層とを形成し、 A first semiconductor layer and a second semiconductor layer formed over an insulating surface,
    前記第1の半導体層及び前記第2の半導体層上にゲート絶縁膜を形成し、 Wherein a gate insulating film on the first semiconductor layer and the second semiconductor layer,
    前記ゲート絶縁膜上に、前記第1の半導体層と重なり且つ前記ゲート絶縁膜に接する第1のゲート電極と、前記第2の半導体層と重なり且つ前記ゲート絶縁膜に接する第2のゲート電極とを形成し、 On the gate insulating film, a first gate electrode in contact with the first semiconductor layer and overlap and the gate insulating film, a second gate electrode in contact with and the gate insulating film overlaps with the second semiconductor layer to form,
    前記第1のゲート電極及び前記第2のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に一導電型を付与する不純物元素を添加した後、 After a masking the first gate electrode and the second gate electrode, and an impurity element imparting the first semiconductor layer and the one conductivity type in said second semiconductor layer,
    前記第1のゲート電極を覆い且つ前記ゲート絶縁膜に接する第3のゲート電極と、前記第2のゲート電極を覆い且つ前記ゲート絶縁膜に接する第4のゲート電極とを形成し、 Forming a fourth gate electrode in contact with the third gate electrode in contact with the first and the gate insulating film covering the gate electrode of said second and said gate insulating film covering the gate electrode of
    前記第3のゲート電極及び前記第4のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に一導電型を付与する不純物元素を添加した後、 After a masking the third gate electrode and the fourth gate electrode of, adding an impurity element imparting the first semiconductor layer and the one conductivity type in said second semiconductor layer,
    前記第3のゲート電極の端部を除去して前記第3のゲート電極と前記ゲート絶縁膜の接する面積を小さくし、且つ前記第4のゲート電極を除去することを特徴とする半導体装置の作製方法。 Manufacturing a semiconductor device, characterized in that the third to remove the end portion of the gate electrode of a smaller area in contact with the gate insulating film and the third gate electrode, and removing the fourth gate electrode of the Method.
  10. 絶縁表面上に第1の半導体層と第2の半導体層とを形成し、 A first semiconductor layer and a second semiconductor layer formed over an insulating surface,
    前記第1の半導体層及び前記第2の半導体層上にゲート絶縁膜を形成し、 Wherein a gate insulating film on the first semiconductor layer and the second semiconductor layer,
    前記ゲート絶縁膜上に、前記第1の半導体層と重なり且つ前記ゲート絶縁膜に接する第1のゲート電極と、前記第2の半導体層と重なり且つ前記ゲート絶縁膜に接する第2のゲート電極とを形成し、 On the gate insulating film, a first gate electrode in contact with the first semiconductor layer and overlap and the gate insulating film, a second gate electrode in contact with and the gate insulating film overlaps with the second semiconductor layer to form,
    前記第1のゲート電極及び前記第2のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に一導電型を付与する不純物元素を添加した後、 After a masking the first gate electrode and the second gate electrode, and an impurity element imparting the first semiconductor layer and the one conductivity type in said second semiconductor layer,
    前記第1のゲート電極を覆い且つ前記ゲート絶縁膜に接する第3のゲート電極と、前記第2のゲート電極を覆い且つ前記ゲート絶縁膜に接する第4のゲート電極とを形成し、 Forming a fourth gate electrode in contact with the third gate electrode in contact with the first and the gate insulating film covering the gate electrode of said second and said gate insulating film covering the gate electrode of
    前記第3のゲート電極及び前記第4のゲート電極をマスクとして、前記第1の半導体層及び前記第2の半導体層に一導電型を付与する不純物元素を添加した後、 After a masking the third gate electrode and the fourth gate electrode of, adding an impurity element imparting the first semiconductor layer and the one conductivity type in said second semiconductor layer,
    前記第3のゲート電極の端部を除去して前記第3のゲート電極と前記ゲート絶縁膜の接する面積を小さくすると同時に、前記第4のゲート電極を除去することを特徴とする半導体装置の作製方法。 Manufacturing a semiconductor device characterized by removing the third and at the same time by removing the end portion of the gate electrode to reduce the area in contact with the third said gate insulating film and the gate electrode of the fourth gate electrode of the Method.
  11. 請求項8乃至請求項10のいずれか一において、 In any one of claims 8 to 10,
    前記第1のゲート電極及び前記第2のゲート電極は、 The first gate electrode and the second gate electrode,
    タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅の単体金属層、 Tantalum, tantalum nitride, titanium, chromium, tungsten, molybdenum, silicon, aluminum or a single metal layer of copper,
    タンタル、窒化タンタル、チタン、クロム、タングステン、モリブデン、シリコン、アルミニウムまたは銅を主成分とする合金層、 Tantalum, tantalum nitride, titanium, chromium, tungsten, an alloy layer consisting mainly of molybdenum, silicon, aluminum or copper,
    或いは前記単体金属層や前記合金層の積層構造からなることを特徴とする半導体装置の作製方法。 Or a method for manufacturing a semiconductor device characterized by a layered structure of the single metal layer or the alloy layer.
  12. 請求項8乃至請求項11のいずれか一において、 In any one of claims 8 to 11,
    前記第3のゲート電極及び前記第4のゲート電極の材料は、前記第1のゲート電極及び前記第2のゲート電極の材料と異なることを特徴とする半導体装置の作製方法。 Wherein the material of the third gate electrode and the fourth gate electrode, a method for manufacturing a semiconductor device, characterized in that different from the material of the first gate electrode and the second gate electrode.
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