JP4527100B2 - 光ダイオードベースのｃｍｏｓ画像形成部を使用する高速オンチップウィンドウ化セントロイディング - Google Patents

Description

発明の詳細な説明

＜発明の起源＞
米国政府は、ＮＡＳＡ契約番号ＮＡＳ７−１４０７によって本発明に特定の権利を有している。

＜関連出願の相互出願＞
本願は、発明の名称が「Photodiode-based CMOS Active Pixel Sensor with Zero Lag, Low Noise
and Enhanced Low-Light-Level Response」で１９９９年１０月４日付けで出願された米国仮特許願第６０／１５７，５５６号、および発明の名称が「Smart
CMOS Imager with On-Chip High-Speed Windowed Centroiding Capability」で１９９９年９月３０日付けで出願された米国仮特許願第６０／１５７，２１１号の優先権の特典を主張するものである。

＜従来の技術と発明が解決しようとする課題＞
セントロイド（図心）を、画像平面の既定義ウィンドウから正確に計算することが、いくつもの宇宙ベースの商業的用途に要望されている。これらの用途としては、ロボットシステムの物体追跡、自律ナビゲーション、画像圧縮および文書著作権の保護がある。他の用途としては、宇宙の案内システムとナビゲーションシステム、および高速でデータを伝送するために正確でかつ安定したビームポインティングを必要とする遠距離宇宙光学通信システムがある。

オフ焦平面ディジタルプロセッサ（off-focal-plane digital processor）は、正確なセントロイド値を得ることができるが、待ち時間、電力および大きさが大きくなるという犠牲を払わねばならない。電流モード回路およびニューロＭＯＳ回路を使用するオン焦平面セントロイドの計算またはニア焦平面セントロイドの計算が行われている。しかし、どの方法にも、高性能の画像センサが、互換可能に組み入れられていない。

光ダイオードベースの能動画素画像形成部（active pixel imager）（ＡＰＩ）センサは、セントロイド計算などの高画質の画像形成用途に利用できる。光ダイオードベースのセンサは、光ゲートベース（photogate-based）センサより量子効率が高い。しかし、光ダイオードタイプのＣＭＯＳのＡＰＩセンサのノイズは、センスノード（sense
node）で高いリセット（ＫＴＣ）ノイズを起こす。

＜課題を解決するための手段＞
本発明は、画像形成部のアレイ、スイッチングネットワーク、計算素子およびディバイダ回路を有するセントロイド計算システムに関する。前記画像形成部アレイは画素の列と行を有している。前記スイッチングネットワークは、画素信号を画像アレイから受信するように構成されている。複数の計算素子が作動して、少なくともｘセントロイドとｙセントロイドの内積を計算する。その複数の計算素子は、画素信号の内積を、前記スイッチングネットワークに提供する受動素子のみを備えている。前記ディバイダ回路は、前記内積を受信して、ｘセントロイドとｙセントロイドを計算するように構成されている。
本発明の各種側面を添付図面を参照して説明する。

＜発明の実施態様＞
本発明は、従来のまたは改変されたＣＭＯＳ技法で実行されるＣＭＯＳ画像形成部と互換性を有し統合されたオン焦平面セントロイド計算回路に関する。本発明において、光ダイオードベースのＣＭＯＳ能動画素センサ（ＡＰＳ）は、使用可能なＣＭＯＳ画像形成部の一例である。

概要
前記セントロイド計算回路の設計は、利用者が選択できる対象のウィンドウから、正確なＸとＹのセントロイドを計算することができる。この回路は、ウィンドウの位置と大きさをプログラム可能にすることもできる。この回路は、消費電力が従来技術より小さいように設計することができる。したがってリアルタイムの小型追跡システムが可能になる。一実施態様で、前記セントロイド計算回路は、キャパシタおよびスイッチなどの受動素子だけを有するスイッチキャパシタネットワーク（switched capacitor network）を利用する。この回路は、さらに、ＸとＹのセントロイドの計算を可能にする列並列計算（column-parallel
computation）を、実質的に同時に実行することができる。この回路は、電力消費量が小さくかつ画素精度（pixel accuracy）が０．０５より高い高精度の計算を行うことができる。その精度は、チップをリアルタイム画像ベース制御システムで使用することが魅力的になる高い更新レート（２０〜５０ＫＨ_ｚ）を維持しながら、ほとんどの照明条件下で達成できる。

前記光ダイオードベースＣＭＯＳ画像形成部の設計は、改良された定常状態と動的応答を提供する。この設計において、画素センサとクロッキング体系はともに、画像形成部が定常状態または動的条件下で信号の強度に関係ないリセットレベルで作動できるように改良されている。その画素は「ソフトリセット」でリセットされ、リセットノイズを低くし、かつ電源拒否率（power supply rejection rate）（「ＰＳＲＲ」）を高くすることができる。しかしその定常状態と動的応答は、「ハードリセット」で得られる状態に従うようになされ得る。したがって、その設計は、通常の画像形成部の設計に比べて、低い光レベル下でさえも、画像ラグ（画像の遅れ）が実質的に低くなりかつ直線性が高くなる。その画像ラグを測定したところ、ソフトリセットによる通常の画像形成部が１０％であるのに比べて１％未満であった。さらに、低光応答が４０ｄＢエンハンスメントよりおおきいとき、不動作領域（dead-zone）は全く認められなかった。また、本発明の画像形成部の設計は、低ノイズと高ＰＳＲＲを提供する。そのノイズを測定したところ、ハードリセットによる通常の装置の１／２未満であった。そのＰＳＲＲを測定したところ、バイパスキャパシタなしのハードリセットより４０ｄＢ高かった。

＜ウィンドウ化セントロイディングシステム（windowed-centroiding system）の実施態様の説明＞
ウィンドウ化セントロイディング能動画素センサ（ＡＰＳ）システムの一実施態様１００を図１に示す。このシステムは、チップ上で２次元のセントロイド（on-chip 2-D centroid）の計算を行う。このシステムは、２−Ｄ画像形成部アレイ１０２、スイッチングネットワーク１０４、内積（ＩＰ）計算回路１０６、１０８およびアナログディバイダ１１０を備えている。その２−Ｄ計算は、与えられた行の該当する内積または加重合計を計算することによって実行される。すべての行方向内積（row-wise
inner product）が完了すると、これらの値を処理して、最終のｘとｙの内積値が得られる。ディバイダ回路１１０を次に使用して、Ｘセントロイド１１２とＹセントロイド１１４を発生させる。

オン焦平面回路１０２〜１１０によって提供されるＸセントロイド１１２とＹセントロイド１１４は以下のようにして計算される。

上記数式中、Ｘ_ｉとＹ_ｊはそれぞれ１、２、３、…、ｎ−１であり、Ｖ_ｉｊは各画素の電圧である。両者の計算によって、スケーリングプレファクター（scaling pre-factor）を除いて、それぞれのセントロイドの正しい値を得ることができる。

Ｘセントロイドブロック１０６の内積を計算するために用いられる回路２００の一実施態様を図２Ａに示す。Ｙセントロイドブロック１０８の内積を計算するために用いられる回路２５０の一実施態様を図２Ｂに示す。キャパシタとスイッチだけを使用して、異なる重みを示す異なる大きさのキャパシタで計算を実施する。列平均バンク（column-averaging bank）２０２、２５２のキャパシタを使用して、画素値の一行をサンプリングする。これらキャパシタは、Ｘセントロイド（Ｘ−重心）ブロックにおいては線形に増大（スケール）されているが、連続するエネーブリングクロックＥＮ１、ＥＮ２、…ＥＮ（ｎ−１）２５４においては同じである。これらの列について平均値を求め、その結果を、行平均バンク２０８、２５８のキャパシタのうちの一つと共用することは、ＡＶＣ２０６、２５６と、割り当てられたＤＵＭＰ（ｉ）２１０、２６０を実質的に同時にパルスさせることによって実施される。これによって、すべての行の信号の減衰を等しくするが減らすことができる。Ｙセントロイド（Ｙ−重心）ブロック２５０に対する行平均バンク２５８のキャパシタ２６２は線形に増減（スケール）されるが、Ｘセントロイドブロック２００に対するキャパシタ２１２は等しい。

例示されている各実施態様において、Ｎｘ９（Ｎは画像形成部のフォーマット）のスイッチングアレイを有するスイッチングネットワークが、画像形成部のアレイの９個の連続列を、計算回路に接続している。これによって、大きさが３×３〜９×９のブロックについてセントロイドの計算を行うことができる。従って、その計算は、画像形成部の読出しと並列して実施され得る。この並列計算によって、計算速度を高くし、かつ計算のオーバーヘッドを実質的に減らすことができる。

図３に示す実施態様はディバイダ回路１１０として使用できる。この回路は、ＸセントロイドとＹセントロイドが、行方向内積から得られるように配置構成された複数のトランジスタ３０２を有する演算増幅器（op-amp）３００を備えている。

図４は、１２８×１２８のフォーマットを有するプロトタイプの画像形成部４００のレイアウトを示す。計算回路４０２は、画像形成部のフォーマットのいかんにかかわらず、小領域（１．７ｍｍ×０．９ｍｍ）しか占めていない。例示されている実施態様の画像形成部４００は、画素ピッチが１２μｍのＨＰ０．５μｍのＣＭＯＳ技法を利用して組み立てられる。画像形成部４００は、二つのポート、すなわちセントロイド出力用のポートと、画像形成部出力用のポートを有している。

例示画像形成部４００の性能は表１に要約してある。表１は通常の設計の性能を超える画像形成部４００の性能を示している。表１に示すように、受動素子と一つだけの演算増幅器（ディバイダ回路用）を使用することによって、約３ｍＷの程度の低電力のオペレーションを行うことができる。

セントロイディングの精度を測定するため、画像セントロイドが、生のデータを画像形成部のポートから獲得することによって、別個に計算される。計算されたセントロイドを、セントロイドポートから得た値と比較する。次に、相対誤差（画素の）を計算する。これらの測定は、異なるウィンドウの大きさ、セントロイドの値、平均信号強度および画像形成部の異なる領域について繰返し行う。その測定結果は、０．０２画素という典型的なセントロイド誤差がほとんどのアレイにわたって生じることを示している。図５によると、最悪の場合の誤差は、最も小さい（３×３）ウィンドウについて約０．０７画素であった。また図５は、アレイから測定された最小と最大のセントロイド誤差も示している。一般に、誤差は、大きさが大きいウィンドウについては小さくなるが、ウィンドウの大きさに対する誤差の依存関係は大きくなかった。

本発明の設計のセントロイド計算回路によって、セントロイディングの精度を損うことなしに、高い更新レートを得ることができる。更新レートは９×９から３×３まで縮小（スケール）するウィンドウの大きさに対して２０から５０ＫＨｚまで変化する。三つのセントロイド計算回路によって加わる全ノイズは、２２５μＶ（約９ｅ⁻）という画像形成部の出力ｒ．ｍ．ｓ．ノイズと比べて小さい。これは、キャパシタの大きさを増大することによって（最小の大きさは２ｐＦである）達成される。キャパシタンスの大きさが大きいことも、キャパシタンスマッチング誤差（capacitance-matching error）を最小限にするのに役立つ。回路内の残留誤差は、誤差マッチングとスイッチフィードスルーとによって管理される。したがって、図６に示すように、１００ｍＶ未満の平均信号に対しては、セントロイディングが不正確となる傾向がある。残留誤差も、非直線性と信号飽和が原因で、平均信号が大きくなると（約８００ｍＶ）増大する。

＜光ダイオードベースのＣＭＯＳ画像形成部の実施態様の説明＞
上記のように、光ダイオードベースのＣＭＯＳ能動画素センサ（ＡＰＳ）は、セントロイディングの計算に用いる画像信号入力を提供するＣＭＯＳ画像形成部として使用できる。図７は、光ダイオードベースのＡＰＳ画素７００の一実施態様を示す。光ダイオードセンスノード（photodiode sense node）（ＳＥＮＳＥ）７０２に取り込まれた信号は、リセット（ＲＳＴ）７０６がパルスされる前後の、列バス（ＣＯＬ）７０４に対する電圧間の差を測定することによって計算される。他の画素７０８、７０９は、同じ列バス７０４に接続される。

図７に例示されている実施態様では、「ソフト−リセット」技法を利用することによって、光ダイオードタイプの画素でより低いｋＴＣのノイズを達成することができる。上記ソフト−リセットには、同じ電位に保持されたｎチャネルのリセットトランジスタ７１０のドレーンとゲートの両方で画素をリセットすることが含まれている。その結果、センスノード７０２がサブスレッショルドＭＯＳＦＥＴ電流を利用してリセットされる。しかし、そのノイズは、高い画像ラグと低い光レベルの非直線性とをともなって低くすることができる。そのノイズの挙動を分析して、低い光レベル下で低下した性能の証拠を以下に示す。さらに、非直線性と画像ラグを、ノイズに妥協することなしに実質的に減らす新しい画素の設計を提供する。

センスノード７０２におけるリセットノイズは、特定の時点において前記センスノード上にｎ個の電子を見つける確率と定義される確率分布関数（Ｆ_ｎ）の時間依存性から推定することができる。弱い反転（weak-inversion）において、電流は式：Ｉ＝ｅ^{（ｑ・ΔＶ）／（ｍｋＴ）}で表される。式中、ＤＶは、Ｖ_ＧＳ（またはＶ_ＳＤ）とスレッショルド電圧（Ｖ_Ｔ）の差であり、ＫＴ／ｑは熱ポテンシャル（φ_Ｔ）であり、そしてｍは非理想性係数（non-ideality
factor）である。Ｖ_ＤＳ≫φ_Ｔであるから、逆電流は最小である。これによって、電流は実質的に単向性になる。したがって下記式で表される。

上記数式中、ｇ_ｎは、ｎ個の電子の存在下、１個の電子が加わる単位時間当りの確率である。センスノード上の電子の平均数（ｎバー）の分散を式１から計算して下記式が得られる。

弱い反転条件の場合、ｇ_ｎ≒ｅ^−β・ｎであり、式中β＝ｑ^２／ｍｋＴＣである。式２を解いて下記式が得られる。

上記式中、σ_ｏ ^２はリセットプロセス開始時の分散であり、そしてΔｎは、センスノードに加わった電子の平均量である。ソフトリセット下の光ダイオードタイプのＡＰＳの場合、与えられたフレームに対してσ_ｏ ^２＝０であるので下記式が得られる。

換言すれば、加わった電荷の量が小さい場合、リセットノイズは、電子の量のショットノイズによって決定される。したがって、リセットノイズは、ｋＴＣより実質的に小さい。一方、Δｎが大きい場合、リセットノイズはｍｋＴＣ／２に近づく。ｍ＝１の場合、ソフトリセットの分散が１／２になる。

リセットノイズの減少は、リセット機構に固有のフィードバックによって起こる。バリヤ上の指数関数電流の場合、瞬時電流は、ノード電位が増大すると直ちに低下する。その結果、電子の分布は、リセット（弱い反転下）が進行するにつれて狭くなる。これによってサブｋＴＣのリセットノイズが起こる。さらに、逆電流は無視できるので、電源の揺らぎとセンスノード７０２の間の相互作用は、実質的に減少する。これは、ソフトリセットに高いＰＳＲＲを提供させる。

ソフトリセットは、定常状態下と動的条件下の両方の画像形成部の挙動に影響する。例えば、図８は、リセットレベルがサンプリングされるときを表示するリセット（ＲＳＴ）パルス８００と信号（ＳＨＲ）パルス８０２を示すタイミングダイアグラム（静止画像形成モードの場合）を例示している。遊休相（ｔ_ｉｄｌｅ）中、ＲＳＴ８００をハイに保持すると、不要の電荷を消去できるが、定常状態の直線性は実質的に低下する。応答の非直線性は、ＳＥＮＳＥノード７０２に、上記遊休相中ゆっくりとした対数方式で充電させる弱い反転電流が原因である。取り込み相（ｔ_ｉｎｔ）中の電流が小さい場合、ＳＥＮＳＥノード７０２は、次のリセットがＳＥＮＳＥ７０２ノードの電位に影響するに足りるほど十分に放電されない。その結果、信号レベルとリセットレベルの間の差が、小さい信号に対し、有意に減少して、低光レベルで応答の非直線性が起こる。さらに、ソフトリセット下では、実際のリセットレベルが、前のフレームの信号に応じて変化する。実際の信号は、リセット前後のＳＥＮＳＥノードの電位間の計算された差によって計算することができる。したがって、リセットレベルの変化は、リセットレベルの平均信号強度による変化に起因する定常状態の非直線性をもたらす。動的ライティング条件下で、リセットレベルは、前のフレームに取りこまれた信号に応じて、一つのフレームと他のフレームとで変化する。連続するフレーム間のリセットレベルの変化は、画像ラグの尺度である。したがって、定常状態と動的応答の両方は、ソフトリセットが低いリセットノイズをもたらしても、ソフトリセットによって低下する。

図９は、図８に示したタイミングで操作された大きいフォーマット（例えば５１２×５１２）の画像形成部から測定した応答を示す。その応答の「不動作領域（dead-zone）」が低光レベルに対して見られる。その不動作領域は、リセットを、ｔ_ｉｄｌｅ中、ローに保持することによって実質的に減らすことができる。これによって、リセットトランジスタを深いサブスレッショルド状態にバイアシング（biasing）することを防ぐことができる。しかし低光レベルにおける応答の非直線性は依然として有意である。このことは図１０に示すＳＰＩＣＥシミュレーションの結果に例示されている。図１０には、ノードが、リセットがＯＦＦの状態中、異なる電圧動作範囲（different
voltage excursion）で周期的にリセットされるときに、ＳＥＮＳＥノード７０２のシミュレートされた電位の変化がプロットされている。この結果は、実際のリセットレベルが、低光レベル下で、３０ｍＶを超えて高いことを示している。これによって、定常状態の非直線性が１桁上がる。動的ライティング条件下で、リセットレベルは、前のフレームに取り込まれた信号に応じて一つのフレームと他のフレームとで変化する。

図１１Ａと１１Ｂはそれぞれ、本発明の実施態様のフラッシュ型光ダイオードＡＰＳ画素１１００とハードツーソフト（hard-to-soft）（ＨＴＳ）光ダイオードＡＰＳ画素１１５０を示す。図１１Ａに示すフラッシュ型光ダイオード画素１１００は、リセットトランジスタのドレン１１０４の電位を制御する追加のライン（ＨＴＳバー）を備えている。ＨＴＳ光ダイオードＡＰＳ１１５０（図１１Ｂ）は、フラッシュ型ＡＰＳ画素１１００と同じ画素の設計を有している。しかし、電源（Ｖ_ｄｄ）１１５６はｎ−チャネルトランジスタ１１５２またはｐ−チャネルトランジスタ１１５４を通じて各列１１５８に給電している。

図１２は、一つの画素のタイミングダイアグラムを示す。ＨＴＳは、フラッシュされた光ダイオード画素１１００に対する行復号信号（row-decoded signal）であり、かつＨＴＳ画素に対する共通信号である。リセット（ＲＳＴ）パルスＯＮで一時的にパルスするＨＴＳによって、その画素は、最初にハードリセットでリセットされ、続いてソフトリセットでリセットされる。ＨＴＳ画素の場合、ハードリセットのレベルは、そのトランジスタの大きさによる分類（sizing）によって決定されて約（１／２）・Ｖ_ｄｄにセットされる。

前記ハードリセットは画素の記憶（メモリ）を消去する。したがって、ソフトリセットレベルは、図１３に示すＰＳＰＩＣＥシミュレーションに示すように、光信号の強度のいかんにかかわらず、同じレベルに到達する。図１０の場合と異なり、ソフトリセットレベルはもはや、ＳＥＮＳＥノードの電圧動作範囲に依存していない。ＨＴＳモードのオペレーションはリセットノイズに影響しない。というのは、式３は、Δｎが大きい限り、初期分散（この場合のハードリセットによる）からの寄与が少ないことを示しているからである。したがって、画像形成部の性能は、ハードリセットレベルの実際の値に依存しない。

１２μｍの画素を有する１２８×１２８の試験画像形成部を、０．５μｍＣＭＯＳの技法で設計し組立てて、その概念を検証した。その画像形成部は、４種のオペレーションモードすなわちソフトリセットモード、ハードリセットモード、ＨＴＳモードおよびフラッシュモードを調べることができる異なる画素を備えている。図１４は二重デルタサンプリングモード（double delta sampling mode）でオペレートされる画像形成部で測定した応答の直線性を示す。これらの試験結果は、ソフトリセットモードでオペレートされた画像形成部が著しい低光レベルの非直線性を示すことを示している。また、これらの試験結果は、その非直線性が、残りの三つのモードでは、読取りノイズレベル（約２５０〜４００μＶｒ．ｍ．ｓ．）まで検出できないことも示している。

図１５は、画像ラグが、大きい信号（前のフレームの）の場合高い（約２％）ことを示している。その画像ラグは、より小さい信号の場合、１％未満まで急激に低下する。しかし画像ラグは、前記残りの三つのオペレーティングモードの場合、検出できない。

ハードリセットモードとＨＴＳモードとで測定されたノイズの作用を図１６に示す。ノイズのパフォーマンスは、ハードリセットモードのノイズは（ｋＴＣ）^１／２で表され、そしてＨＴＳモードの場合は（０．５ｋＴＣ）^１／２より小さいという前記モデルに密接に従う。

本発明の具体的な実施態様を例示して説明してきたが、他の実施態様と変形も可能である。
これらはすべて、本願の特許請求の範囲に含まれる。

ウィンドウ化セントロイディング能動画素センサ（ＡＰＳ）システムの一実施態様を示す。 Ｘセントロイドブロックについての内積を計算するのに利用される回路を示す。 Ｙセントロイドブロックについての内積を計算するのに利用される回路を示す。 ディバイダ回路の一実施態様を示す。 本発明の一実施態様の、１２８×１２８フォーマットのプロトタイプの画像形成部のレイアウトを示す。 測定されたセントロイドの誤差対ウィンドウの大きさの関係を示すグラフである。 セントロイドの誤差を、平均信号強度の関数として示すグラフである。 本発明の一実施態様の、光ダイオードタイプのＣＭＯＳ ＡＰＳ画素の模式図である。 ディジタル静止モードで作動する画像形成部のタイミングダイアグラムである。 遊休相中、リセット状態に保持された画素による応答の非直線性を示すグラフである。 画素が周期的にリセットされた場合の、異なるセンスノードの信号動作範囲に対するセンスノードの電位を示すＳＰＩＣＥシミュレーションである。 一実施態様のフラッシュ型光ダイオードのＡＰＳ画素の模式図である。 一実施態様のＨＴＳ光ダイオードのＡＰＳ画素の模式図である。 画素のタイミングダイアグラムを示す。 画素が周期的にリセットされた場合の、異なるセンスノードの信号動作範囲に対するセンスノードの電位を示すＳＰＩＣＥシミュレーションである。 測定された光ダイオードのＡＰＳ画素の直線性を示すグラフである。 異なる光ダイオードから測定した画像ラグのグラフである。 ノイズを、画素の変換利得の関数として示すグラフである。

Claims (12)

1. 集積化された半導体デバイスであって、
   放射線に応答して電荷を生成し且つ同電荷を出力するセンスノードを有する光ダイオード；
   前記センスノードに接続されたゲートを有し、前記電荷を表す画素信号を生成する出力トランジスタ；および
   前記センスノードから形成されるソースと、リセット信号を受け取るように接続されたゲートと、前記センスノードをリセットし且つ前の読み出しサイクルからの前記光ダイオードのメモリを消去するために前記リセット信号がオンに維持されているときにパルス状にオン及びオフされる別のリセットコントロール信号に接続されたドレインと、を有するリセットトランジスタ；
   を備えるデバイスにおいて、
   前記出力トランジスタのドレインはドレイン供給電圧を受け取るように接続され、同出力トランジスタのソースは前記画素信号を出力するように用いられ、
   更に、
   前記出力トランジスタ及び前記リセットトランジスタの前記ドレインに対する電力供給回路であって、互いに接続され且つ前記ドレイン供給電圧を受け取る第１トランジスタ及び第２トランジスタを有する電力供給回路を備え、
   前記第１トランジスタは前記リセットコントロール信号を受け取るように接続されたゲートを有するデバイス。
2. 請求項１に記載のデバイスであって、更に、
   前記出力トランジスタに接続され前記画素信号を受け取るように接続され、且つ、選択信号を受け取るゲートを有する選択トランジスタ備え、同選択信号は同選択トランジスタをオンして前記画素信号を出力するクロックパルスを含んでいるデバイス。
3. 集積化された半導体デバイスであって、複数のセンシング画素の放射線センシングアレイと、前記放射線センシングアレイに集積化されたチップ搭載制御回路と、を備え、各センシング画素は、
   放射線に応答して電荷を生成し且つ同電荷を出力するセンスノードを有する光ダイオード；
   前記センスノードに接続されたゲートを有し、前記電荷を表す画素信号を生成する出力トランジスタ；および
   前記センスノードから形成されるソースと、リセット信号を受け取るように接続されたゲートと、前記センスノードをリセットし且つ前の読み出しサイクルからの前記光ダイオードのメモリを消去するために前記リセット信号がオンに維持されているときにパルス状にオン及びオフされる別のリセットコントロール信号に接続されたドレインと、を有するリセットトランジスタ；
   を備えるデバイスにおいて、
   前記センシング画素は、
   Ｘ方向に並べられた複数の列とＹ方向に並べられた複数の行とをなすように配列されており、
   前記チップ搭載制御回路は、
   画素信号を受け取るように前記センシングアレイに接続されたスイッチングネットワーク；
   前記スイッチングネットワークに接続されてＸセントロイドとＹセントロイドの計算に使用される加重合計である内積を前記スイッチングネットワークからの前記画素信号に基いて計算する複数の計算回路であって、同内積を提供するための受動素子のみを有する計算回路；および
   前記内積を受け取るように前記計算回路に接続され、少なくともＸセントロイドとＹセントロイドとを計算するように前記構成されたディバイダ回路；
   を備えているデバイス。
4. 請求項３に記載のデバイスにおいて、
   前記チップ搭載制御回路は、更に、前記画素信号を受け取りその画素信号について前記複数の列の平均をとるブロック平均回路を備えているデバイス。
5. 請求項３に記載のデバイスにおいて、
   前記複数の計算回路は、行平均バンクと列平均バンクとを含んでいるデバイス。
6. 請求項３に記載のデバイスにおいて、
   前記スイッチングネットワークは、前記センシングアレイに接続されるとともに、並列処理のために複数の列の画素をそれぞれに対応する計算回路に並列に接続するように構成されているデバイス。
7. 請求項３に記載のデバイスにおいて、
   前記計算回路のそれぞれは、演算増幅器を含まず、セントロイドの計算を行うキャパシタを含んでいるデバイス。
8. 請求項３に記載のデバイスであって、更に、
   前記出力トランジスタに接続され前記画素信号を受け取り、且つ、選択信号を受け取るゲートを有する選択トランジスタを備え、同選択信号は同選択トランジスタをオンして前記画素信号を出力するクロックパルスを含んでいるデバイス。
9. 請求項３に記載のデバイスにおいて、
   前記出力トランジスタのドレインはドレイン供給電圧を受け取るように接続され、同出力トランジスタのソースは前記画素信号を出力するように用いられるデバイス。
10. 集積化された半導体デバイスであって、複数のセンシング画素の放射線センシングアレイと、前記放射線センシングアレイに集積化されたチップ搭載制御回路と、を備え、各センシング画素は、
    放射線に応答して電荷を生成し且つ同電荷を出力するセンスノードを有する光ダイオード；
    前記センスノードに接続されたゲートを有し、前記電荷を表す画素信号を生成する出力トランジスタ；および
    前記センスノードから形成されるソースと、リセット信号を受け取るように接続されたゲートと、前記センスノードをリセットし且つ前の読み出しサイクルからの前記光ダイオードのメモリを消去するために前記リセット信号がオンに維持されているときにパルス状にオン及びオフされる別のリセットコントロール信号に接続されたドレインと、を有するリセットトランジスタ；
    を備え、
    前記出力トランジスタのドレインはドレイン供給電圧を受け取るように接続され、同出力トランジスタのソースは前記画素信号を出力するように用いられ、
    前記出力トランジスタ及び前記リセットトランジスタの前記ドレインに対する電力供給回路であって、互いに接続され且つ前記ドレイン供給電圧を受け取る第１トランジスタ及び第２トランジスタを有する電力供給回路を備え、
    前記第１トランジスタは前記リセットコントロール信号を受け取るように接続されたゲートを有するデバイス。
11. 放射線を検知する方法であって、
    放射線に応答して電荷を生成し且つ同電荷を出力するセンスノードを有する光ダイオード；
    前記センスノードに接続されたゲートを有し、前記電荷を表す画素信号を生成する出力トランジスタ；および
    前記センスノードから形成されるソースと、リセット信号を受け取るように接続されたゲートと、前記センスノードをリセットし且つ前の読み出しサイクルからの前記光ダイオードのメモリを消去するために前記リセット信号がオンに維持されているときにパルス状にオン及びオフされる別のリセットコントロール信号に接続されたドレインと、を有するリセットトランジスタ；
    を備え、且つ、
    前記出力トランジスタのドレインはドレイン供給電圧を受け取るように接続され、同出力トランジスタのソースは前記画素信号を出力するように用いられ、
    更に、
    前記出力トランジスタ及び前記リセットトランジスタの前記ドレインに対する電力供給回路であって、互いに接続され且つ前記ドレイン供給電圧を受け取る第１トランジスタ及び第２トランジスタを有する電力供給回路を備え、
    前記第１トランジスタは前記リセットコントロール信号を受け取るように接続されたゲートを有するデバイスを使用し、
    前記リセット信号がオン状態にパルスされている期間において、前記リセットコントロール信号をオン及びオフにパルスして前記センスノードをリセットするとともに前の読み出しサイクルからの前記光ダイオードのメモリを消去する検知方法。
12. 請求項１１に記載の方法であって、更に、
    前記センシングアレイからの画素信号をチップ上で処理し、二つの異なる方向に沿って選択した光ダイオードのブロックに対するセントロイドを生成すること；
    を備える検知方法。

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