JP4521991B2 - 撮像装置及び撮像システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、撮像装置及び撮像システムに関し、特に、デジタルカメラやデジタルビデオに搭載される撮像装置及び撮像システムに関する。
【０００２】
【従来の技術】
従来、デジタルカメラやデジタルビデオに代表されるＣＣＤ撮像素子やＭＯＳ型撮像素子を備えた撮像装置は、最近のトレンドに合わせて高精細が必要不可欠となり画素数が増加の傾向にある。
【０００３】
静止画を撮像するデジタルスチルカメラは、３００万画素から４００万画素が主流となり、また動画も撮像できるデジタルビデオでは、２００万画素相当の高精細度テレビジョン（High Definition Television ：ＨＤＴＶ）が将来的にも有望である。このことから多画素を高速で読み出す必要が生じる。このような背景から、多画素を低速でパラレルに読み出し、見かけ上高速で読み出すような工夫が必要となる。
【０００４】
図１０は、特許第３０１１２０８号などに記載されている撮像装置の模式的な構成を示す平面図である。図１０に示すように、従来の撮像装置は、垂直方向には、ピクセルブロック（画素部）１００のいずれかを駆動するために、ロウドライバ１０１、ロウ・スキャンシフトレジスタ１０２にアドレスデコーダ１０３を設け、水平方向には、カラム・スキャンシフトレジスタ１０５と雑音制御回路１０６とを備え、これらをクロック制御回路１０４で動作させており、このような構成によると、低速駆動で、多画素から高速に信号を読み出すことができる。
【０００５】
【発明が解決しようとする課題】
しかし、従来の技術は、ズームの変更などのように、ある画角だけを必要とする場合においても、全画素を読み出し、撮像システムにおけるフレームメモリを用い、そこからの読み出し時に必要画角だけを読み出す方式でなければ実現できないが、結局、必要でない画素までを読み出してしまうため、駆動周波数が変わらず低消費電力化がなされていない。
【０００６】
また、従来の技術は、それぞれのピクセルブロック１００を動作させるのに、それぞれのロウ・スキャンシフトレジスタ１０２，カラム・スキャンシフトレジスタ１０５を、それぞれのクロック制御回路１０４で駆動しなければならず、各クロック制御回路１０４から出力するクロック信号のタイミングを合わせるのは困難となる。
【０００７】
そこで、本発明は、ズームの変更に応じて必要な画角内の画素だけから画像信号を転送する撮像装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】
本発明に係る撮像装置は、それぞれ画素が２次元状に配列され、各画素領域の同行同列に配列された画素により被写体の同じ箇所からの光に基づく画像信号を生成する複数の画素領域と、前記画素によって生成された前記画像信号を順次転送する転送手段と、前記転送手段に対して前記画像信号の転送の開始を指示する指示信号を供給する供給手段とを備え、前記供給手段は、各画素領域において前記各画素のうち少なくとも２以上の画素を前記画像信号の転送開始先として選択できるように構成され、前記画像信号の転送開始先として各画素領域にて選択される画素は、画素領域間では前記被写体の同じ箇所に対応するものであって、前記供給手段は、画像のズーム変更に応じて前記転送開始先の画素を指定して前記指示信号を供給し、各画素領域からの前記画像信号は画素領域毎に異なる出力端子から出力されることを特徴とする。
【０００９】
また、本発明の撮像システムは、上記撮像装置と、前記各画素に被写体からの光を集める光学系と、前記撮像装置から転送された前記画像信号を処理する処理回路とを備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態について図面を用いて説明する。
【００１１】
（実施形態１）
図１は、本発明の実施形態１の撮像装置の模式的な構成を示す平面図である。図１には、フォトダイオードとそれによって蓄積された電荷信号を転送するためのトランジスタなどを有する画素が２次元に配列された画素領域１０と、各画素領域１０からの信号の読み出しを制御する転送手段である垂直シフトレジスタ部１２及び水平シフトレジスタ部１１と、垂直シフトレジスタ部１２及び水平シフトレジスタ部１１にアドレス入力により任意の位置からスタートパルスを入力する垂直デコーダ部１４及び水平デコーダ部１３と、各画素領域１０から読み出された信号を外部に出力する出力端子１５とを示している。
【００１２】
なお、画素領域１０は、チャンネル（Ｃｈ）１〜４の領域に分けられており、各領域に出力端子１５（チャンネル（Ｃｈ）１〜４出力）を設けている。さらに、中心部にズームの拡大時にのみ用いる画素が配列されている領域であるワイドモード範囲１６を示している。
【００１３】
ここで、各画素領域１０には、たとえば１０００×５００画素をマトリックス状に配列しており、便宜上チャンネル（Ｃｈ）１〜４の領域の各左上の画素をＸ，Ｙ座標上で、（０，０）、（１０００，０）、（５００，０）、（１０００，５００）とし、上チャンネル（Ｃｈ）１〜４の領域内のワイドモード範囲１６の各左上の画素をＸ，Ｙ座標上で、（５００，２５０）、（１０００，２５０）、（５００，５００）、（１０００，５００）として説明する。
【００１４】
また、後述するように、チャンネル（ｃｈ）１〜４の領域とＣｈ１〜４出力との間には、画素のトランジスタのオン／オフの切り替えの際に発生するノイズを除去するためのメモリを設けている。そして、メモリによってノイズが除去された信号は、その後、水平シフトレジスタ部１１によって順次、１画素分ごとに読み出され、各Ｃｈ１〜４出力から外部に出力され、外部に備えられている信号処理回路内で合成され、一つの画像が作成される。
【００１５】
また、ワイドモードの際の動作には、詳細については後述するが、ワイドモード範囲１６内に配列されている画素だけから信号を読み出し、さらに駆動周波数を少なくしている。
【００１６】
ここでは、Ｃｈ１領域からＣｈ４領域までで２００万画素あるので、これらを１秒あたり６０コマ撮像することを考えると、１出力端子あたりを４０ＭＨｚで動作させることになる。ワイドモードのときはこれらの１／４の画素数でよいので、１出力端子あたり１０ＭＨｚで動作することになる。消費電力は駆動周波数に比例するので周波数が１／４になると消費電力も１／４に低減する。
【００１７】
図２は、図１の水平デコーダ部１３の内部構成を示す等価回路図である。図２に示す水平デコーダ部１３は、アドレスの異なる複数の箇所に対して個別にスタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄを出力できるようにしている。なお、垂直デコーダ部１４の内部構成も図２と同様としている。
【００１８】
具体的には、水平デコーダ部１３等は、ハイレベル又はローレベルのディジタル信号が入力される入力端子ＨＤ０，ＨＤ１，ＨＤ０’，ＨＤ１’と、入力されたディジタル信号のハイレベル／ローレベルを反転させる反転回路１３１と、各入力端子ＨＤ０，ＨＤ１，ＨＤ０’，ＨＤ１’からの入力信号又は各反転回路１３１から出力された信号とラッチパルスであるＨ＿Ｓｔａｒｔ信号との積をとるＡＮＤ回路１３２ａ〜１３２ｈと、各ＡＮＤ回路１３２ａ〜１３２ｈの出力の相互の積をとるＡＮＤ回路１３３〜１３６と、各ＡＮＤ回路１３３〜１３６の出力の相互の和をとるＯＲ回路１３７ａ〜１３７ｄと、各ＯＲ回路１３７ａ〜１３７ｄの出力を取り出す出力端子Ａ〜Ｄとを備えている。
【００１９】
図２の動作については後述するが、入力端子ＨＤ０〜ＨＤ’１から入力する信号に応じて出力端子Ａ〜Ｄから、水平シフトレジスタ１１等に入力するスタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄを出力するようにしている。
【００２０】
そして、たとえばスタートパルスＳｉｇ＿ａを出力させると、（Ｘ，Ｙ）＝（０，０）及び（Ｘ，Ｙ）＝（０，５００）の画素から駆動を開始し、スタートパルスＳｉｇ＿ｂを出力させると、（Ｘ，Ｙ）＝（５００，２５０）及び（Ｘ，Ｙ）＝（５００，５００）の画素から駆動を開始し、スタートパルスＳｉｇ＿ｃを出力させると、（Ｘ，Ｙ）＝（１０００，０）及び（Ｘ，Ｙ）＝（１０００，５００）の画素から駆動を開始し、スタートパルスＳｉｇ＿ｄを出力させると、（Ｘ，Ｙ）＝（１０００，２５０）及び（Ｘ，Ｙ）＝（１０００，５００）の画素から駆動を開始するようにしている。
【００２１】
なお、ここでは、水平シフトレジスタ部１１等から４つのスタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄが出力されるように構成している例を説明しているが、スタートパルスの出力数を増やすことによって駆動を開始する画素を増やすこともできる。
【００２２】
図３は、図１の水平シフトレジスタ部１１の内部構成を示す等価回路図である。図３には、水平デコーダ部１３の出力端子Ａ〜Ｄから出力されるスタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄをＤ端子から入力してクロック端子及びｒｅｓ端子からそれぞれ入力されるクロックパルス（ＣＬＫ）及びリセットパルス（ＲＥＳ）に従って水平シフトパルスｈ１〜ｈｎ＋２をＱ端子から出力する遅延素子であるＤフリップフロップ（ＤＦＦ）１４０と、各Ｄフリップフロップの出力に応じてオン／オフが切り替えられるトランジスタ１４１と、図２に示した水平シフトレジスタ部１３と、ノイズ除去のために設けられたメモリ２０と、出力端子１５とを示している。
【００２３】
なお、図３では水平デコーダ部１３の出力端子Ｂ，Ｄから出力されるスタートパルスＳｉｇ＿ｂ，Ｓｉｇ＿ｄによって駆動されるＤフリップフロップ１４０の図示は省略しているが、これらは、それぞれ、水平デコーダ部１３の出力端子Ａ，Ｃから出力されるスタートパルスＳｉｇ＿ａ，Ｓｉｇ＿ｃによって駆動されるＤフリップフロップ１４０と同様に構成している。但し、たとえば２５０段目のＤフリップフロップ１４０のＤ端子には、２４９段目のＤフリップフロップ１４０のＱ端子から出力される信号とスタートパルスＳｉｇ＿ｂが入力可能されうる状況となるので、２５０段目のＤフリップフロップ１４０のＤ端子と各入力信号もととの間には、ＯＲ回路の接続が必要となる。
【００２４】
なお、図３には、水平シフトレジスタ部１１を、Ｄフリップフロップを用いて構成した場合を例に説明しているが、他のタイプのフリップフロップや、スイッチング素子などで構成してもよい。
【００２５】
図４は、図２，図３の動作を示すタイミング図である。なお、図４には、各画素領域１０の全ての画素から画像信号を転送する場合の動作を示している。まず、ＨＤ０，ＨＤ１，ＨＤ’０入力端子からそれぞれローレベルのディジタル信号が入力され、ＨＤ’１入力端子からハイレベルのディジタル信号が入力されているときに、リセットパルスがローレベル、スタートパルスがハイレベルにそれぞれ切り替わると、各ＡＮＤ回路１３２ｂ，１３２ｄ，１３２ｆ，１３２ｇは、入力される信号が双方ともハイレベルである。
【００２６】
すなわち、ＡＮＤ回路１３２ｂ，１３２ｄ，１３２ｆ，１３２ｇからは、ハイレベルがラッチされるので「１」の信号が出力され、他のＡＮＤ回路１３２ａ，１３２ｃ，１３２ｅ，１３２ｈは「０」の信号が出力される。すると、ＡＮＤ回路１３３ａ，１３５ｂには共に「１」が入力される。ＡＮＤ回路１３３ｂ，１３４ａ，１３５ａ，１３６ｂには「０」と「１」とが入力される。ＡＮＤ回路１３４ｂ，１３６ａには共に「０」が入力される。なお、図２の各ＡＮＤ回路１３３〜１３６の近傍に入力信号が「０」であるか「１」であるかを、＜＞で示している。
【００２７】
そして、各入力信号に応じてＯＲ回路１３７ａ，１３７ｃには「０」と「１」とが入力される。また、ＯＲ回路１３７ｃ，１３７ｄには共に「０」が入力される。すると、出力端子Ａ，ＣからスタートパルスＳｉｇ＿ａ，Ｓｉｇ＿ｃが１クロック分出力することになる。各スタートパルスＳｉｇ＿ａ，Ｓｉｇ＿ｃは、それぞれ１段目，１００１段目のＤフリップフロップ１４０のＤ端子に入力される。
【００２８】
２段目のＤフリップフロップ１４０では、次にクロックパルスのローレベルからハイレベルへ切り替わる際に、Ｑ端子から「１」を出力し、この信号は、２段目のＤフリップフロップのＤ端子入力される。また、この信号ｈ１は１段目のトランジスタ１４１のゲートをオンする。すると、メモリ２０に蓄積されているノイズ信号が除去された信号が、読み出されてアンプで増幅された後に出力端子１５（ＣＨ１）から出力される。
【００２９】
同様の手順により、クロック信号がローレベルからハイレベルに切り替わるたびに、順々に３段目，４段目，…，１０００段目のＤフリップフロップ１４０のＤ端子に、２段目，３段目，…，９９９段目のＤフリップフロップ１４０のＱ端子から出力される信号が入力される。また、２段目，３段目，…，１０００段目のトランジスタ１４１のゲートが信号ｈ２，ｈ３，…，ｈ１０００によってオンされ、メモリ２０に蓄積されているノイズ信号が除去された信号が、読み出されてアンプで増幅された後に出力端子１５（ＣＨ１）から出力される。
【００３０】
また、上記動作は、１００１段目〜２０００段目のＤフリップフロップ１４０でも同様に行われ、メモリ２０に蓄積されているノイズ信号が除去された信号が、読み出されてアンプで増幅された後に出力端子１５（ＣＨ２）から出力される。その後、リセットパルスをハイレベルにして、各Ｄフリップフロップ１４０をリセットする。
【００３１】
以上説明したように、入力端子ＨＤ０，ＨＤ１等に入力するディジタル信号のハイレベル／ローレベルの組合せにより、スタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄを選択的に出力させることが可能となる。よって、テレモードにはスタートパルスＳｉｇ＿ａ，Ｓｉｇ＿ｃがそれぞれ出力されるようにすることで、（Ｘ，Ｙ）＝（０，０）、（Ｘ，Ｙ）＝（０，５００）、（Ｘ，Ｙ）＝（１０００，０）、（Ｘ，Ｙ）＝（１０００，５００）に配置されている画素から信号が読み出されるようにする。
【００３２】
また、ワイドモードの際にはスタートパルスＳｉｇ＿ｂ，Ｓｉｇ＿ｄがそれぞれ出力されるようにすることで、（Ｘ，Ｙ）＝（５００，２５０）、（Ｘ，Ｙ）＝（５００，５００）、（Ｘ，Ｙ）＝（１０００，２５０）、（Ｘ，Ｙ）＝（１０００，５００）に配置されている画素から信号が読み出されるようにする。こうして、テレモードとワイドモードの際とのそれぞれで用いる画角を変更するようにしている。
【００３３】
なお、図１に示すような態様でワイドモード範囲１６が設定されると、任意の画素行では、たとえば１０００段目のＤフリップフロップ回路１４０のＱ端子から出力される信号ｈ１０００によって１０００段目のトランジスタ１４１がオンされた後には、新たにスタートパルスＳｉｇ＿ａ又はＳｉｇ＿ｂが入力されない限り、その画素行の各画素からの画像信号の転送は行われないが、後述するように、たとえば図８に示すような態様でワイドモード範囲１６が設定されると、画像信号の転送を終了させる必要がある。
【００３４】
画像信号の転送の終了は、クロックパルスの生成又は出力の停止、もしくはラッチパルスをローレベルで維持、あるいはリセットパルスをハイレベルで維持することで実現すればよい。
【００３５】
なお、本実施形態では、複数の画素領域１０を設けた場合を例に説明したが、１つの画素領域１０を設ける場合であっても、画像信号の読み出し開始先の画素と、読み出し終了先の画素とを指示することで容易に、ワイドモード、テレモードの切り替えを行うことができる。
【００３６】
（実施形態２）
図５は、本発明の実施形態２に係る水平デコーダ部１３の内部構成を示す等価回路図である。なお、図５に示す水平デコーダ部１３以外の構成は、図１に示すものと同様としている。
【００３７】
ここで、図２に示す水平デコーダ部１３では、後述するように、例えば同時にスタートパルスの出力数を４つより多くする場合には、ＡＮＤ回路及びそれに入力するディジタル信号の数を多くする必要があるのに対して、図５に示す水平デコーダ部１３は、入力アドレスビットを１組だけに限定し、時分割することによって同時に４つより多数のスタートパルスを出力できるようにしている。
【００３８】
図５には、アドレスを指示するハイレベル又はローレベルのディジタル信号が入力される入力端子ＨＤ０，ＨＤ１と、クロックパルス及びクロックアウトプットイネーブルパルスがそれぞれ入力されるクロックパルス入力端子（ＣＬＫ）及びクロックアウトプットイネーブルパルス入力端子（ＣＬＫＯＥ）と、クロックパルス入力端子及びクロックアウトプットイネーブルパルス入力端子からそれぞれ入力されたパルス信号を相互の積をとるＡＮＤ回路１５１と、入力端子ＨＤ０，ＨＤ１から入力されたディジタル信号の状態をＡＮＤ回路１５１の出力に基づいてラッチするフリップフロップ（ＦＦ）１５０と、各フリップフロップ１５０から出力された信号を反転する各反転回路１５２と、各反転回路１５２相互，各フリップフロップ１５０相互の出力信号の積をとるＡＮＤ回路１５３，１５６と、各反転回路１５２と各フリップフロップ１５０との出力信号の積をとるＡＮＤ回路１５４，１５５と、リセットパルス及びアウトプットイネーブル信号をそれぞれ入力するリセットパルス入力端子（ＲＥＳ）及びアウトプットイネーブル入力端子（ＯＥ）と、リセットパルス入力端子から入力したリセットパルス及びアウトプットイネーブル入力端子から入力したアウトプットイネーブル信号に基づいてＡＮＤ回路１５３〜１５６の出力を入出力するメモリ部１５７とを示している。
【００３９】
図６は、図５のメモリ部１５７の内部構成を示す等価回路図である。図６には、Ｓｉｇ＜００＞〜Ｓｉｇ＜１１＞に従ってオン／オフが制御されるトランジスタＴｒ１と、トランジスタＴｒ１の出力を一時的に蓄積する容量Ｃと、リセットパルスに従ってオン／オフが制御されるトランジスタＴｒ２と、アウトプットイネーブルパルスに従ってオン／オフが制御されるトランジスタＴｒ３とを示している。
【００４０】
図７は、図５，図６の動作を示すタイミング図である。なお、図７には、実際上の図５，図６の動作でなく、図６の出力端子Ａ〜Ｄから、スタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄを全て出力する場合の動作を示している。
【００４１】
まず、ＨＤ０，ＨＤ１入力端子からそれぞれローレベルのディジタル信号が入力されており、クロックパルス（ＣＬＫ）がハイレベル／ローレベルを繰り返しているときに、リセットパルスがローレベル、クロックアウトプットイネーブルパルスがハイレベルにそれぞれ切り替わると、クロックパルスがハイレベルになる度に、各フリップフロップ１５０のクロック端子にハイレベルの信号が入力される。
【００４２】
すると、各フリップフロップ１５０からは、ローレベルの状態がラッチされるので、「０」の信号が出力される。各フリップフロップ１５０から出力された信号は、そのままの状態でＡＮＤ回路１５４〜１５６の少なくとも一端から入力される。また、各フリップフロップ１５０のから出力された信号は、反転回路１５２で状態が反転されてＡＮＤ回路１５３〜１５５の少なくとも一端から入力される。
【００４３】
このとき、ＡＮＤ回路１５３だけは、ともに「１」の信号が入力される。すると、ＡＮＤ回路１６３からは、Ｓｉｇ＜００＞が出力される。そして、トランジスタＴｒ１のゲートにＳｉｇ＜００＞が入力されることによってトランジスタＴｒ１がオンされるときに、リセットパルス及びアウトプットイネーブル信号をそれぞれローレベルに維持することによって、トランジスタＴｒ２，Ｔｒ３をオフしてコンデンサＣに信号電荷を蓄積する。
【００４４】
それから、次のクロックパルスがハイレベルになる前に、ＨＤ０入力端子から入力するディジタル信号をハイレベルに切り替える。すると、上記と同様の手順によりＡＮＤ回路１５３には「０，１」の信号が入力されるようになると同時に、ＡＮＤ回路１５４には、「１，１」の信号が入力されるようになる。よって、ＡＮＤ回路１５３からＳｉｇ＜００＞が停止されるようになり、ＡＮＤ回路１５４からＳｉｇ＜０１＞が出力されるようになる。
同様に、ＨＤ０とＨＤ１のハイレベル／ローレベルの各切り替えを制御することによって、順にＳｉｇ＜１０＞、Ｓｉｇ＜１１＞が出力されるようになり、各コンデンサＣには信号電荷が蓄積される。なお、リセットパルス及びアウトプットイネーブル信号は、Ｓｉｇ＜００＞〜Ｓｉｇ＜１１＞が出力されている間は、ローレベルを維持している。
【００４５】
つづいて、Ｓｉｇ＜００＞〜Ｓｉｇ＜１１＞がいずれも出力されていない状態、すなわちトランジスタＴｒ１をオフにした状態で、アウトプットイネーブル信号をハイレベルにすることによってトランジスタＴｒ３をオンすると、出力端子Ａ〜ＤからスタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄが出力することになる。
【００４６】
その後、コンデンサＣをリセットするために、アウトプットイネーブル信号をローレベルにしてトランジスタＴｒ３をオフすると同時に、リセットパルスをハイレベルにすることでトランジスタＴｒ２をオンする。こうして、コンデンサＣをリセットして、読み出しきれない電荷による誤動作を防止している。
【００４７】
以上説明したように、入力端子ＨＤ０，ＨＤ１に入力する信号の「０」，「１」の組合せにより、Ｓｉｇ＜００＞〜Ｓｉｇ＜１１＞を選択的に出力させることが可能となり、したがって、スタートパルスＳｉｇ＿ａ〜Ｓｉｇ＿ｄも選択的に出力させることが可能となる。
【００４８】
（実施形態３）
図８は、本発明の実施形態３に係る画素領域１０付近の模式図である。図８に示すように、本実施形態では、各画像領域１６にたとえばカラーフィルターをベイヤー状に配列しており、さらに４眼レンズを設けることによって、いわゆる複眼式の撮像装置を構成している。
【００４９】
複眼式の撮像装置は、各画素領域１０の同行同列に配置されている画素では、理論上被写体の同じ箇所からの光に基づく画像信号が生成されるので、ワイドモード範囲１６を各画像領域１０内の同行同列の画素を含む範囲としている。なお、画像信号の読み出し開始先の画素と、読み出しの終了先の画素との指示は、実施形態１等と同様に行うようにすればよい。
【００５０】
（実施形態４）
図９は、本発明の実施形態４の撮像システムの模式的な構成を示すブロック図である。図９には、実施形態１〜３で説明したいずれかの撮像装置１００１と、撮像装置１００１に被写体からの光を集める光学レンズ１０００と、撮像装置１００１の水平デコーダ部１３や水平シフトレジスタ１１等に入力するラッチパルスやクロックパルス等を生成するタイミングジェネレータ（ＴＧ：Timing Generator）１００２と、撮像装置１００１から読み出された画像信号を増幅する自動利得制御手段（ＡＧＣ：Auto Gain Control）１００３と、自動利得制御手段１００５によって増幅された画像信号をアナログ−ディジタル変換するＡ／Ｄ変換器（ＡＤＣ：Analog Digital Converter）１００５と、Ａ／Ｄ変換器１００５によって変換された画像信号にシェーディングなど各種の補正を行ったりデータを時系列的に圧縮するカメラＤＳＰ（Digital Signal Processor）１００６と、カメラＤＳＰ１００６で処理されたデータを記憶する半導体メモリなどの着脱可能な記憶媒体１０１１と、カメラＤＳＰ１００６で処理されたデータを画像のフレームで保存することができる記憶保持動作が必要な随時書き込み読み出しメモリ（ＤＲＡＭ：Dynamic Random Access Memory）１００８と、カメラＤＳＰ１００６で処理されたデータを表示するモニター１０１０と、撮像した画像を確認するためにエレクトロ・ビューファインダー（ＥＶＦ）１００９と、主としてワイドモード時に画素数を補うためのスプライン補間などを行うズーム処理手段１００７と、ユーザのズーム変更に応じて各部を制御する制御信号を生成するシステム制御手段１００４とを示している。
【００５１】
つづいて、図９の動作について説明する。まず、メイン電源がオンされ、つぎにコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１００３などの撮像系回路の電源がオンされる。それから、露光量を制御するために、システム制御手段１００４は絞りを開放にし、固体撮像装置１００１のセンサーから出力された信号は、自動利得制御手段１００３をスルーして、Ａ／Ｄ変換器１００４へ出力される。
【００５２】
Ａ／Ｄ変換器１００３は、その信号をＡ／Ｄ変換して、カメラＤＳＰ１００６に出力する。カメラＤＳＰ１００６は、そのデータを基に露出の演算を行う。この測光を行った結果により明るさを判断し、その結果に応じてシステム制御手段１００４は絞りを制御する。
【００５３】
つぎに、固体撮像装置１００１のセンサーから出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算をシステム制御手段１００４で行う。その後、レンズ１０００を駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズ１０００を駆動し測距を行う。
【００５４】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００１のセンサーから出力された画像信号は、自動利得制御手段１００３で増幅され、さらにＡ／Ｄ変換器１００６でＡ／Ｄ変換され、カメラＤＳＰ１００６によりモニター１０１０に表示されたり、ＤＲＡＭ１００８に記憶されたりする。
【００５５】
なお、実際には、撮像装置１００１のセンサーからはＣｈ１領域からＣｈ４領域のそれぞれからパラレルに画像信号が出力されており、それぞれ増幅、Ａ／Ｄ変換が行われた後にたとえばカメラＤＳＰ１００６内で多重化される。ちなみに、各領域からそれぞれ出力された画像信号は、撮像装置１００１のセンサーより出力されてから、増幅されるまでに時分割多重して４倍の速度の周波数でラッチすればそれぞれカメラＤＳＰ１００６へ出力することができる。
【００５６】
また、モニター１０１０に表示された画像は、直接コンピュータ等に入力して加工を行えるようにしてもよい。
【００５７】
その後、ＤＲＡＭ１００８に蓄積されたデータは、たとえばエレクトロ・ビューファインダー１００９などに表示される。そして、ユーザよってエレクトロ・ビューファインダー１００９に表示された画像の出来具合が確認され、その画像を保存するのであれば、システム制御手段１００４の制御により半導体メモリ等の記録媒体１０１１に記録される。
【００５８】
ちなみに、処理された画像信号の記録媒体１０１１への書きこみ速度の制限がなければ、ＤＲＡＭ１００８への記憶と並行して記録媒体１０１１に記録してもよい。
【００５９】
つづいて、たとえばユーザからワイドモードへの切り替えの指示が入力されるシステム制御手段１００４は、モード切り替えのための制御信号を生成して、レンズ１０００，タイミングジェネレータ１００２，自動利得制御手段１００３，ズーム処理手段１００７を、生成した制御信号に基づいて制御する。
【００６０】
具体的には、レンズ１０００を合焦のために絞り、タイミングジェネレータ１００２に、実施形態１，２で説明したＨＤ端子に供給するディジタル信号のハイ／ローを切り替えるように指示したり、ズーム処理手段１００７に、スプライン補間などを行うように指示する。
【００６１】
なお、他の動作は、ワイドモードに切り替える前、すなわち、テレモードの動作と同様である。
【００６２】
【発明の効果】
以上説明したように、本発明によると、供給手段は、各画素のうち少なくとも２以上の画素を画像信号の転送開始先として選択できるように構成されており、画像のズーム変更に応じて転送開始先の画素を指定して指示信号を転送手段に供給するので、ズームの変更に応じて必要な画角内の画素だけから画像信号を転送することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の撮像装置の模式的な構成を示す平面図である。
【図２】図１の水平デコーダ部１３の内部構成を示す等価回路図である。
【図３】図１の水平シフトレジスタ部１１の内部構成を示す等価回路図である。
【図４】図２，図３の動作を示すタイミング図である。
【図５】本発明の実施形態２に係る水平デコーダ部１３の内部構成を示す等価回路図である。
【図６】図５のメモリ部１５７の内部構成を示す等価回路図である。
【図７】図５，図６の動作を示すタイミング図である。
【図８】本発明の実施形態３に係る画素領域１０付近の模式図である。
【図９】本発明の実施形態４の撮像システムの模式的な構成を示すブロック図である。
【図１０】従来の撮像装置の模式的な構成を示す平面図である。
【符号の説明】
１０ 画素領域
１１ 水平シフトレジスタ部
１２ 垂直シフトレジスタ部
１３ 水平デコーダ部
１４ 垂直デコーダ部
１５ 出力端子
１６ ワイドモード範囲
１０００ 光学レンズ
１００１ 撮像装置
１００２ タイミングジェネレータ
１００３ 自動利得制御手段
１００４ システム制御手段
１００５ Ａ／Ｄ変換器
１００６ カメラＤＳＰ
１００７ ズーム処理手段
１００８ ＤＲＡＭ
１００９ ＥＶＦ
１０１０ モニター
１０１１ 記録媒体

Claims (4)

1. それぞれ画素が２次元状に配列され、各画素領域の同行同列に配列された画素により被写体の同じ箇所からの光に基づく画像信号を生成する複数の画素領域と、
   前記画素によって生成された前記画像信号を順次転送する転送手段と、
   前記転送手段に対して前記画像信号の転送の開始を指示する指示信号を供給する供給手段とを備え、
   前記供給手段は、各画素領域において前記各画素のうち少なくとも２以上の画素を前記画像信号の転送開始先として選択できるように構成され、前記画像信号の転送開始先として各画素領域にて選択される画素は、画素領域間では前記被写体の同じ箇所に対応するものであって、前記供給手段は、画像のズーム変更に応じて前記転送開始先の画素を指定して前記指示信号を供給し、各画素領域からの前記画像信号は画素領域毎に異なる出力端子から出力されることを特徴とする撮像装置。
2. 前記供給手段は、さらに、各画素領域において前記各画素のいずれかを前記画像信号の転送終了先として選択できるように構成され、前記画像信号の転送終了先として各画素領域にて選択される画素は、画素領域間では前記被写体の同じ箇所に対応するものであることを特徴とする請求項１記載の撮像装置。
3. 前記供給手段は、デコーダであることを特徴とする請求項１又は２記載の撮像装置。
4. 請求項１から３のいずれか１項記載の撮像装置と、前記各画素に被写体からの光を集める光学系と、前記撮像装置から転送された前記画像信号を処理する処理回路とを備えることを特徴とする撮像システム。

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