JP4509092B2 - 電子機器及び電源回路 - Google Patents

Description

本発明は電子機器及び電源回路に係り、より詳しくは、インバータ部に印加される制御電圧のレベルを改善した電子機器及び電源回路に関する。

従来の電子機器は、図１ａに示したように、負荷１９０、負荷１９０に駆動電源を供給する電源供給部１７０、駆動電源を断続して負荷１９０に供給される駆動電源の大きさを調節するインバータ部１５０、及びインバータ部１５０に制御電圧を出力する制御電圧提供部１３０を含む。

ここで、従来の電子機器の制御電圧提供部１３０がハイサイド制御電圧出力部１３３とローサイド制御電圧出力部１３１を有し、インバータ部１５０がハイサイドトランジスタＱ１１とローサイドトランジスタＱ１２を有することを一例として示した。この時、ハイサイド制御電圧出力部１３３及びローサイド制御電圧出力部１３１は、所定の制御信号によってインバータ部１５０にハイ信号とロー信号を印加し、インバータ部１５０のトランジスタＱ１１、Ｑ１２は印加されたそれぞれの制御電圧出力部１３１、１３３から出力されたハイ信号とロー信号によってスイッチングされる。

ここで、 ハイサイド制御電圧出力部１３３が出力するハイ信号の電圧はＶ５であり、ロー信号の電圧はＶ３であり、ローサイド制御電圧出力部１３１が出力するハイ信号の電圧はＶｃｃであり、ロー信号の電圧はＶ１である。そして、ハイサイドトランジスタＱ１１のエミッタ端に印加される電圧はＶ３であり、ローサイドトランジスタＱ１２のエミッタ端に印加される電圧はＶ１である。このように、インバータ部１５０に印加される制御信号がロー信号である場合に各トランジスタＱ１１、Ｑ１２のエミッタ端に印加される電圧と制御電圧出力部１３１、１３３から出力する電圧のレベルは同一である。

従来の電子機器は、大容量インバータを使用するほどトランジスタのスイッチング損失が次第に大きくなるという問題点があるため、スイッチング損失を減少させる必要がある。

そこで、本発明の目的は、インバータ部に印加される制御電圧のレベルを改善することでインバータ部のスイッチング損失を減少させる電子機器及び電源回路を提供することである。

上記目的は、本発明によって、負荷を有する電子機器において、前記負荷に駆動電源を供給する電源供給部と；前記駆動電源を断続するインバータ部と；前記インバータ部の一端に印加される基準電圧より低い第１制御電圧と前記基準電圧より高い第２ 制御電圧とを出力して前記インバータ部を制御する制御電圧提供部とを含むことを特徴とする電子機器によって達成される。

ここで、前記インバータ部はそれぞれベース端、エミッタ端、コレクタ端を有する少なくとも一つのトランジスタを含み、前記基準電圧は前記トランジスタの前記エミッタ端の電圧であり、前記第１制御電圧及び前記第２制御電圧は前記ベース端に印加されることができる。

そして、前記制御電圧提供部は、前記第１制御電圧のレベルを決定する第１電圧端と前記第２制御電圧のレベルを決定する第２電圧端とを含む制御電圧出力部を含むことができる。

また、前記制御電圧提供部は、前記インバータ部に備えられた前記トランジスタのエミッタ端と負極が接続され、前記第１電圧端と正極が接続されて、前記トランジスタのエミッタ端と前記第１電圧端との電位差を決定する電位差決定部を含むことができる。
ここで、 前記電位差決定部は、ツェナーダイオードとキャパシタのうちの少なくとも一つを含むことができる。

そして、前記インバータ部は、ハイサイドインバータ部とローサイドインバータ部とを含み、前記制御電圧出力部は、前記ハイサイドインバータ部にハイサイド基準電圧より低いハイサイド第１制御電圧と前記ハイサイド基準電圧より高いハイサイド第２制御電圧とを出力し、前記ハイサイド第１制御電圧のレベルを決定するハイサイド第１電圧端と前記ハイサイド第２制御電圧のレベルを決定するハイサイド第２電圧端とを有するハイサイド制御電圧出力部と、前記ローサイドインバータ部にローサイド基準電圧より低いローサイド第１制御電圧と前記ローサイド基準電圧より高いローサイド第２制御電圧とを出力して、前記ローサイド第１制御電圧のレベルを決定するローサイド第１電圧端と前記ローサイド第２制御電圧のレベルを決定するローサイド第２電圧端とを有するローサイド制御電圧出力部とを含むことができる。

また、前記ハイサイドインバータ部はハイサイドトランジスタを含み、前記ローサイドインバータ部はローサイドトランジスタを含むことができる。

ここで、前記制御電圧提供部は、前記ハイサイド制御電圧出力部から前記ハイサイド第１制御電圧が出力される場合に前記ローサイド制御電圧出力部が前記ローサイド第２制御電圧を出力し、前記ハイサイド制御電圧出力部から前記ハイサイド第２制御電圧が出力される場合に前記ローサイド制御電圧出力部が前記ローサイド第１制御電圧を出力するように制御する制御部をさらに含むことができる。

そして、前記電位差決定部は、前記ローサイド制御電圧出力部と前記ハイサイド制御電圧出力部のうちの少なくとも一つに対応して備えられることができる。

また、前記電位差決定部は、前記ローサイド制御電圧出力部に備えられたローサイド電位差決定部と、前記ハイサイド制御電圧出力部に備えられたハイサイド電位差決定部とを含むことができる。

そして、前記制御電圧提供部は、前記ローサイド制御電圧出力部の出力端及び前記ハイサイド電位差決定部の一端と直列に接続されるスイッチング部を含み、前記ハイサイド電位差決定部はキャパシタを含み、前記ローサイド第２制御電圧が出力される場合に充電されることができる。

ここで、前記ハイサイド第１制御電圧は、前記ハイサイドトランジスタの前記エミッタ端の電圧より前記キャパシタの充電電圧レベルだけ低いことがある。
そして、前記ローサイド電位差決定部はツェナーダイオードを含み、前記ローサイド電位差決定部は前記ローサイドトランジスタの前記エミッタ端の電圧より前記ツェナーダイオードに印加される電圧レベルだけ低いことがある。

また、前記制御電圧提供部は、前記ハイサイド第２電圧端と前記ローサイド第２電圧端に電圧を供給する電圧ソースを含むことができる。

そして、前記電圧ソースは、前記ローサイド電位差決定部と並列に接続されることができる。ここで、前記トランジスタは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であることが好ましい。

本発明の一実施形態によって、前記負荷はモータを含むことができる。特に、前記モータは３相モータを含み、前記制御部は、前記３相モータの各位相端に３相電流を提供するための制御電圧を前記インバータ部に出力するように前記制御電圧出力部を制御することができる。

一方、前記目的は、本発明によって、電源回路において、負荷に駆動電源を供給する電源供給部と、前記駆動電源を断続するインバータ部と、前記インバータ部の一端から印加される基準電圧より低い第１制御電圧と前記基準電圧より高い第２制御電圧とを出力して前記インバータ部を制御する制御電圧提供部とを含むことを特徴とする電源回路によって達成される。

ここで、前記インバータ部はそれぞれベース端、エミッタ端、コレクタ端を有する少なくとも一つのトランジスタを含み、前記基準電圧は前記トランジスタの前記エミッタ端の電圧であり、前記第１制御電圧及び前記第２制御電圧は前記ベース端に印加されることができる。

そして、前記制御電圧提供部は、前記第１制御電圧のレベルを決定する第１電圧端と、前記第２制御電圧のレベルを決定する第２電圧端とを含む制御電圧出力部を含むことができる。

ここで、前記制御電圧提供部は、前記インバータ部に備えられた前記トランジスタのエミッタ端と負極が接続され、前記第１電圧端と正極が接続されて、前記トランジスタのエミッタ端と前記第１電圧端との電位差を決定する電位差決定部を含むことができる。

そして、前記電位差決定部はツェナーダイオードとキャパシタのうちの少なくとも一つを含むことができる。また、前記トランジスタは、ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であることが好ましい。

本発明によれば、制御電圧出力部からインバータ部に出力される制御電圧が所定の基準電圧より大きいかまたは小さいので、インバータ部のスイッチング損失を減少させることができる電子機器及び電源回路が提供される。

以下、添付図面を参照して本発明の実施形態について詳細に説明する。

図２に示したように、本発明による電子機器は、負荷９０と電源回路を含む。

ここで、電源回路は、負荷９０に駆動電源を供給する電源供給部７０、駆動電源を断続するインバータ部５０、及びインバータ部５０を制御するための制御信号を出力する制御電圧提供部３０を含む。

負荷９０は、所定の機能を遂行し、電源回路の電源供給部７０から駆動電源の供給を受けて駆動される。ここで、負荷９０はモータ９０であることが好ましく、ファン、ランプなどを多様に含むことができる（以下、負荷９０がモータ９０であることを一例として説明する）。

インバータ部５０は、電源供給部７０から供給された駆動電源を断続してモータ９０に印加される駆動電源の大きさを調節する。そして、インバータ部５０はハイサイドインバータ部５１とローサイドインバータ部５３とを含むことができる。ここで、インバータ部５０は電源供給部７０から供給された直流電源を交流電源に変換してモータ９０に出力する。

具体的に、インバータ部５０は複数のトランジスタを含むことができ、トランジスタのオン／オフによって駆動電流の大きさを調節することができる。インバータ部５０はインバータ部５０に印加される制御信号の一つの位相に対し、各一対のスイッチング部、例えば、トランジスタＱ１、Ｑ２を含むことが好ましい。従って、モータ９０が３相モータ９０の場合、インバータ部５０は三対のトランジスタを含むことが好ましい。ここで、本発明による電子機器が３相モータ９０を含む場合については図３を参照して後述する。トランジスタはそれぞれベース端、エミッタ端、コレクタ端を含み、基準電圧はトランジスタのエミッタ端に印加される電圧である。ここで、トランジスタはＩＧＢＴ（絶縁ゲート形正極性トランジスタ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であることが好ましい。ここで、ハイサイドインバータ部５１はハイサイドトランジスタＱ１を含み、ローサイドインバータ部５３はローサイドトランジスタＱ２を含むことができる。

ハイサイドトランジスタＱ１のベース端には後述するハイサイド制御電圧出力部３３から出力される制御電圧が印加され、エミッタ端にはＶ３５の電圧が印加される。 そして、ローサイドトランジスタＱ２のベース端には後述するローサイド制御電圧出力部３１から出力される制御電圧が印加され、エミッタ端にはＶ３９の電圧が印加される。
制御電圧提供部３０は、インバータ部５０の一端に印加される基準電圧より低い第１制御電圧と基準電圧より高い第２制御電圧とを出力してインバータ部５０のスイッチングを制御する。ここで、制御電圧提供部３０は、第１制御電圧及び第２制御電圧を出力する制御電圧出力部３５、電位差決定部３６、３７、電圧ソース３９、及び制御電圧出力部３５を制御する制御部４０を含むことができる。

ここで、電圧ソース３９は、第１制御電圧及び第２制御電圧の電圧レベルを決定するのに基礎となる電圧を制御電圧出力部３５に出力する。図面においては、電圧ソース３９がＶｃｃ電圧レベルを出力することを一例として図示した。

電位差決定部３６、３７は、インバータ部５０に備えられたトランジスタのエミッタ端と正極が接続され、制御電圧出力部３５の一端と負極が接続され、第２制御電圧及びトランジスタのエミッタ端との電位差を決定する。ここで、電位差決定部３６、３７はツェナーダイオードとキャパシタのうちの少なくとも一つを含むことが好ましいが、第２制御電圧及びトランジスタのエミッタ端との電位差を調節することができればその範囲は制限されない。そして、電位差決定部３６、３７は、ハイサイドインバータ部５１及びローサイドインバータ部５３それぞれに対応するように別途に備えられることが好ましい。ツェナーダイオードＤｚ及びツェナーダイオードＤｚと直列に接続された抵抗Ｒｄは、電圧ソース３９と並列に接続されることが好ましい。そして、図示したように、キャパシタＣ１、Ｃ２、Ｃ３がツェナーダイオードＤｚと抵抗Ｒｄに並列に接続されて回路を安定化させることができる。

例えば、ツェナーダイオードＤｚが６．２Ｖの容量を有し、電圧ソース３９の電圧 Ｖｃｃが６．２Ｖより大きい場合、ツェナーダイオードＤｚには６．２Ｖがかかっている。そして、キャパシタＣｎｅｇはスイッチング部Ｑｂがオンになる場合に充電され、キャパシタＣｎｅｇに６．２Ｖの電圧が印加される場合、Ｖ３５の電圧レベルは Ｖ３３より６．２Ｖ大きくなる。

ここで、スイッチング部Ｑｂは制御電圧提供部３０に備えられ、具体的には後述するローサイド制御電圧出力部３１の出力端及び後述するハイサイド制御電圧出力部３３側の電位差決定部３６、３７の一端と直列に接続されることが好ましい。

制御電圧出力部３５はインバータ部５０に制御電圧を出力してインバータ部５０を断続させる。ここで、制御電圧出力部３５は、ハイサイドインバータ部５１に対応するハイサイド制御電圧出力部３３及びローサイドインバータ部５３に対応するローサイド制御電圧出力部３１を含むことができる。ここで、制御電圧出力部３５は電圧ソース３９によって第１制御電圧のレベルを決定するための第１電圧端と第２制御電圧のレベルを決定するための第２電圧端を含むことができる。

ハイサイド制御電圧出力部３３は、ハイサイドインバータ部５１にハイサイド基準電圧、つまり、ハイサイドトランジスタＱ１のエミッタ端に印加される電圧より低いハイサイド第１制御電圧とハイサイド基準電圧より高いハイサイド第２制御電圧を出力し、ハイサイド第１制御電圧のレベルを決定するハイサイド第１電圧端とハイサイド第２制御電圧のレベルを決定するハイサイド第２電圧端とを有する。そして、ローサイド制御電圧出力部３１は、ローサイドインバータ部５３にローサイド基準電圧、つまり、ローサイドトランジスタＱ２のエミッタ端に印加される電圧より低いローサイド第１制御電圧と、ローサイド基準電圧より高いローサイド第２制御電圧とを出力し、ローサイド第１制御電圧のレベルを決定するローサイド第１電圧端とローサイド第２制御電圧のレベルを決定するローサイド第２電圧端とを有する。

制御電圧出力部３５は、例えば、プッシュ‐プルタイプのゲートドライバ、ＯＰアンプ及び比較器などの素子を含むことができる。そして、制御電圧出力部３５は、後述する制御部４０の制御信号によってロー信号に対応する第１制御電圧及びハイ信号に対応する第２制御電圧を出力することができる。ここで、ロー信号の電圧レベルは第１電圧端に印加される電圧レベルＶ３１、Ｖ３３の大きさによって決定され、ハイ信号の電圧レベルは第２電圧端に印加される電圧レベルＶ３２、Ｖ３４の大きさによって決定される。
ハイサイド制御電圧出力部３３の第２電圧端に印加される電圧レベルはＶ３４であり、抵抗Ｒｂｓの値が小さければ、電圧ソース３９から出力されるＶｃｃと近い電圧レベルを有する。ハイサイド制御電圧出力部３３の第１電圧端に印加される電圧レベルはＶ３３であり、トランジスタＱｂがオンの状態である場合にＶ１１と同じレベルの電圧を有する。

ローサイド制御電圧出力部３１の第２電圧端に印加される電圧レベルはＶ３２であり、電圧レベルＶ３２はＶｃｃと同じレベルの電圧を有する。ローサイド制御電圧出力部３１の第１電圧端に印加される電圧レベルはＶ３１であり、Ｖ１１と同じレベルの電圧を有する。

制御部４０は、第１制御電圧及び第２制御電圧のうちの一つを出力するようにそれぞれのハイサイド制御電圧出力部３３及びローサイド制御電圧出力部３１を制御することができる。例えば、制御部４０は“１”，“０”の値を有するパルス幅変調信号（ＰＷＭ 信号）を制御電圧出力部３５に出力することができ、パルス幅変調信号が“１”の値であり場合に制御電圧出力部３５はハイ信号を出力し、パルス幅変調信号が“０”の値である場合に、制御電圧出力部３５はロー信号を出力することができる。ここで、パルス幅変調信号の値による制御電圧出力部３５の出力信号（ハイ信号／ロー信号）は入れ替えても良い。以下、パルス幅変調信号が“１”の値である場合に制御電圧出力部３５がハイ信号を出力し、パルス幅変調信号が“０”の値である場合に制御電圧出力部３５がロー信号を出力することを一例として説明する。

制御部４０はハイサイドインバータ部５１とローサイドインバータ部５３が同時にオンにならないように、ハイサイド制御電圧出力部３３及びローサイド制御電圧出力部３１が同時にハイ信号を出力しないように制御することが好ましい。
トランジスタのオン／オフは、ベース端に印加される電圧の大きさとエミッタ端に印加される電圧の大きさによって制御される。例えば、図示したようなｎｐｎトランジスタＱ１、Ｑ２の場合、ベース端に印加される電圧がエミッタ端に印加される電圧より大きければトランジスタＱ１、Ｑ２がオンになり、ベース端に印加される電圧がエミッタ端に印加される電圧より小さければトランジスタＱ１、Ｑ２がオフになる。ここで、ｎｐｎトランジスタＱ１、Ｑ２を一例として説明しており、ｐｎｐトランジスタはオン／オフ状態がｎｐｎトランジスタＱ１、Ｑ２と互いに反対となる。以下、図示したように、ｎｐｎトランジスタＱ１、Ｑ２を一例として説明する。

以下において、ツェナーダイオードＤｚに６．２Ｖの電圧レベルが印加され、電圧ソース３９の電圧であるＶｃｃが２０Ｖであり、Ｖ１１の電圧が０Ｖであり、Ｖ３４の電圧がＶ３３を基準として約２０Ｖであり、キャパシタＣｎｅｇの充電電圧のレベルが６．２Ｖであることを一例として説明する。図示したように、ツェナーダイオードＤｚ及びツェナーダイオードＤｚと直列に接続された抵抗Ｒｄは電圧ソース３９と並列に接続されることが好ましい。ここで、抵抗Ｒｄには２０Ｖ−６．２Ｖである１３．８Ｖが印加される。

ここで、ローサイド制御電圧出力部３１の第２電圧端に印加される電圧は２０Ｖであり、第１電圧端に印加される電圧は０Ｖである。そして、ローサイドトランジスタＱ２のエミッタ端に印加される電圧は６．２Ｖである。この場合、制御部４０から制御電圧出力部３５にパルス幅変調信号“１”の値が印加されれば、ローサイド制御電圧出力部３１がＶ３２に該当する２０Ｖを出力し、この場合にローサイドトランジスタＱ２がオンになる。制御部４０から制御電圧出力部３５にパルス幅変調信号“０”の値が印加されれば、ローサイド制御電圧出力部３１がＶ３１に該当する０Ｖを出力する。この時、ローサイドトランジスタＱ２のエミッタ端にはＶ３９、つまり、６．２Ｖになる。従って、ローサイドトランジスタＱ２のベース端に印加される制御電圧がエミッタ端より６．２Ｖ低いため、ローサイドトランジスタＱ２がオフになる。この時、ローサイドトランジスタＱ２がオフになる場合、ローサイドトランジスタＱ２のゲート-エミッタ電圧は、ツェナーダイオードＤｚのカソードとアノードに印加される電圧レベルＶ３９−Ｖ３７だけマイナス値を有するようになる。

ここで、ローサイドトランジスタＱ２は常に電源が供給されているので、いつでもローサイド制御電圧出力部３１に制御信号を印加することによってスイッチングすることができる。しかし、ハイサイドトランジスタＱ１はブートストラップキャパシタＣｎｅｇ、Ｃｐｏｓが充電されなければならない。

モータ９０に印加される駆動電圧のレベルは、電源供給部７０によってＶｄｃ−を基準としてＶｄｃ＋とＶｄｃ−を往来しながら変わるが、これに関わらずキャパシタＣｎｅｇ及びキャパシタＣｐｏｓの電圧は維持されなければならない。

ここで、ローサイド制御電圧出力部３１からハイ信号が出力される場合、ローサイドトランジスタＱ２はもちろんＭＯＳトランジスタＱｂもオンになる。この時、ＭＯＳトランジスタＱｂがオンになれば、キャパシタＣｎｅｇ及びキャパシタＣｐｏｓが充電される。つまり、キャパシタＣｎｅｇにツェナーダイオードＤｚに印加される電圧Ｖｚが充電され、キャパシタＣｐｏｓにはＶＣＣ−Ｖｚの電圧が充電される。

そして、ローサイドトランジスタＱ２がオンになった場合、Ｖ３５の電圧レベルはＶ３９、つまり、６．２Ｖと同じになり、Ｖ３３の電圧レベルはＶ１１、つまり、０Ｖと同じになる。そして、Ｖ３４は約２０Ｖである。

従って、ハイサイド制御電圧出力部３３の第２電圧端に印加される電圧は約２０Ｖであり、第１電圧端に印加される電圧Ｖ３３は０Ｖである。そして、ハイサイドトランジスタＱ１のエミッタ端に印加される電圧Ｖ３５は６．２Ｖである。この場合、制御部４０から制御電圧出力部３５にパルス幅変調信号“１”の値が印加されれば、ハイサイド制御電圧出力部３３がＶ３２に該当する約２０Ｖを出力し、この場合にハイサイドトランジスタＱ１がオンになる。制御部４０から制御電圧出力部３５にパルス幅変調信号“０”の値が印加されれば、ハイサイド制御電圧出力部３３がＶ３３に該当する０Ｖを出力する。この時、ハイサイドトランジスタＱ１のエミッタ端はＶ３５、つまり、６．２Ｖになる。 従って、ハイサイドトランジスタＱ１のベース端に印加される制御電圧がエミッタ端より６．２Ｖ低いため、ハイサイドトランジスタＱ１がオフになる。つまり、この時、ハイサイドトランジスタＱ１がオフになる場合、ハイサイドトランジスタＱ１のゲート-エミッタ電圧はキャパシタＣｎｅｇに印加される電圧レベルＶ３３−Ｖ３５だけマイナス値を有するようになる。

図３は本発明が３相モータ９０を含むことを一実施形態として示した図面である。
図３に示したように、本発明による電子装置は３相モータ９０を駆動させるための電源回路を含むこともできる。

つまり、本発明が３相モータ９０を駆動させる場合、図２に示した電源回路が３つ備えられることができる。ここで、電源１０を１つとして示したが、電源１０は１つだけ備えられることもできるが、それぞれの制御電圧出力部３５ａ、３５ｂ、３５ｃ毎に対応するように３つが備えられることもできる。ここで、電源１０は図２の電圧ソース３９及びツェナーダイオードＤｚを含み、図面のＨＶＩＣは図２の制御電源出力部３５ａ、３５ｂ、３５ｃに対応する。

３相モータ９０によって３相のＩＧＢＴインバータ部５０は３相の電圧Ｖｕ、Ｖｖ、Ｖｗを提供することができ、３つの制御電圧出力部３５ａ、３５ｂ、３５ｃは互いに異なる位相の電圧を提供するようにインバータ部５０を制御することができる。
図４は時間による制御電源出力部から出力された制御電圧のレベルの変化を示した図面である。

図４に示したように、本発明によるハイサイドトランジスタＱ１とローサイドトランジスタＱ２のゲート端に印加される制御電圧は、同時にハイ信号を出力しない。これは図２で説明した通りである。

ハイサイド制御電圧出力部３３からハイ信号が出力される場合、ハイサイドトランジスタＱ１のゲート端に印加される電圧はハイサイドトランジスタＱ１のエミッタ端に印加される電圧を基準として正ゲートバイアス（Ｐｏｓｉｔｉｖｅ ｇａｔｅ ｂｉａｓ）だけ電圧が大きくなり、ハイサイド制御電圧出力部３３からロー信号が出力される場合、ハイサイドトランジスタＱ１のゲート端に印加される電圧はハイサイドトランジスタＱ１のエミッタ端に印加される電圧を基準として負ゲートバイアス（Ｎｅｇａｔｉｖｅ ｇａｔｅ ｂｉａｓ）だけ電圧が小さくなる。
一方、ローサイド制御電圧出力部３１からハイ信号が出力される場合、ローサイドトランジスタＱ２のゲート端に印加される電圧はローサイドトランジスタＱ２のエミッタ端に印加される電圧を基準として正ゲートバイアスだけ電圧が大きくなり、ローサイド制御電圧出力部３１からロー信号が出力される場合、ローサイドトランジスタＱ２のゲート端に印加される電圧はローサイドトランジスタＱ２のエミッタ端に印加される電圧を基準として負ゲートバイアスだけ電圧が小さくなる。

図５は本発明による電子機器のスイッチング損失を示したグラフである。

図５において、Ｖｇｅはトランジスタのゲート端とエミッタ端に印加される電圧のレベルであり、Ｉｃｅはトランジスタのコレクタ端とエミッタ端に流れる電流であり、Ｖｃｅはコレクタ端とエミッタ端に印加される電圧のレベルである。ここで、トランジスタのスイッチング損失量はＶｃｅ×Ｉｃｅで求めることができる。

図５に示したように、本グラフにおいて、トランジスタがスイッチングされる時点であるｔ２１でＶｇｅ、Ｉｃｅ、Ｖｃｅの各値が大きく変わることが分かる。ここで、スイッチング損失量は実験によって６．７３４ｍＪであることが分かる。

そして、図１ｂは従来の電子機器のスイッチング損失を示したグラフである。
ここで、トランジスタがスイッチングされる時点はｔ１１であり、スイッチング損失量は実験によって１７．７５ｍＪであることが分かる。

このように、本発明による電子機器におけるインバータ部５０のスイッチングによる損失量は、従来の電子機器に比べて大きく減少したことが分かる。また、そして、本発明による電子機器でトランジスタがスイッチングされた後、Ｖｃｅ×Ｉｃｅの値がそれぞれのスイッチング時点であるｔ２１、ｔ１１時点以前の値に到逹するのにかかる時間が従来の電子機器に比べてはるかに短いことが分かる。

前述したように、本発明による電子機器は、制御電圧出力部３５からインバータ部５０のトランジスタのベース端に印加される電圧がエミッタ端に印加される電圧より小さい値を印加することによって、トランジスタのスイッチング損失を減らすことができる。
たとえ本発明のいくつかの実施形態が図示されて説明されたが、本発明に属する技術分野の通常の知識を有する当業者であれば、本発明の原則や精神から逸脱せずに本実施形態を変形できることが分かる。発明の範囲は添付された請求項とその均等物によって決められなければならない。

従来の電源回路及びモータを含む電子機器の制御ブロック図である。 従来の電源回路のインバータ部における時間によって変わる電流レベル、電圧レベル及び電力損失のグラフである。 本発明による電源回路及びモータを含む電子機器の制御ブロック図である。 本発明の一実施形態によって３相モータ及び３相モータを駆動させる電源回路を含む電子機器の制御ブロック図である。 本発明による制御電源出力部から出力された制御電圧を示した図面である。 本発明による電源回路のインバータ部における時間によって変わる電流レベル、電圧レベル及び電力損失のグラフである。

符号の説明

３０ 制御電圧提供部
３１ ハイサイド制御電圧出力部
３３ ローサイド制御電圧出力部
３５ 制御電圧出力部
３６ ハイサイド電位差決定部
３７ ローサイド電位差決定部
３９ 電圧ソース
４０ 制御部
５０ インバータ部
５１ ハイサイドインバータ部
５３ ローサイドインバータ部
７０ 電源供給部
９０ モータ

Claims (8)

1. 負荷を有する電子機器において、
   前記負荷に駆動電源を供給する電源供給部と、
   前記駆動電源を断続するインバータ部と、
   前記インバータ部の一端に印加される基準電圧より低い第１制御電圧と前記基準電圧より高い第２制御電圧を出力して前記インバータ部を制御する制御電圧提供部とを含み、
   前記インバータ部は、それぞれベース端、エミッタ端、コレクタ端を有する少なくとも一つのトランジスタを含み、
   前記基準電圧は前記トランジスタの前記エミッタ端の電圧であり、前記第１制御電圧及び前記第２制御電圧は前記ベース端に印加され、
   前記制御電圧提供部は、前記第１制御電圧のレベルを決定する第１電圧端と前記第２制御電圧のレベルを決定する第２電圧端とを含む制御電圧出力部を含み、
   前記制御電圧提供部は、前記インバータ部に備えられた前記トランジスタのエミッタ端と負極が接続され、前記第１電圧端と正極が接続されて、前記トランジスタのエミッタ端と前記第１電圧端との電位差を決定する電位差決定部を含み、
   前記インバータ部は、ハイサイドインバータ部と、ローサイドインバータ部と、を含み、
   前記制御電圧出力部は、前記ハイサイドインバータ部にハイサイド基準電圧より低いハイサイド第１制御電圧と前記ハイサイド基準電圧より高いハイサイド第２制御電圧とを出力し、前記ハイサイド第１制御電圧のレベルを決定するハイサイド第１電圧端と前記ハイサイド第２制御電圧のレベルを決定するハイサイド第２電圧端とを有するハイサイド制御電圧出力部と、前記ローサイドインバータ部にローサイド基準電圧より低いローサイド第１制御電圧と前記ローサイド基準電圧より高いローサイド第２制御電圧とを出力し、前記ローサイド第１制御電圧のレベルを決定するローサイド第１電圧端と前記ローサイド第２制御電圧のレベルを決定するローサイド第２電圧端を有するローサイド制御電圧出力部と、を含み、
   前記ハイサイドインバータ部は、ハイサイドトランジスタを含み、
   前記ローサイドインバータ部はローサイドトランジスタを含み、
   前記制御電圧提供部は、前記ハイサイド制御電圧出力部から前記ハイサイド第１制御電圧が出力される場合に前記ローサイド制御電圧出力部が前記ローサイド第２制御電圧を出力し、前記ハイサイド制御電圧出力部から前記ハイサイド第２制御電圧が出力される場合に前記ローサイド制御電圧出力部が前記ローサイド第１制御電圧を出力するように制御する制御部をさらに含み、
   前記電位差決定部は、前記ローサイド制御電圧出力部に備えられたローサイド電位差決定部と、前記ハイサイド制御電圧出力部に備えられたハイサイド電位差決定部とを含み、
   前記制御電圧提供部は、前記ローサイド制御電圧出力部の出力端及び前記ハイサイド電位差決定部の一端と直列に接続されるスイッチング部を含み、
   前記ハイサイド電位差決定部はキャパシタを含み、前記ローサイド第２制御電圧が出力される場合に充電され、
   前記ハイサイド第１制御電圧は、前記ハイサイドトランジスタの前記エミッタ端の電圧より前記キャパシタの充電電圧レベルだけ低く、
   前記ローサイド電位差決定部はツェナーダイオードと該ツェナーダイオードのカソードに直列に接続された抵抗とで構成され、
   前記ローサイド電位差決定部の一端に印加される電圧は、前記ローサイドトランジスタの前記エミッタ端の電圧より前記ツェナーダイオードに印加される電圧レベルだけ低いことを特徴とする電子機器。
2. 前記制御電圧提供部は、前記ハイサイド第２電圧端と前記ローサイド第２電圧端に電圧を供給する電圧ソースとを含むことを特徴とする請求項１に記載の電子機器。
3. 前記電圧ソースは、前記ローサイド電位差決定部と並列に接続されることを特徴とする請求項２に記載の電子機器。
4. 前記トランジスタは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項３に記載の電子機器。
5. 前記負荷は、モータを含むことを特徴とする請求項４に記載の電子機器。
6. 前記モータは３相モータを含み、
   前記制御部は、前記３相モータの各位相端に３相電流を提供するための制御電圧を前記インバータ部に出力するように前記制御電圧出力部を制御することを特徴とする請求項５に記載の電子機器。
7. 電源回路において、
   負荷に駆動電源を供給する電源供給部と、
   前記駆動電源を断続するインバータ部と、
   前記インバータ部の一端から印加される基準電圧より低い第１制御電圧と前記基準電圧より高い第２制御電圧とを出力して前記インバータ部を制御する制御電圧提供部とを含み、
   前記インバータ部は、それぞれベース端、エミッタ端、コレクタ端を有する少なくとも一つのトランジスタを含み、
   前記基準電圧は前記トランジスタの前記エミッタ端の電圧であり、前記第１制御電圧及び前記第２制御電圧は前記ベース端に印加され、
   前記制御電圧提供部は、前記第１制御電圧のレベルを決定する第１電圧端と前記第２制御電圧のレベルを決定する第２電圧端とを含む制御電圧出力部を含み、
   前記制御電圧提供部は、前記インバータ部に備えられた前記トランジスタのエミッタ端と負極に接続され、前記第１電圧端と正極が接続されて、前記トランジスタのエミッタ端と前記第１電圧端との電位差を決定する電位差決定部を含み、
   前記インバータ部は、ハイサイドインバータ部と、ローサイドインバータ部と、を含み、
   前記制御電圧出力部は、前記ハイサイドインバータ部にハイサイド基準電圧より低いハイサイド第１制御電圧と前記ハイサイド基準電圧より高いハイサイド第２制御電圧とを出力し、前記ハイサイド第１制御電圧のレベルを決定するハイサイド第１電圧端と前記ハイサイド第２制御電圧のレベルを決定するハイサイド第２電圧端とを有するハイサイド制御電圧出力部と、前記ローサイドインバータ部にローサイド基準電圧より低いローサイド第１制御電圧と前記ローサイド基準電圧より高いローサイド第２制御電圧とを出力し、前記ローサイド第１制御電圧のレベルを決定するローサイド第１電圧端と前記ローサイド第２制御電圧のレベルを決定するローサイド第２電圧端を有するローサイド制御電圧出力部と、を含み、
   前記ハイサイドインバータ部は、ハイサイドトランジスタを含み、前記ローサイドインバータ部はローサイドトランジスタを含み、
   前記制御電圧提供部は、前記ハイサイド制御電圧出力部から前記ハイサイド第１制御電圧が出力される場合に前記ローサイド制御電圧出力部が前記ローサイド第２制御電圧を出力し、前記ハイサイド制御電圧出力部から前記ハイサイド第２制御電圧が出力される場合に前記ローサイド制御電圧出力部が前記ローサイド第１制御電圧を出力するように制御する制御部をさらに含み、
   前記電位差決定部は、前記ローサイド制御電圧出力部に備えられたローサイド電位差決定部と、前記ハイサイド制御電圧出力部に備えられたハイサイド電位差決定部と、を含み、
   前記制御電圧提供部は、前記ローサイド制御電圧出力部の出力端及び前記ハイサイド電位差決定部の一端と直列に接続されるスイッチング部を含み、
   前記ハイサイド電位差決定部は、キャパシタを含み、前記ローサイド第２制御電圧が出力される場合に充電され、
   前記ハイサイド第１制御電圧は、前記ハイサイドトランジスタの前記エミッタ端の電圧より前記キャパシタの充電電圧レベルだけ低く、
   前記ローサイド電位差決定部は、ツェナーダイオードと、該ツェナーダイオードのカソードに直列に接続された抵抗と、で構成され、
   前記ローサイド電位差決定部の一端に印加される電圧は、前記ローサイドトランジスタの前記エミッタ端の電圧より前記ツェナーダイオードに印加される電圧レベルだけ低いことを特徴とする電源回路。
8. 前記トランジスタは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）であることを特徴とする請求項７に記載の電源回路。

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