JP4453418B2

JP4453418B2 - 位相調整方法、位相調整装置及び同相合成装置

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Publication number: JP4453418B2
Application number: JP2004092593A
Authority: JP
Inventors: 裕明中島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2010-04-21
Anticipated expiration: 2024-03-26
Also published as: JP2005278119A

Description

本発明は、同相合成回路に関し、特に時間軸上で位相調整される同相合成回路及びスペースダイバーシチ同相合成回路に関する。

従来のこの種のスペースダイバーシチ同相合成回路は、第１の受信信号と第２の受信信号とを第１の移相手段と第２の移相手段とでそれぞれ移相し、移相されたそれぞれの信号を同相合成するとともに、位相差検出手段により２つの信号の位相差を検出する。この２つの信号が同相状態となるよう、位相差検出手段からの検出結果に応じて、第２の受信信号の位相を移相する第２の移相手段を制御することとしている（例えば、特許文献１参照。）。

しかしながら、従来の構成では、位相差検出結果が三角関数で表されることから、位相差の検出範囲が信号周波数の１周期（±２分の１周期）分に制限されるという問題がある。このため、装置内で発生する遅延差を１周期分に抑えるために、ケーブル長を等しくするなどの必要があった。

特開平７−１２３０３８号公報

上述した従来のスペースダイバーシチ同相合成回路は、位相差検出結果が三角関数で表されることから、位相差の検出範囲が信号周波数の１周期（±２分の１周期）分に制限されるという欠点がある。

本発明の目的は、このような従来の欠点を除去するため、位相遅れを時間領域（時間軸上）で行うことにより、同相合成を行なうための位相調整範囲が広い同相合成回路及びスペースダイバーシチ同相合成回路を提供することにある。

本発明の位相調整方法は、第１の入力信号を第１のタイミングでサンプリングし、第１のデジタル信号に変換する工程と、第１のタイミングとの間に所定の範囲の第１の位相差を持つ第２のタイミングで第２の入力信号をサンプリングし、第２のデジタル信号に変換する工程と、所定の時間単位で第１のデジタル信号を遅延させ、第１の遅延信号を出力する工程と、時間単位で設定可能な第２の位相差で第２のデジタル信号を遅延させ、第２の遅延信号を出力する工程と、第１の遅延信号と第２の遅延信号の位相差である第３の位相差を検出する工程と、第３の位相差が最小になるように第２の位相差を調整した後、第１の位相差の調整を行う工程を備えることを特徴とする。

本発明の位相調整装置は、第１の入力信号を第１のタイミングでサンプリングし、第１のデジタル信号に変換する第１のアナログ−デジタル変換器と、第１のタイミングとの間に所定の範囲の第１の位相差を持つ第２のタイミングで第２の入力信号をサンプリングし、第２のデジタル信号に変換する第２のアナログ−デジタル変換器と、所定の時間単位で第１のデジタル信号を遅延させ、第１の遅延信号を出力する第１の遅延器と、時間単位で設定可能な第２の位相差で第２のデジタル信号を遅延させ、第２の遅延信号を出力する第２の遅延器と、第１の遅延信号と第２の遅延信号の位相差である第３の位相差を求める位相差検出部と、第３の位相差が最小になるように第２の位相差を調整した後、第１の位相差の調整を行う制御部を備えることを特徴とする。

本発明の同相合成装置は、第１の入力信号から分岐された第１の信号を第１のタイミングでサンプリングし、第１のデジタル信号に変換する第１のアナログ−デジタル変換器と、第１のタイミングとの間に所定の範囲の第１の位相差を持つ第２のタイミングで第１の入力信号から分岐された第２の信号をサンプリングし、第２のデジタル信号に変換する第２のアナログ−デジタル変換器と、所定の時間単位で第１のデジタル信号を遅延させ、第１の遅延信号を出力する第１の遅延器と、時間単位で設定可能な第２の位相差で第２のデジタル信号を遅延させ、第２の遅延信号を出力する第２の遅延器と、第２の入力信号から分岐された第３の信号を第１のタイミングでサンプリングし、第３のデジタル信号に変換する第３のアナログ−デジタル変換器と、第２のタイミングで第２の入力信号から分岐された第４の信号をサンプリングし、第４のデジタル信号に変換する第４のアナログ−デジタル変換器と、時間単位で第３のデジタル信号を遅延させ、第３の遅延信号を出力する第３の遅延器と、第２の位相差で第４のデジタル信号を遅延させ、第４の遅延信号を出力する第４の遅延器と、第３の遅延信号と第４の遅延信号の位相差である第３の位相差を求める位相差検出部と、第３の位相差が最小になるように第２の位相差を調整した後、第１の位相差の調整を行う制御部と、第１の遅延信号と第２の遅延信号を加算する加算器を備えることを特徴とする。

本発明の同相合成回路及びスペースダイバーシチ同相合成回路によれば、受信信号間の遅延量の差を、位相調整手段と移相手段とを用いた時間領域で調整することにより、遅延調整範囲の拡大を図ることができるという効果がある。

次に、本発明を実施するための最良の形態について図面を参照して説明する。図１は、本発明の実施の形態のスペースダイバーシチ同相合成回路の概略構成を示すブロック図である。

図１に示す本実施の形態は、受信部１０ａ、１０ｂおよび復調部２０を備えて構成されている。また、復調部（ＤＥＭ）２０は、乗算器（ＭＩＸ）２１ａ、２１ｂと、Ａ／Ｄコンバータ（Ａ／Ｄ）２２ａ、２２ｂと、発振器２３ａ、２３ｂと、同相合成回路（ＳＤＣＯＭＢ）２４と、復調器（ＤＥＭ）２５とを含んで構成されている。さらに、同相合成回路２４は、シフトレジスタ２４１、２４２と、セレクタ（ＳＥＬ）２４３と、積和演算器２４４および加算器２４５と、制御部（ＣＯＮＴ）２４６とを備えて構成されている。

次に、本実施の形態の動作について図面を参照して詳細に説明する。図１には、本発明に係わるスペースダイバーシティ形無線通信装置の受信系の概略構成が示されている。

図１において、受信部１０ａ、１０ｂは、ＲＦ回路１１ａ、１１ｂを主として構成され、２つのアンテナで受信された無線周波数帯域の２つの受信信号ＭＡＩＮ、ＳＵＢを入力し、中間周波帯域の信号に周波数変換する。

復調部２０の乗算器２１ａ、２１ｂは、受信部１０ａ、１０ｂのそれぞれから出力された中間周波帯域の信号をベースバンド帯域に周波数変換する。

Ａ／Ｄコンバータ２２ａ、２２ｂは、ベースバンド帯域に周波数変換された信号を、発振器２３ａ、２３ｂから供給されるクロックに基づきサンプリングし、ディジタル値に変換する。

発振器２３ａは、Ａ／Ｄコンバータ２２ａにサンプリングクロックを供給するとともに、リファレンスクロックとして制御部２４６に出力する。

発振器２３ｂは、発振器２３ａ出力をリファレンスとして位相制御されたサンプリングクロックをＡ／Ｄコンバータ２２ｂに出力する。

同相合成回路２４のシフトレジスタ２４１は、ディジタル値に変換されたＡ／Ｄコンバータ２２ａ出力をサンプリングクロック（周期τ）により、レジスタの段数（Ｍ）分遅延（Ｍτ）させた信号を出力する。

シフトレジスタ２４２は、シフトレジスタ２４１と同様の動作を行うが、シフトレジスタ２４１の２段相当のシフトレジスタ２４２と組み合わせて使用するセレクタ２４３により、シフトレジスタ２４２中の任意のレジスタ値（ｍ；１≦ｍ≦２Ｍ）が選択される。

セレクタ２４３は、制御部２４６からの制御信号により、シフトレジスタ２４２の段数（２Ｍ）において、１〜２Ｍの範囲の中の任意のレジスタ値（ｍ）を選択して出力する。

積和演算器２４４は、シフトレジスタ２４１およびセレクタ２４３のそれぞれの出力を所定の周期内で積和演算を行い、結果を制御部２４６に出力する。

加算器２４５は、シフトレジスタ２４１出力およびセレクタ２４３出力を加算した同相合成信号を後段の復調器２５に出力する。

制御部２４６は、積和演算器２４４で積和演算された結果より、電力値が最大となるように、Ａ／Ｄコンバータ２２ｂのサンプリングクロックである発振器２３ｂの出力位相を制御する。また、シフトレジスタ２４２中の最適なレジスタ値を選択することにより、２つの信号ＭＡＩＮ、ＳＵＢ間の遅延差を時間領域で調整する。

ここで、制御部２４６は、ＰＬＬ回路を備え、発振器２３ａ出力をリファレンスクロックとして、発振器２３ｂの位相を−τ〜＋τの可変範囲で制御する。すなわち、制御部２４６は、シフトレジスタ２４２のレジスタ値を選択して大まか（サンプリングクロック周期単位）に調整し、さらに、Ａ／Ｄコンバータ２２ｂのサンプリング周波数を細かく調整する。

復調部２５は、同相合成された信号を復調して出力する。

以上の構成により、２つの受信信号ＭＡＩＮ、ＳＵＢは、その位相（遅延）差が位相調整手段と移相手段とを用いて時間領域で調整された結果、同相合成される。よって、位相差の調整範囲が拡大されることより、アンテナ端からＡ／Ｄコンバータ入力までの電気長をケーブル等で１波長以内とする制約を無くすことができる。

また、ディジタル信号処理ができるため、復調部２０の多くを集積化して装置構成の小型化を図ることができる。

次に、本実施の形態のスペースダイバーシチ同相合成回路の動作について説明する。図２は、スペースダイバーシチ同相合成回路の動作を説明するためのブロック図である。

加算器２４５に入力されるＭＡＩＮ、ＳＵＢの遅延差ΔＴは、受信時点のＭＡＩＮ、ＳＵＢの信号の遅延差をθ、発振器２３ａ、２３ｂの位相差をφ（−τ≦φ≦τ）として、ΔＴ＝θ−φで表されるものとする。

ＭＡＩＮ側の信号は、シフトレジスタ２４１の段数分に当たる通過遅延をもって出力されるのでその遅延量はＭτである。一方、ＳＵＢ側の信号は、シフトレジスタ２４２中の任意のレジスタの値がセレクタ２４３により出力されるので任意のレジスタの位置をｍ（１〜２Ｍ）とすると、その遅延量はｍτとなる。よって、加算器２４５に入力されるＭＡＩＮ、ＳＵＢ間の遅延差ΔＴは、シフトレジスタ２４１の段数をＭ、セレクタ２４６で選択されたレジスタの位置ｍ（１≦ｍ≦２Ｍ）とすると、ΔＴ＝θ−φ＋（Ｍτ−ｍτ）で表される。

ここで、２つの条件、−τ≦φ≦τ、および１≦ｍ≦２Ｍより、調整可能な遅延量の範囲は、−（Ｍ＋１）τ〜＋（Ｍ＋１）τとなる。

このように、無限移相器（ＥＰＳ）を用いた従来技術が、信号周波数の１周期分に制限されることに対して、調整可能な遅延量の範囲が格段に広がることが明らかである。

次に、本実施の形態の状態遷移について説明する。図３は、本実施の形態の動作を説明する状態遷移図である。

制御部２４６は、装置の電源が投入された初期状態（Ｓ１１）では、セレクタ２４３によりシフトレジスタ２４２のレジスタ位置を１から２Ｍまで順にサーチして、積和演算器２４４出力をチェックする。そして、レジスタ位置１から２Ｍまで変化させ積和演算器２４４出力の時間平均値が最大となるレジスタ値ｍを求める（Ｓ１２）。

ｍの値が決定すると、ＰＬＬ部を調整することにより、Ａ／Ｄコンバータ２２ｂのサンプルタイミングの位相差φの値を−τから＋τまで変化させ積和演算器２４４出力の時間平均値が最大となるφを求める（Ｓ１３）。

以上の２つの制御を行うことにより、求めたレジスタ値ｍと位相差φとを固定した後、ＳＵＭの値を元に閾値を決定し（Ｓ１４）、定常状態に遷移する（Ｓ１５）。

これより、加算器２４５の出力は、遅延差ΔＴが０（θ＝−φ−Ｍτ＋ｍτ）に収束し、加算器２４５の出力として同相合成された信号として出力される。

定常状態に遷移した後は、動的な位相変動に対応するため、決定した閾値を元にして、常に位相差を監視する。この定常状態において、積和演算の時間平均値ＳＵＭが閾値以上であれば、定常状態を維持する（Ｓ１５）が、ＳＵＭが閾値に満たない時には、現在値φを初期値として−τ〜τの範囲でＳＵＭが閾値以上になるφをサーチする（Ｓ１６）。

閾値以上になるφが判定出来たときには状態（Ｓ１５）に戻るが、判定出来なかったときには、レジスタの位置を現在のｍの値を初期値として１〜２Ｍの範囲でＳＵＭの値が閾値以上になるｍをサーチする（Ｓ１７）。その結果、閾値以上となるｍが判定できた時にはＳ１３へ遷移してφの判定を行い、定常状態に移るが、ｍが判定出来ないときには、Ｓ１２へ遷移する。

以上のような、状態遷移を繰り返し、同相合成回路２４では、セレクタ２４３と発振器２３ａ、２３ｂを制御し、ＭＡＩＮとＳＵＢ間の遅延差を０にした状態で、同相合成を行う。

次に、本発明の他の実施の形態についてその動作を説明する。図４は、本発明の他の実施の形態の構成を示すブロック図である。

図４によると、乗算器２１ａ、２１ｂ出力は、ハイブリッド（ＨＹＢ）２６ａ、２６ｂでそれぞれ２分岐される。２分岐された信号は、一方がＡ／Ｄコンバータ２２ａ、２２ｂを介して同相合成回路（ＳＤＣＯＭＢ）２７に入力され、他方が位相差を検出する検出部２８に入力されることが図１と異なっている。

同相合成回路２７および検出部２８の主要部は、図１の対応するそれぞれと同じ機能、動作であるためその説明を省略し、図１の動作と異なる部分のみ説明する。

Ａ／Ｄコンバータ２２ａ、２２ｂ、２８１、２８２は、ＨＹＢ２６ａ、２６ｂで等分配された信号を入力する。

検出部２８の発振器２８３は、発振器２３ａ出力をリファレンスクロックとして同期がとられた信号をＡ／Ｄコンバータ２８１に出力する。また、発振器２８４は、発振器２３ｂと同様に、発振器２３ａ出力をリファレンスクロックとするものの、位相調整された信号として出力する。したがって、発振器２８３が発振器２３ａと位相差ゼロベースで位相制御されるのに対して、発振器２３ｂ、２８４はともに最大１周期の位相差を持った信号を出力する。

シフトレジスタ２７１、２８５およびシフトレジスタ２７２、２８６は、それぞれ同一の動作を行う。したがって、加算器２７５および積和演算器２８８は、それぞれ同じ位相差（遅延差）の信号を入力することとなる。

制御部２８９は、加算器２７５の入力位相差と同じ条件で位相差を検出する積和演算器２８８出力に基づいて、発振器２３ａ、２３ｂ、２８３、２８４およびセレクタ２７３、２８７を制御する。その制御する内容は、上述したＡ／Ｄコンバータ２２ａ、２２ｂ、２８１、２８２の制御を除いて、図１の場合と同様である。

次に、図４の構成における状態遷移について説明する。図５は、図４の構成における状態遷移図である。

図５において、制御部２８９は、装置の電源が投入された初期状態（Ｓ２１）では、セレクタ２８７によりシフトレジスタ２８６のレジスタ位置を１から２Ｍまで順にサーチして、積和演算器２８８出力をチェックする。そして、レジスタ位置１から２Ｍまで変化させ積和演算器２８８出力の時間平均値が最大となるレジスタ値ｍを求める（Ｓ２２）。

ｍの値が決定すると、ＰＬＬ部を調整することにより、Ａ／Ｄコンバータ２８２のサンプルタイミングの位相差φの値を−τから＋τまで変化させ積和演算器２８８出力の時間平均値が最大となるφを求める（Ｓ２３）。

以上の２つの制御を行うことにより、求めたレジスタ値ｍと位相差φとを固定（決定）すると、この結果を発振器２３ｂおよびセレクタ２７３に反映し、それぞれの設定値を更新する。

以上の実施例の構成によれば、信号合成に供される主系統とは異なる検出部において、位相制御を行うことができるため、主系統には瞬時の変動を抑制した、最適なｍ、φの値を適用することができる。

また、スペースダイバーシティを多面的に構成する場合においても、同相合成回路を復調部内に構成でき、装置構成の小型化が可能となる。

本発明の実施の形態のスペースダイバーシチ同相合成回路の概略構成を示すブロック図である。本実施の形態のスペースダイバーシチ同相合成回路の動作について説明する。スペースダイバーシチ同相合成回路の動作を説明するためのブロック図である。本実施の形態の動作を説明する状態遷移図である。スペースダイバーシチ同相合成回路の状態遷移図である。本発明の他の実施の形態の構成を示すブロック図である。本発明の他の実施の形態の構成を示すブロック図である。図４の構成における状態遷移図である。

符号の説明

１０ａ、１０ｂ受信部
１１ａ、１１ｂＲＦ回路
２０復調部
２１ａ、２１ｂ乗算器（ＭＩＸ）
２２ａ、２２ｂＡ／Ｄコンバータ（Ａ／Ｄ）
２３ａ、２３ｂ発振器
２４、２７同相合成回路（ＳＤＣＯＭＢ）
２５復調器（ＤＥＭ）
２６ａ、２６ｂハイブリッド（ＨＹＢ）
２８検出部
２４１、２４２シフトレジスタ
２４３セレクタ（ＳＥＬ）
２４４積和演算器
２４５加算器
２４６制御部（ＣＯＮＴ）
２７１、２７２シフトレジスタ
２８５、２８６シフトレジスタ
２７３、２８７セレクタ
２７５加算器
２８３、２８４発振器
２８８積和演算器
２８９制御部

Claims

第１の入力信号を第１のタイミングでサンプリングし、第１のデジタル信号に変換する工程と、
前記第１のタイミングとの間に所定の範囲の第１の位相差を持つ第２のタイミングで第２の入力信号をサンプリングし、第２のデジタル信号に変換する工程と、
所定の時間単位で前記第１のデジタル信号を遅延させ、第１の遅延信号を出力する工程と、
前記時間単位で設定可能な第２の位相差で前記第２のデジタル信号を遅延させ、第２の遅延信号を出力する工程と、
前記第１の遅延信号と前記第２の遅延信号の位相差である第３の位相差を検出する工程と、
前記第３の位相差が最小になるように前記第２の位相差を調整した後、前記第１の位相差の調整を行う工程
を備えることを特徴とする位相調整方法。
前記第３の位相差は、前記第１の遅延信号と前記第２の遅延信号を所定の周期内で積和演算し、前記積和演算の結果の値の大きさに基づいて求める
ことを特徴とする請求項１記載の位相調整方法。
前記積和演算の結果の値が最大になるように前記第１の位相差又は前記第２の位相差を制御する
ことを特徴とする請求項２記載の位相調整方法。
前記積和演算の結果の値が最大になるように前記第２の位相差を制御した後、前記積和演算の結果の値が最大になるように前記第１の位相差を制御する
ことを特徴とする請求項３記載の位相調整方法。
前記積和演算の結果と所定の閾値の比較結果に基づいて、前記第１の位相差及び前記第２の位相差の保持、前記第１の位相差のみを制御することによる前記第３の位相差の制御、又は前記第１の位相差及び前記第２の位相差を制御することによる前記第３の位相差の制御のいずれかの制御を行う
ことを特徴とする請求項２乃至４のいずれかに記載の位相調整方法。
第１の入力信号を第１のタイミングでサンプリングし、第１のデジタル信号に変換する第１のアナログ−デジタル変換器と、
前記第１のタイミングとの間に所定の範囲の第１の位相差を持つ第２のタイミングで第２の入力信号をサンプリングし、第２のデジタル信号に変換する第２のアナログ−デジタル変換器と、
所定の時間単位で前記第１のデジタル信号を遅延させ、第１の遅延信号を出力する第１の遅延器と、
前記時間単位で設定可能な第２の位相差で前記第２のデジタル信号を遅延させ、第２の遅延信号を出力する第２の遅延器と、
前記第１の遅延信号と前記第２の遅延信号の位相差である第３の位相差を求める位相差検出部と、
前記第３の位相差が最小になるように前記第２の位相差を調整した後、前記第１の位相差の調整を行う制御部
を備えることを特徴とする位相調整装置。
前記位相差検出部は、前記第１の遅延信号と前記第２の遅延信号を所定の周期内で積和演算し、前記積和演算の結果の値の大きさに基づいて前記第３の位相差を求める
ことを特徴とする請求項６記載の位相調整装置。
前記積和演算の結果の値が最大になるように前記第１の位相差又は前記第２の位相差を制御する
ことを特徴とする請求項７記載の位相調整装置。
前記積和演算の結果の値が最大になるように前記第２の位相差を制御した後、前記積和演算の結果の値が最大になるように前記第１の位相差を制御する
ことを特徴とする請求項８記載の位相調整装置。
前記制御部は、前記積和演算の結果と所定の閾値の比較結果に基づいて、前記第１の位相差及び前記第２の位相差の保持、前記第１の位相差のみを制御することによる前記第３の位相差の制御、又は前記第１の位相差及び前記第２の位相差を制御することによる前記第３の位相差の制御のいずれかの制御を行う
ことを特徴とする請求項７乃至９のいずれかに記載の位相調整装置。
請求項６乃至１０のいずれかに記載の位相調整装置と、
前記第１の遅延信号と前記第２の遅延信号を加算する加算器
を備えることを特徴とする同相合成装置。
第１の入力信号から分岐された第１の信号を第１のタイミングでサンプリングし、第１のデジタル信号に変換する第１のアナログ−デジタル変換器と、
前記第１のタイミングとの間に所定の範囲の第１の位相差を持つ第２のタイミングで前記第１の入力信号から分岐された第２の信号をサンプリングし、第２のデジタル信号に変換する第２のアナログ−デジタル変換器と、
所定の時間単位で前記第１のデジタル信号を遅延させ、第１の遅延信号を出力する第１の遅延器と、
前記時間単位で設定可能な第２の位相差で前記第２のデジタル信号を遅延させ、第２の遅延信号を出力する第２の遅延器と、
第２の入力信号から分岐された第３の信号を前記第１のタイミングでサンプリングし、第３のデジタル信号に変換する第３のアナログ−デジタル変換器と、
前記第２のタイミングで前記第２の入力信号から分岐された第４の信号をサンプリングし、第４のデジタル信号に変換する第４のアナログ−デジタル変換器と、
前記時間単位で前記第３のデジタル信号を遅延させ、第３の遅延信号を出力する第３の遅延器と、
前記第２の位相差で前記第４のデジタル信号を遅延させ、第４の遅延信号を出力する第４の遅延器と、
前記第３の遅延信号と前記第４の遅延信号の位相差である第３の位相差を求める位相差検出部と、
前記第３の位相差が最小になるように前記第２の位相差を調整した後、前記第１の位相差の調整を行う制御部と、
前記第１の遅延信号と前記第２の遅延信号を加算する加算器
を備えることを特徴とする同相合成装置。