JP4447026B2 - Ｌｃｄバックライトインバータ駆動回路 - Google Patents

Description

本発明は、ＬＣＤバックライトインバータ駆動回路に関し、さらに詳しくはより安定したオン／オフスイッチングをすることにより発熱特性及び駆動効率を向上させることができるＬＣＤバックライトインバータ駆動回路に関するものである。

一般的に、ＬＣＤはそれ自体発光できないため別途のバックライトを備えなければならず、バックライトの光源として蛍光ランプまたは発光ダイオードなどが用いられる。

このような蛍光ランプは蛍光ランプの特性上、蛍光ランプに印加される電源によって放電を起こし発光するようになるが、放電が継続して維持されるためには蛍光ランプに流れる電源が交流にならなければならず、蛍光ランプに交流電源を供給するために直流電源の供給を受け交流電源に変換するインバータが必要である。

図１は、従来の技術によるＬＣＤバックライトインバータのブロック図を示す。図１に示すように、従来の技術による液晶表示装置は制御部１、駆動部２、トランス部３、バックライト部４及びフィードバック部５を含む。

上記制御部１と駆動部２はＬＣＤバックライトインバータ駆動回路を構成し、上記駆動部２は上記制御部１の駆動信号によって直流の動作電源をスイッチングし第１駆動電源を上記トランス部３に供給する。上記トランス部３は上記第１駆動電源を第２駆動電源に変換し上記バックライト部４に供給し、これにより上記バックライト部４の蛍光ランプが発光するようになる。

上記バックライト部４は一定の光量を供給しなければならないが、上記フィードバック部５は上記第２駆動電源を測定し既設定された値と比較した後、その比較結果を上記制御部１に提供し、上記制御部１はその比較結果に従って駆動信号を変更することによって、上記バックライト部４の光量を一定に調節することができる。

図２は従来の技術によるＬＣＤバックライトインバータ駆動回路のブロック図を示す。図２を参照すれば、従来の技術によるＬＣＤバックライトインバータ駆動回路は、矩形波形態の第１駆動信号（Ｓ１）を生成する制御部１０と、第１駆動信号（Ｓ１）のレベルをブーストアップシフトして上記第１駆動信号（Ｓ１）と同じ波形と同じ位相を有する第２駆動信号（Ｓ２）を生成するレベルシフタ２１と、上記第１駆動信号（Ｓ１）のライジング区間をディレイする第１ディレイ回路２２と、上記第２駆動信号（Ｓ２）のフォーリング区間をディレイする第２ディレイ回路２３と、上記第１ディレイ回路２２によってディレイされた第１駆動信号（Ｓ３）によってスイッチングするＮチャンネルＦＥＴ２４ａと上記第２ディレイ回路２３によってディレイされた第２駆動信号（Ｓ４）によってスイッチングするＰチャンネルＦＥＴ２４ｂとを含むパワースイッチング回路２４を含む。

このように構成された従来のＬＣＤバックライトインバータ駆動回路に対する動作を説明すれば次の通りである。

同じ波形と同じ位相を有する上記第１駆動信号（Ｓ１）と第２駆動信号（Ｓ２）がそれぞれ上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂに供給されれば、理想的な場合に上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂは互いに相補的にスイッチングし同時にオンになることは発生しない。

しかしながら、実際では上記第１駆動信号（Ｓ１）と上記第２駆動信号（Ｓ２）の信号レベルが遷移する時点で、上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂが同時にターンオンされる場合が生じる恐れがあり、この際過電流が流れ上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂが破壊される恐れがある。

このようにＦＥＴが破壊される現象を防止すべく、上記第１ディレイ回路２２は上記第１駆動信号（Ｓ１）のライジング区間をディレイして上記ＮチャンネルＦＥＴ２４ａに供給し、上記第２ディレイ回路２３は上記第２駆動信号（Ｓ２）のフォーリング区間をディレイして上記ＰチャンネルＦＥＴ２４ｂを供給する。これによって、上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂが同時にオンになることを防止する。

一方、上記第１駆動信号（Ｓ１）及び第２駆動信号（Ｓ２）のライジング区間のディレイについて説明する。

上記第１駆動信号（Ｓ１）のライジング区間において、上記第１ディレイ回路２２は第１ダイオード２２ａが逆方向にバイアスされ第１抵抗２２ｂに電流が流れ、これによって、上記第１抵抗２２ｂと上記ＮチャンネルＦＥＴ２４ａの内部キャパシタによってＲＣ回路が形成される。上記第１ディレイ回路２２は上記第１抵抗２２ｂにおける抵抗値と上記内部キャパシタのキャパシタンスによって定められるディレイ時間だけ上記第１駆動信号（Ｓ１）をディレイし上記ＮチャンネルＦＥＴ２４ａに駆動信号（Ｓ３）を供給する。

上記第２駆動信号（Ｓ２）のライジング区間において、上記第２ディレイ回路２３は第２ダイオード２３ａが順方向にバイアスされ第２抵抗２３ｂに電流が流れるので、上記第２駆動信号（Ｓ２）ではディレイが発生しない。

そのため、上記ＰチャンネルＦＥＴ２４ｂはオン状態で直ちにターンオフされる反面、上記ＮチャンネルＦＥＴ２４ｂはオフ状態で一定時間後ターンオンされるため、上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂが同時にオンされない。

他の一方、上記第１駆動信号（Ｓ１）及び第２駆動信号（Ｓ２）のフォーリング区間のディレイに関する説明は下の通りである。

上記第１駆動信号（Ｓ１）のフォーリング区間において、上記第１ディレイ回路２２は上記第１ダイオード２２ａが順方向にバイアスされ上記第１抵抗２２ｂに電流が流れないため、上記第１駆動信号（Ｓ１）ではディレイが発生しない。

上記第２駆動信号（Ｓ２）のフォーリング区間において、上記第２ディレイ回路２３は第２ダイオード２３ａが逆方向にバイアスされ第２抵抗２３ｂに電流が流れ、上記第２抵抗２３ｂと上記ＰチャンネルＦＥＴ２４ｂの内部キャパシタによってＲＣ回路が形成される。上記第２ディレイ回路２３は、上記第２抵抗２３ｂにおける抵抗値と上記内部キャパシタのキャパシタンスによって定められるディレイ時間だけ上記第２駆動信号（Ｓ２）をディレイし上記ＰチャンネルＦＥＴ２４ｂに駆動信号（Ｓ４）を供給する。

したがって、上記ＮチャンネルＦＥＴ２４ａはオン状態で直ちにターンオフされる反面、上記ＰチャンネルＦＥＴ２４ａはオフ状態で一定時間後ターンオンされるので、上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂが同時にオンされない。

ところが、上記第１抵抗２２ｂと第２抵抗２３ｂにそれぞれ並列に連結される上記第１ダイオード２２ａと第２ダイオード２２ｂは順方向に動作する時、ほぼ０．７Ｖのオフセット電圧を有する。従って、上記第１ダイオード２２ａは上記第１駆動信号（Ｓ１）が低レベルの時順方向に動作するため、上記第１ディレイ回路２２でディレイされた第１駆動信号（Ｓ３）は低レベルで０．７Ｖの電圧を有する。一方、上記第２ダイオード２３ａは上記第２駆動信号（Ｓ２）が高レベルの時順方向に動作するため、上記第２ディレイ回路２３でディレイされた第２駆動信号（Ｓ４）は高レベルでほぼ動作電圧（Ｖｃｃ）より０．７Ｖ低い電圧を有する。

図３は従来の技術によるＬＣＤバックライトインバータ駆動回路の駆動信号のタイミング図である。

図３で示されたように、上記第１駆動信号（Ｓ１）と第２駆動信号（Ｓ２）は電圧レベルが他の同じ波形と同じ位相を有する矩形波である。上記第１ディレイ回路２２は上記第１駆動信号（Ｓ１）のライジング区間を既設定された時間（ｔ１）だけディレイしてディレイされた信号（Ｓ３）を生成する。また、上記第２ディレイ回路２２は上記第２駆動信号（Ｓ２）のフォーリング区間を既設定された時間（ｔ２）だけディレイしてディレイされた信号（Ｓ４）を生成する。

上記信号（Ｓ３）の低レベルはほぼ０．７Ｖ程度の相対的に高い電圧（Ｖ１）を有し、上記信号（Ｓ４）の高レベルで動作電源（Ｖｃｃ）よりほぼ ０．７Ｖ（Ｖ２）程度の相対的に低い電圧を有する。これによって、上記ＮチャンネルＦＥＴ２４ａと上記ＰチャンネルＦＥＴ２４ｂが不安定に動作する恐れがある。

具体的に見ると、このように上記信号（Ｓ３）が低レベルで上記したように相対的に高い電圧（Ｖ１）を有する場合、上記ＮチャンネルＦＥＴ２４ａのゲートとソースとの間の電圧が上記電圧（Ｖ１）と同じになり、上記ＮチャンネルＦＥＴ２４ａのドレイン及びソースの両端に電流が流れ込まれ熱が発生してしまう。

また、上記信号（Ｓ４）が高レベルで動作電源より上記したように相対的に低い電圧を有する場合、上記ＰチャンネルＦＥＴ２４ｂのドレインとゲートとの間の電圧が上記電圧（Ｖ２）と同じになり、上記ＰチャンネルＦＥＴ２４ｂのドレイン及びソースの両端に電流が流れ込まれ熱が発生する。

このように上記電圧（Ｖ１、Ｖ２）によって上記ＮチャンネルＦＥＴ２４ａとＰチャンネルＦＥＴ２４ｂで発生される熱のために全体的な駆動効率が落ちる問題点がある。

また、上記第１駆動信号（Ｓ１）が低レベルの場合では上記第１ダイオード２２ａが順方向にバイアスされ、この際、上記ＮチャンネルＦＥＴ２４ａの内部キャパシタに充電された電荷が上記第１ダイオード２２ｂを通して上記制御部１０に流れ込まれ上記制御部１０を発熱させる問題点がある。

本発明は、上述した従来技術の問題を解決するためのものであって、本発明の目的はオフ動作の際スイッチに流れる電流を減少させることにより安定したオン／オフスイッチングを行うことができ、発熱を減少させることにより駆動効率を向上させることが可能なＬＣＤバックライトインバータ駆動回路を提供することにある。

上記した技術的課題を達成するために、本発明は、矩形波形態の第１駆動信号を供給する制御部と、上記制御部の第１駆動信号のレベルをブーストアップシフトした第２駆動信号を生成するレベルシフタと、上記制御部の第１駆動信号出力端に一端が連結された第１抵抗と、上記第１抵抗の他端と接地の間に連結され上記第１駆動信号が低レベルの時ターンオンされる第１スイッチとを含み、上記第１駆動信号のライジング区間をディレイして供給する第１ディレイ回路と、上記レベルシフタの第２駆動信号出力端に一端が連結される第２抵抗と、上記第２抵抗の他端と動作電源の間に連結され上記第２駆動信号が高レベルの時ターンオンされる第２スイッチとを備え、上記第２駆動信号のフォーリング区間をディレイして供給する第２ディレイ回路と、上記第１ディレイ回路の駆動信号によってスイッチング動作する第３スイッチと、上記第２ディレイ回路の駆動信号によって上記第３スイッチと相補的にスイッチング動作する第４スイッチとを含み、上記第３スイッチと上記第４スイッチは上記動作電源端と接地の間に互いに直列に連結されるパワースイッチング回路とを備えることを特徴とするＬＣＤバックライトインバータ駆動回路を提供する。

上記第１ディレイ回路は、上記第１抵抗における抵抗値と上記第３スイッチの内部キャパシタによって定められるディレイ時間によって上記第１駆動信号のライジング区間をディレイすることを特徴とする。

上記第２ディレイ回路は、上記第２抵抗と上記第４スイッチの内部キャパシタによって定められるディレイ時間によって上記第２駆動信号のフォーリング区間をディレイすることを特徴とする。

上記第１スイッチは、上記第１抵抗の一端に連結されたベースと、上記第１抵抗の他端に連結されたエミッタと、接地に連結されたコレクタとを有するＰＮＰタイプトランジスタであることを特徴とする。

上記第２スイッチは、上記第２抵抗の一端に連結されたベースと、上記動作電源に連結されたコレクタと、上記第２抵抗の他端に連結されたエミッタとを有するＮＰＮタイプのトランジスタであることを特徴とする。

上記第３スイッチは、上記第４スイッチに連結されたドレインと、上記第１抵抗の他端に連結されたゲートと、接地に連結されたソースとを備えるＮチャンネルＦＥＴであることを特徴とする。

上記第４スイッチは、上記動作電源に連結されたドレインと、上記第２抵抗の他端に連結されたゲートと、上記第３スイッチに連結されたソースとを備えるＰチャンネルＦＥＴであることを特徴とする。

上記レベルシフタは、上記制御部の第１駆動信号出力端に一端が連結されたキャパシタと、上記動作電源にカソードが連結され上記キャパシタの他端にアノードが連結されたツェナーダイオードと、上記ツェナーダイオードと並列に連結された第３抵抗とを含み、上記キャパシタと上記ジェンナーダイオードの連結端で第２駆動信号を供給することを特徴とする。

本発明によれば、ＬＣＤバックライトインバータ駆動回路においてスイッチング素子がオフされる場合、スイッチング素子に流れる電流量が減少し発生する熱が減少する効果があり、上記スイッチング素子で逆流される電流を防止してこれによる発熱を防止することができる。これによって、ＬＣＤバックライトインバータ駆動回路の駆動効率を向上させる。

以下、添付された図面を参照して、本発明の多様な実施形態をより詳しく説明する。

図４は本発明によるＬＣＤバックライトインバータ駆動回路図である。図４を参照すれば、本発明によるＬＣＤバックライトインバータ駆動回路は、矩形波形態の第１駆動信号（Ｓ１０）を供給する制御部１００と、上記制御部１００の第１駆動信号（Ｓ１０）のレベルをブーストアップシフトした第２駆動信号（Ｓ２０）を生成するレベルシフタ１１０とを備える。

また、本発明によるＬＣＤバックライトインバータ駆動回路は、上記制御部１００の第１駆動信号（Ｓ２０）出力端に一端が連結された第１抵抗１２２と、上記第１抵抗１２２の他端と接地の間に連結され上記第１駆動信号（Ｓ１０）が低レベルの時ターンオンされる第１スイッチ１２１とを含み、上記第１抵抗１２２の他端で上記第１駆動信号（Ｓ１０）のライジング区間をディレイして供給する第１ディレイ回路１２０を備える。

さらに、本発明によるＬＣＤバックライトインバータ駆動回路は、上記レベルシフタ１１０の第２駆動信号（Ｓ２０）出力端に一端が連結される第２抵抗１３２と、上記第２抵抗１３２の他端と動作電源（Ｖｃｃ）の間に連結され上記第２駆動信号（Ｓ２０）が高レベルの時ターンオンされる第２スイッチ１３１とを備える。

なお、本発明によるＬＣＤバックライトインバータ駆動回路は、上記第２抵抗１３２の他端で上記第２駆動信号（Ｓ２０）のフォーリング区間をディレイして供給する第２ディレイ回路１３０と、上記第１ディレイ回路１２０の駆動信号（Ｓ３０）によってスイッチング動作する第３スイッチ１４１と、上記第２ディレイ回路１３０の駆動信号（Ｓ４０）によって上記第３スイッチ１４１と相補的にスイッチング動作する第４スイッチ１４２とを含み、上記第４スイッチ１４２と上記第３スイッチ１４１は上記動作電源において接地で互いに直列に連結されるパワースイッチング回路１４０とを備える。

上記レベルシフタ１１０は上記制御部１００の第１駆動信号（Ｓ１０）出力端に一端が連結されたキャパシタ１１３と、上記動作電源（Ｖｃｃ）にカソードが連結され上記キャパシタ１１３の他端にアノードが連結されたツェナーダイオード１１２及び上記ジェンナーダイオード１１２と並列に連結された第３抵抗１１１とを含むことができる。

上記レベルシフタ１１０は上記レベルシフタ１１０のキャパシタ１１３とツェナーダイオード１１２の連結端で第２駆動信号（Ｓ２０）を供給する。

上記第１ディレイ回路１２０は、上記第１抵抗１２２と上記第３スイッチ１４１の内部キャパシタによって定められるディレイ時間に応じて上記第１駆動信号（Ｓ１０）のライジング区間をディレイし上記ライジング区間がディレイされた駆動信号（Ｓ３０）を上記第３スイッチ１４１に供給する。

上記第１ディレイ回路１２０の第１スイッチ１２１は、上記第１抵抗１２２の一端に連結されたベースと、上記第１抵抗１２２の他端に連結されたエミッタと、接地で連結されたコレクタとを備えるＰＮＰタイプトランジスタ１２１とを含むことができる。

上記第２ディレイ回路１３０は、上記第２抵抗１３２と上記第４スイッチ１４２の内部キャパシタによって定められるディレイ時間に応じて上記第２駆動信号（Ｓ２０）のフォーリング区間をディレイして上記フォーリング区間がディレイされた駆動信号（Ｓ４０）を上記第４スイッチ１４２に供給する。

上記第２ディレイ回路１３０の第２スイッチ１３１は、上記第２抵抗１３２の一端に連結されたベースと、上記動作電源（Ｖｃｃ）に連結されたコレクタと、上記第２抵抗１３２の他端に連結されたエミッタとを備えるＮＰＮタイプのトランジスタ１３１とを含むことができる。

上記パワースイッチング回路１４０の第３スイッチ１４１は、上記第４スイッチ１４２に連結されたドレインと、上記第１抵抗１２２の他端に連結されたゲートと、接地に連結されたソースとを備えるＮチャンネルＦＥＴ１４１とを含むことができる。

上記パワースイッチング回路１４０の第４スイッチ１４２の上記動作電源（Ｖｃｃ）に連結されたドレインと、上記第２抵抗１３２の他端に連結されたゲートと上記第３スイッチ１４１に連結されたソースとを備えるＰチャンネルＦＥＴ１４２とを含むことができる。

上記第３スイッチ１４１と上記第４スイッチ１４２はＦＥＴに限定されず、ＳＣＲ、ＢＪＴなどの３端子スイッチからなることができる。

図５は本発明によるＬＣＤバックライトインバータ駆動回路の駆動信号のタイミング図である。図５で、Ｓ１０は上記制御部１００から出力される第１駆動信号を示しており、Ｓ２０は上記レベルシフタ１１０から出力される上記第２駆動信号を示しており、Ｓ３０は上記第１ディレイ回路１２０で上記第１駆動信号（Ｓ１０）のライジング区間がディレイされた信号を示しており、Ｓ４０は上記第２ディレイ回路１３０から出力される上記第２駆動信号（Ｓ２０）のフォーリング区間がディレイされた信号を示す。

図６の（ａ）乃至（ｂ）は、図２及び図４の駆動信号の電圧レベルを示したグラフである。

図６（ａ）では従来の技術による第１駆動信号（Ｓ１）のライジング区間がディレイされた信号（Ｓ３）の電圧レベルと、本発明による第１駆動信号（Ｓ１０）のライジング区間がディレイされた信号（Ｓ３０）の電圧レベルとが示されており、図６（ｂ）では従来の技術による第２駆動信号（Ｓ２）のフォーリング区間がディレイされた信号（Ｓ４）の電圧レベルと、本発明による第２駆動信号（Ｓ２０）のライジング区間がディレイされた信号（Ｓ４０）の電圧レベルが示されている。

以下、添付された図面に従って本発明の作用及び効果について詳しく説明する。

図４を参照すれば、本発明によるＬＣＤバックライトインバータ駆動回路の制御部１００は矩形波形態の第１駆動信号（Ｓ１０）を生成してレベルシフタ１１０及び第１ディレイ回路１２０に供給する。上記レベルシフタ１１０は上記第１駆動信号（Ｓ１０）のレベルをブーストアップシフトして第２駆動信号（Ｓ２０）を第２ディレイ回路１３０に供給する。

上記レベルシフタ１１０が上記第２駆動信号（Ｓ１０）を生成する動作を説明すれば次の通りである。

上記レベルシフタ１１０のキャパシタ１１３はその一端が上記制御部１００と連結され上記第１駆動信号（Ｓ１０）の供給を受ける。キャパシタはその特性上電圧が急変しないので、ツェナーダイオード（１１２）と連結された上記キャパシタ１１３の他端で生成される上記第２駆動信号（Ｓ２０）の電圧レベルは上記第１駆動信号（Ｓ１０）より一定の値だけさらに大きく、その波形と位相は上記第１駆動信号（Ｓ１０）と同様である。

上記第１駆動信号（Ｓ１０）が高レベルであれば上記第２駆動信号（Ｓ２０）の電圧レベルはほぼ動作電源（Ｖｃｃ）と同じ値を有する。一方、上記第１駆動信号（Ｓ１０）が低レベルであれば上記第２駆動信号（Ｓ２０）の電圧レベルは上記動作電源（Ｖｃｃ）より一定の大きさだけ低い値を有する。

図５を参照して、上記第１駆動信号（Ｓ１０）と上記第２駆動信号（Ｓ２０）とを詳しく説明する。第１駆動信号（Ｓ１０）は低レベルと高レベルが一定周期を持って交互に繰り返す。上記第１駆動信号（Ｓ１０）の低レベルはほぼ接地電圧と同じであり、高レベルは上記接地電圧より一定の電圧だけさらに大きい。

上記第２駆動信号（Ｓ２０）は上記第１駆動信号（Ｓ１０）と同じ波形と同じ位相を有する。即ち、上記第１駆動信号（Ｓ１０）が低レベルであれば上記第２駆動信号（Ｓ２０）も低レベルであり、逆に上記第１駆動信号（Ｓ１０）が高レベルであれば上記第２駆動信号（Ｓ２０）も高レベルである。

但し、上記第２駆動信号（Ｓ２０）と上記第１駆動信号（Ｓ１０）は互いに異なる電圧レベルを有する。即ち、上記第２駆動信号（Ｓ２０）は高レベルの時上記動作電圧（Ｖｃｃ）とほぼ同じ電圧レベルを有し、低レベルの時上記動作電圧（Ｖｃｃ）より一定の電圧だけ低い電圧レベルを有する。

再度図４を参照して上記第１ディレイ回路１２０の動作を説明する。上記第１駆動信号（Ｓ１０）は上記第１ディレイ回路１２０に供給される。上記第１ディレイ回路１２０の第１スイッチ１２１は上記第１駆動信号（Ｓ１０）が低レベルの時ターンオンされ、高レベルの時ターンオフされる。上記第１駆動信号（Ｓ２０）が低レベルから高レベルへと遷移するライジング区間で上記第１スイッチ１２１がオン状態でターンオフされながら、上記第１駆動信号（Ｓ１０）が上記第３スイッチ１４１に供給される。

これによって、上記第１ディレイ回路１２０の第１抵抗１２２と上記第３スイッチ１４１の内部キャパシタによってＲＣ回路が形成され、上記信号（Ｓ３０）は上記第１抵抗１２２における抵抗値と上記第３スイッチ１４１の内部キャパシタのキャパシタンスによって定められるディレイ時間だけ経過した後、低レベルから高レベルへと遷移する。

上記第１駆動信号（Ｓ１０）が高レベルから低レベルへと遷移すれば上記第１スイッチ１２１がオフ状態でターンオンされる。上記第１スイッチ１２１がターンオンされると、上記第３スイッチ１４１に供給される信号（Ｓ３０）は高レベルから低レベルへとディレイなく遷移する。この際、上記信号（Ｓ３０）の電圧は上記第１スイッチ１２１のエミッタとコレクタの間の電圧となる。

このように、上記第１ディレイ回路１２０は上記第１駆動信号（Ｓ１０）のライジング区間でディレイ時間を発生し上記第３スイッチ１４１に高レベルの信号を供給する。

上述した上記信号（Ｓ３０）のライジング及びフォーリング区間についても図５を参照して詳述する。

上記第１駆動信号（Ｓ１０）がライジング区間で低レベルから高レベルへと遷移する際、上記信号（Ｓ３０）は上記第１抵抗１２２と上記第３スイッチ１４１の内部キャパシタによって定められるディレイ時間（ｔ３）だけ遅延され低レベルから高レベルへと遷移する。しかし上記第１駆動信号（Ｓ１０）がフォーリング区間で高レベルから低レベルへと遷移する際、上記信号（Ｓ３０）はディレイ時間なく高レベルから低レベルへと遷移する。この際、低レベルの接地の間の電圧（Ｖ１０）は上記第１スイッチ１２１のエミッタとコレクタとの間の電圧であるほぼ０．３Ｖを維持する。上記信号（Ｓ３０）の低レベルの電位に対する説明は後述する。

さらに図４を参照して上記第２ディレイ回路１３０の動作を説明する。上記第２駆動信号（Ｓ２０）は上記第２ディレイ回路１３０に供給される。上記第２ディレイ回路１３０の第２スイッチ１３１は、上記第２駆動信号（Ｓ２０）が高レベルの時ターンオンされ、低レベルの時ターンオフされる。上記第２駆動信号（Ｓ２０）が高レベルから低レベルへと遷移するフォーリング区間で上記第２スイッチ１３１がオン状態でターンオフされながら、上記第２駆動信号（Ｓ２０）が上記第４スイッチ１４２に供給される。これによって、上記第２ディレイ回路１３０の第２抵抗１３２と上記第４スイッチ１４２の内部キャパシタによってＲＣ回路が形成され、上記信号（Ｓ４０）は上記第２抵抗１３２における抵抗値と上記第４スイッチ１４２の内部キャパシタのキャパシタンスによって定められるディレイ時間だけ経過した後、高レベルから低レベルへと遷移する。

上記第２駆動信号（Ｓ２０）が低レベルから高レベルへと遷移すれば上記第２ スイッチ１３２がオフ状態でターンオンされる。上記第２スイッチ１３１がターンオンされれば、上記第４スイッチ１４２に供給される信号（Ｓ４０）は高レベルから低レベルへとディレイなく遷移する。このとき、上記信号（Ｓ４０）の電圧レベルは上記動作電源（Ｖｃｃ）の電圧レベルより上記第２スイッチ１３１のコレクタとエミッタとの間の電圧だけ低い電圧レベルを有する。

このように、上記第２ディレイ回路１３０は上記第２駆動信号（Ｓ２０）のフォーリング区間でディレイ時間を発生させ上記第４スイッチ１４２に高レベルの信号を供給する。

上述した上記信号（Ｓ４０）のライジング及びフォーリング区間について図５を参照して詳述する。

上記第２駆動信号（Ｓ２０）がライジング区間で低レベルから高レベルへと遷移する時、上記信号（Ｓ４０）は上記第２抵抗１３２と上記第４スイッチ１４２の内部キャパシタによって定められるディレイ時間（ｔ４）だけ遅延され高レベルから低レベルへと遷移する。しかし上記第２駆動信号（Ｓ２０）がフォーリング区間で低レベルから高レベルへと遷移する時、上記信号（Ｓ４０）はディレイ時間なく低レベルから高レベルへと遷移する。この際、高レベルの信号と上記動作電圧（Ｖｃｃ）との間の電圧（Ｖ２０）は上記第２スイッチのコレクタとエミッタとの間の電圧であるほぼ０．３Ｖを維持する。従って、上記信号（Ｓ４０）の高レベルの電圧レベルはＶｃｃ−０．３Ｖとなる。上記信号（Ｓ４０）の高レベルの電位に対する説明は後述する。

このように、ディレイ時間（ｔ３、ｔ４）を有して、上記第３スイッチ１４１と第４スイッチ１４２が動作することによって、上記第３スイッチ１４１と第４スイッチ１４２が同時にターンオンされることを防止することが可能であり、それにより上記第３スイッチ１４１と第４スイッチ１４２が破壊されることを防止することができる。

上記言及した上記信号（Ｓ３０）の低レベルの電位と上記信号（Ｓ４０）の高レベルの電位について、図６を参照して詳しく説明する。

前述したように従来の技術によるＬＣＤバックライトインバータ駆動回路でＮチャンネルＦＥＴ２４ａを駆動する駆動信号（Ｓ３）の低レベル時の電位は０．７Ｖである反面、本発明によるＬＣＤバックライトインバータ駆動回路で上記第３スイッチ１４１を駆動する駆動信号（Ｓ３０）の低レベル時の電位は０．３Ｖと相対的にさらに低い。

また、従来の技術によるＬＣＤバックライトインバータ駆動回路はＰチャンネルＦＥＴ２４ｂを駆動する駆動信号（Ｓ４）の低レベル時の電位はＶｃｃ−０．７Ｖである反面、本発明によるＬＣＤバックライトインバータ駆動回路は上記第４スイッチ１４２を駆動する駆動信号（Ｓ４０）の高レベル時の電位はＶｃｃ−０．３Ｖと相対的にさらに高い。

従って、このような電圧によって上記第３スイッチ１４１及び第４スイッチ１４２に流れる電流が従来の技術よりさらに低くなり、これによる発熱が減少する効果を奏する。

また図３を参照すれば、上記第１スイッチ１２１がオンになる場合には上記第３スイッチ１４１のゲート端子が上記ターンオンされた第１スイッチ１２１を経て接地に連結される。この場合、上記第３スイッチ１４１の内部キャパシタに充電された電荷は上記第１抵抗１２２の方へ行くことなく上記第１スイッチ１２１を経て接地の方へ放電される。従って、上記第３スイッチ１４１の内部キャパシタに充電された電荷が上記制御部１００に流れ込まれることが遮られ上記制御部１００を保護することができる効果を奏する。

本発明は、上述した実施形態及び添付された図面によって限定されることではなく、特許請求の範囲によって限定される。従って、請求範囲に記載された本発明の技術的思想を外れない範囲内で様々な形態の置換、変形及び変更が可能であることは、当該技術分野の通常の知識を有する者にとって自明であり、これもまた添付された請求範囲に記載された技術的思想に属すると言える。

従来の技術によるＬＣＤバックライトインバータのブロック図である。 従来の技術によるＬＣＤバックライトインバータ駆動回路のブロック図である。 従来の技術によるＬＣＤバックライトインバータ駆動回路の駆動信号のタイミング図である。 本発明によるＬＣＤバックライトインバータ駆動回路のブロック図である。 本発明によるＬＣＤバックライトインバータ駆動回路の駆動信号のタイミング図である。 （ａ）及び（ｂ）は図２及び図４の駆動信号の電圧レベルを比較して示すグラフである。

符号の説明

１００ 制御部
１１０ レベルシフタ
１１１ 第３抵抗
１１２ ツェナーダイオード
１１３ キャパシタ
１２０ 第１ディレイ回路
１２１ 第１スイッチ
１２２ 第１抵抗
１３０ 第２ディレイ回路
１３１ 第２スイッチ
１３２ 第２抵抗
１４０ パワースイッチング回路
１４１ 第３スイッチ
１４２ 第４スイッチ

Claims (8)

1. 矩形波形態の第１駆動信号を供給する制御部と、
   前記制御部の第１駆動信号のレベルをブーストアップシフトした第２駆動信号を生成するレベルシフタと、
   前記制御部の第１駆動信号出力端に一端が連結された第１抵抗と、前記第１抵抗の他端と接地の間に連結され前記第１駆動信号が低レベルの時ターンオンされる第１スイッチとを含み、前記第１駆動信号のライジング区間をディレイして供給する第１ディレイ回路と、
   前記レベルシフタの第２駆動信号出力端に一端が連結される第２抵抗と、前記第２抵抗の他端と動作電源の間に連結され前記第２駆動信号が高レベルの時ターンオンされる第２スイッチとを備え、前記第２駆動信号のフォーリング区間をディレイして供給する第２ディレイ回路と、
   前記第１ディレイ回路の駆動信号によってスイッチング動作する第３スイッチと、前記第２ディレイ回路の駆動信号によって前記第３スイッチと相補的にスイッチング動作する第４スイッチとを含み、前記第３スイッチと前記第４スイッチは前記動作電源と接地の間に互いに直列に連結されるパワースイッチング回路と、
   を備えることを特徴とする、ＬＣＤバックライトインバータ駆動回路。
2. 前記第１ディレイ回路は、前記第１抵抗における抵抗値と前記第３スイッチの内部キャパシタによって定められるディレイ時間によって前記第１駆動信号のライジング区間をディレイすることを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。
3. 前記第２ディレイ回路は、前記第２抵抗における抵抗値と前記第４スイッチの内部キャパシタによって定められるディレイ時間によって前記第２駆動信号のフォーリング区間をディレイすることを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。
4. 前記第１スイッチは、前記第１抵抗の一端に連結されたベースと、前記第１抵抗の他端に連結されたエミッタと、接地に連結されたコレクタとを備えるＰＮＰタイプトランジスタであることを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。
5. 前記第２スイッチは、前記第２抵抗の一端に連結されたベースと、前記動作電源に連結されたコレクタと、前記第２抵抗の他端に連結されたエミッタとを備えるＮＰＮタイプのトランジスタであることを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。
6. 前記第３スイッチは、前記第４スイッチに連結されたドレインと、前記第１抵抗の他端に連結されたゲートと、接地に連結されたソースとを備えるＮチャンネルＦＥＴであることを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。
7. 前記第４スイッチは、前記動作電源に連結されたドレインと、前記第２抵抗の他端に連結されたゲートと、前記第３スイッチに連結されたソースとを備えるＰチャンネルＦＥＴであることを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。
8. 前記レベルシフタは、前記制御部の第１駆動信号出力端に一端が連結されたキャパシタと、
   前記動作電源にカソードが連結され、かつ前記キャパシタの他端にアノードが連結されたツェナーダイオードと、
   前記ツェナーダイオードと並列に連結された第３抵抗とを含み、
   前記キャパシタと前記ジェンナーダイオードの連結端で第２駆動信号を供給することを特徴とする、請求項１記載のＬＣＤバックライトインバータ駆動回路。

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