JP4446624B2 - 画像書込装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、広幅複写機(又はプロッター)のように複数の書き込みヘッドによって画像の書き込みを行う画像書込装置に関する。
【0002】
【従来の技術】
LEDアレイを用いた書き込みヘッドによって感光体上に画像を形成する画像形成装置がある。しかし、幅の広い画像を形成する場合には、その幅に対応する長い書き込みヘッドは高コストであり信頼性も低いため、複数の小型の書き込みヘッドで書き込み領域を分担して画像を形成すること行われている。
また、画像読み取り及び画像処理部と、画像書込み部との間は比較的距離が離れており、しかも高速でデータ転送を行う必要があるため、1画素単位の転送ではなく、2画素単位等の複数画素単位で画像データを転送して転送速度を遅くすることが多い。その画像データを複数の小型の書き込みヘッドに振り分けて、それぞれの書き込みヘッドを駆動して画像を形成する。
【0003】
この方法で画像をきれいに形成するためには、各書き込みヘッドの担当領域の境目をずれないように制御しなければならない。この制御は、各書き込みヘッドへのデータ転送アドレスを変更することによって行っていた。
さらに、調整によって補正することが困難なずれを目立たなくする方法として、特開平8−258337号公報に、複数の書き込みヘッドの担当領域の境界を画像のライン毎にランダムに設定する装置及び方法が提案されている。
【0004】
【発明が解決しようとする課題】
前述のように、複数の小型の書き込みヘッドで画像をきれいに形成するためには、各書き込みヘッドによる分担領域の境目をずれないように繋げなければならない。
しかし従来は、複数画素単位で送られてくる画像データをそのまま複数個の書き込みヘッドに分配していたため、書き込みヘッド間の画像のつなぎ目補正を書き込みヘッドへのデータ転送アドレスの変更で行う場合、複数画素単位でのつなぎ目補正しかできないという問題があった。例えば2画素単位で画像データが送られてくる場合、2画素単位での位置補正しかできなかった。
【0005】
一般に、一度複数の書き込みヘッドに画像データを複数画素単位のまま分配すると、その後では1ドット単位での位置補正は不可能になる。従って、1ドット単位での位置制御を行おうとすれば、複数の書き込みヘッドへの画像データの分配時に、既に1ドット単位(1画素単位)での位置補正を完成させておく必要がある。
また、特開平08−258337号公報に開示された方法では、画像の内容によらずに境界を設定するため、細線が多数存在する文書等では、境界が適切に設定されない場合があるという問題があった。
【0006】
この発明はこのような問題を解決し、複数の書き込みヘッドで画像を書き込む際、1画素単位の補正を行えるようにすることと、それによっても補正不能なずれを、画像の内容によらず目立たないようにすることを目的とする。
【0007】
【課題を解決するための手段】
この発明は、以上の目的を達成するため、転送クロックに同期して複数画素単位で転送されてくる画像データを1主走査分ごとに複数の書き込みヘッドに分配し、画像をその複数の書き込みヘッドで書き込む画像書込装置において、上記複数画素単位で転送されてくる画像データを取り込む画像データ取り込み手段と、その複数画素単位の画像データの入力をそのままのフォーマットで取り込ませる一方、前記画像データの入力をラッチ回路で1画素単位で遅延させてそれぞれ遅延量が1画素単位で異なる複数のフォーマットに変換して取り込ませることにより、複数画素単位の複数系列のフォーマットの画像データを形成する第1のデータシフト手段と、バッファメモリと、上記複数の各書き込みヘッドによる画像の書き込み位置を指定する画像位置指定データに従って上記複数画素単位の画像データを上記バッファメモリに書き込むアドレスを制御するアドレス制御手段と、上記複数画素単位の画像データを上記バッファメモリに書き込む際、上記第1のデータシフト手段によって形成された複数系列のフォーマットの画像データのうちいずれかの系列の画像データを、上記画像位置指定データに従って選択して書き込むデータ書き込み手段と、そのバッファメモリに書き込まれたデータを読み出して上記複数の書き込みヘッドの副走査方向の配置位置のずれ分だけそのデータの出力タイミングを補正して、上記書き込みヘッドへ出力する第2のデータシフト手段とを設けたものである。
【0009】
また、上記複数の書込みヘッドの画像形成領域を一部重複させるように配置し、転送されてくる画像データを取り込む際に、上記重複した画像形成領域内で、主走査方向に連続する白画素領域を検知する白領域検知手段と、この白領域検知手段による検知信号に従って上記複数の書き込みヘッドの書き込み担当範囲の境界を上記白画素領域内にするように、その複数の各書き込みヘッドの書き込み担当範囲を変更する書込範囲制御手段を設けてもよい。
このような画像書込装置において、上記書込範囲制御手段は、上記白領域検知手段が上記重複した画像形成領域内に上記白画素領域を検知したときは、その白画素領域のうち最大の領域の中央を上記ヘッドの書き込み担当範囲の境界にする手段であるとよい。
さらに、上記書込範囲制御手段は、上記白領域検知手段が上記重複した画像形成領域内で上記白画素領域を検知しなかったときは、上記複数のヘッドの書き込み担当範囲の境界を乱数によって設定することもできる。
【0010】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら具体的に説明する。
〔第1の実施形態:図1〜図11〕
図1を用いてこの発明の第1の実施形態の画像書込装置の概略構成について説明する。図1は、その画像書込装置の構成を示すブロック図である。
図1に示す画像書込装置は、多数のLEDを列設した第1から第3の書き込みヘッド(以下単に「ヘッド」という)1〜3を有し、その制御回路として第1のIC10と第2のIC20の2つの制御用IC、12個のSRAM30、3個の光量補正ROMからなる光量補正ROM群40、および3個のフィールドメモリ50等から構成される。
【0011】
第1のIC10は、信号セレクト回路101、SRAM書き込み制御ユニット102,SRAM読み出し制御ユニット103、書き込みパルス作成回路104、アドレスセレクタ105、ブロック切り替え制御回路106、フィールドメモリ書き込み制御回路107、およびレジスタ108等を構成している。
第2のIC20は、光量補正ROM読み出し制御ユニット201、フィールドメモリ読み出し制御ユニット202、セレクト回路203、フォーマット変換回路204,205、テストパーン発生回路206、3個のガンマ補正回路207、セレクタ208、ストローブ出力制御回路209、転送制御回路210、およびレジスタ211等を構成している。
【0012】
そして、副走査方向の有効信号PFGATEと、主走査方向の有効信号PLGATEがともに有効である時、この画像書込装置が接続される画像処理ユニットから画像データDATAが転送クロックPCLKに同期して2画素単位で送られて来る。
この画像データDATAは、SRAM書き込み制御ユニット102で書き込みフォーマットに変換され、アドレスセレクタ105で指定されたSRAM30の指定されたアドレスに書き込まれる。このSRAM30がバッファメモリである。
【0013】
SRAM30は1主走査ごとにリードライトのトグル動作を行い、書き込まれた画像データは次のラインの画像データが転送されてくるタイミングで読み出される。その読出しは、SRAM読み出し制御ユニット103によりアドレスセレクタ105で指定されたSRAM30からなされる。
すなわち、12個のSRAM30は6個ずつでブロックA及びブロックBを構成し、あるラインの画像データをブロックAのSRAM30に書き込んでいる間にブロックBのSRAM30から前のラインの画像データを読み出し、次のラインの画像データをブロックBのSRAM30に書き込んでいる間に先程ブロックAのSRAM30に書き込んだ画像データを読み出す。
【0014】
SRAM30から読み出された画像データは、第2のIC20内部に取り込まれ、直接あるいはセレクト回路203を経てフォーマット変換回路204,205によって2画素単位から1画素単位のフォーマットに変換され、3個のガンマ補正回路207によってそれぞれガンマ補正された後、セレクタ208によって各ヘッド1,2,3に転送される。転送後その画像データはヘッド内でラッチされストローブ信号に従ってLEDを点灯させる。
しかし、3個のヘッド1〜3は、画像書込領域を一部重複させるように配置されているため、副走査方向に同一の位置に配置することはできず、3個のうち2個は基準位置から副走査方向にずれている。そこで、SRAM30から読み出された画像データをフィールドメモリ50を通すことにより出力タイミングを遅延させ、副走査方向の配置位置のずれ分を補正する。
【0015】
図2に模式的に示すように、この実施形態においては、第1のヘッド1の位置を基準位置とすると、第2のヘッド2の位置は大きくずれているため、2個のフィールドメモリ50をカスケード接続して、画像データをずれに相当するだけ遅延さて補正する。また、第3のヘッド3の位置はさほど大きくずれていないため、1個のフィールドメモリ50により遅延させ、副走査方向の位置補正を行う。
フィールドメモリ50への書き込み制御は第1のIC10側のフィールドメモリ書き込み制御回路107から、読み出し制御は第2のIC20側のフィールドメモリ読み出し制御回路202から行う。
【0016】
ところで、図2に示したように、3個のヘッド1〜3の画像書込領域は一部重なって配置されており、それぞれ両端に補正用の余地を残して書込有効領域が設定されている。この3個のヘッド1〜3の有効領域を併せて最大画像領域を形成しており、3個のヘッド1〜3が各々の書込有効領域に書き込む画像を繋げて最終的な出力画像とする。補正用の余地で、実際には画像を形成しない領域には、あらかじめ「白」を表すデータを書き込んでおく。
【0017】
これらの3個のヘッド1〜3は、さらに二つに分割され入力端子が二つあるので、合計3(ヘッド)×2(分割)×2(トグル)=12であるから、12個のSRAM30が必要になるのである。1主走査分の画像データ書き込みは、前述のようにその半分の6個のSRAMに対して行われる。
各ヘッド1〜3には7680個のLEDが設けられており、図3に示すように、各々のLEDが1画素に対応しており、1つのヘッドについて割り当てられた2つのSRAMに画素毎のデータを入力する。SRAMには0から2047までのアドレスがあり、各々に2画素分のデータを格納できるが、この実施形態においては、1つのSRAMには各ヘッドの半分の画素のデータを格納するため、3840画素分、すなわち、0から1919までの1920アドレスにしかデータを格納しない。
【0018】
図3において、第1のヘッド1に割り当てられたSRAMをSRAM0及びSRAM1、第2のヘッド2に割り当てられたSRAMをSRAM2及びSRAM3、第3のヘッドに割り当てられたSRAMをSRAM4及びSRAM5と呼ぶことにする。また、これらの6個のSRAMはブロックAの6個かブロックBの6個のいずれかであるが、特に断らない限りはそのどちらであるかは区別しないことにする。
この画像書込装置は、各のヘッドの有効領域に対応するアドレスに画像データを書き込み、フィールドメモリ50によって画像データの出力を遅延させ、さらにフォーマット変換やガンマ補正を行って各々のヘッド1〜3を駆動することによって画像を形成する。
【0019】
図3に示すように、第1のヘッド1及び第3のヘッド3については、ヘッド上の物理位置が画素番号をつける向きと逆になるように配置しているため、画素毎のデータは、降順のアドレスに書き込む。逆に、第2のヘッド2については、ヘッド上の物理位置が画素番号をつける向きと同じになるように配置しているため、データの書き込みは、昇順のアドレスに書き込む。従って、書き込みアドレスはアップダウン不規則なものになる。また、各SRAMの各アドレスには2画素分のデータを一度に書き込む。
【0020】
書き込みは、画素番号の昇順で行うが、第1のヘッド1は図2で左側(画素番号の若い方)に198画素の余地を取っているため、SRAM0への書き込みはアドレスの最大値1919からではなく、1820から開始し(1アドレスに2画素分書き込むので)、降順に書き込んでいく。アドレス0まで書き込むと、次にSRAM1のアドレス最大値1919から降順に書き込みを行い、図2で右側に258画素の余地を取っているため、アドレス129で書き込みを終了する。
【0021】
次に、第2のヘッド2に対応するSRAM2とSRAM3にデータの書き込みを行う。図2に示すように第2のヘッド2は左側に258画素の余地を取っているため、書き込みはSRAM2のアドレス129から開始する。ここから昇順に書き込みを行い、最大値であるアドレス1919に達したところで、SRAM3のアドレス0から書き込みを開始し、右側に258画素の余地を取っているため、最大値までは書き込まず、これに対応するアドレス1790で書き込みを終了する。
【0022】
最後に、第3のヘッド3に対応するSRAM4とSRAM5にデータの書き込みを行う。図2に示すように第3のヘッドは左側に258画素の余地を取っているため、SRAM4への書き込みはアドレスの最大値1919からではなく、1790から開始し、降順に書き込んでいく。アドレス0まで書き込むと、次にSRAM5のアドレスの最大値1919から降順に書き込みを行い、図2で右側に198画素の余地を取っているため、アドレス99で書き込みを終了する。
以上で1ライン分の画素データの各SRAM0〜5への書き込みを終了する。ここで、実際には作像しない余地の部分には、白を表すデータをあらかじめ書き込んでおくものとする。
【0023】
ここまでは、ヘッド間の位置を補正しない場合について説明したが、実際には、ヘッド位置の微妙なずれ等により、各ヘッドの有効領域がうまくつながらない場合がある。この場合には、有効領域の位置を補正する。
有効領域の位置補正には、まず、画像データの書き込み位置をずらす方法がある。この実施形態では、第1,第3のヘッド1,3に対する画像データの書き込みアドレスをずらすことでこれを行う。また、この実施形態ではSRAMの1つのアドレスに2画素単位で格納するので、アドレスの制御では2画素単位のシフトになる。
【0024】
図4によってこれを説明する。図4に示す「SRAM上の2画素データ」の左側に示すように、第1のヘッド1に対するデータの正規の格納位置は、SRAM0のアドレス0から1820及びSRAM1のアドレス129から1919である。
第1のヘッド1が図2で右側にずれている場合には、図4に示す「SRAM上の2画素データ」の中央に示すように、書き込み開始アドレスを1早める(大きくする)。すなわち、SRAM0のアドレス1821から書き込みを開始し、アドレス0まで降順で書き込み、続いてSRAM1のアドレス1919から降順に書き込むと、データは画素番号7223までであるので、SRAM1のアドレス129の1つ手前、アドレス130で終了する。その結果、第1のヘッド1の画像データは、ヘッドの物理位置で正規の位置よりも2画素分左に格納されることになり、第1のヘッド1の右へのずれを左に補正することができる。
【0025】
逆に、第1のヘッド1が図2で左にずれている場合には、図4に示す「SRAM上の2画素データ」の右側に示すように、書き込み開始アドレスを1遅らせれば、ヘッドの物理位置で正規の位置よりも2画素分右に格納されることになり、第1のヘッド1の左へのずれを右に補正することができる。
もちろん、ずれが大きい場合には、アドレスを複数ずらして同様な補正することも可能である。
この方法では、2画素単位でしか補正できないが、画像データのシフトによって1画素単位の補正を行うこともできる。1画素単位の補正を行う場合は、書き込み開始アドレスは変化させずに、図5の右側に示すように、画像データのフォーマットを、左側の正規の格納位置から1画素分ずれたものにする。例えばこのデータを通常のアドレスに書き込むと、ヘッドの物理位置で正規の位置よりも1画素分右に格納されることになる。
ただし、この方法の場合、書き込みアドレス数が余分に一つ増えるので、書き込みカウンタの制御に変更が必要である。
【0026】
次に、図1におけるSRAM書き込み制御ユニット102内で複数系列のフォーマットの画像データを形成する回路の一例について図6によって説明する。
ここで説明する回路が第1のデータシフト手段である。図1のSRAM30の1つのアドレスに格納される2画素分の画像データのうち、図4および図5に示したように左側の画素のデータがE(偶数)、右側の画素のデータがO(奇数)である。この図6に示す回路は、転送されてくる2画素分ずつの画像データをそのままのフォーマットで格納させる一方、転送されてくる2画素分ずつの画像データをそれぞれラッチ回路で1画素単位で遅延(シフト)させ、それぞれ遅延量が1画素単位で異なる複数のフォーマットに変換して格納させることによって、下記のように、複数画素単位の複数系列のフォーマットの画像データを形成する。
【0027】
第1のヘッド1用の標準フォーマット(正規)の画像データは、遅延の必要がないので、ラッチを経由せずにそのまま出力する。
第1のヘッド1用の1画素分遅延(1ドット遅れ)したフォーマットの画像データを生成するには、元のデータEをデータOとして1画素分遅延した位置に置く。そして、元のデータOは第1のラッチ61によって1クロック遅延させた上でデータEとすることにより、こちらも1画素分遅延した位置にくる。
【0028】
第2,第3のヘッド2,3用の標準フォーマット(正規)の画像データは、データE,Oを共に第1のラッチ61で1クロック遅延させればよい。
第3のヘッド3用の1画素分遅延(1ドット遅れ)したフォーマットの画像データは、第1のラッチ61で1クロック遅延したデータEをデータOとすることにより、さらに1画素分遅延した位置に置く。そして、第1のラッチ61で1クロック遅延したデータOを第2のラッチ62でさらに1クロック遅延させた上でデータEとすることにより、こちらもさらに1画素分遅延した位置にくる。
【0029】
データ入力のタイミングを図7及び図8に示す。この図7と図8は1枚の図に記載すべき図であるが、スペースの関係で2つの図に分けている。そのため、WRADRS(書き込みカウンタ)とstate(ステイト)の部分は図7と図8の両図に記載して、両図を対応させて見易いようにしている。
その図7に示すように、画像データはLGATE信号がLOWになるタイミングで2画素単位(DATA−EとDATA−O)で転送されてくる。そして、入力部のラッチで1クロック、細線化処理で2クロックの遅延があり、合計3クロック遅延されてSRAM書き込み部に送られてくる。
【0030】
ここで、第2,第3のヘッド2,3用の画像データは、さらに1クロック遅延させておく。このことによって、第1のヘッド1の画像データを1画素分遅延させた時に必要な余分な書き込みのタイミングを、第1のヘッド1の画像データの書き込みの最後に用意する。そして、このタイミングで対応するSRAM(図3のSRAM1)のアドレス128に書き込みを行えばよい。
第3のヘッド3用のデータも1画素分遅延させた場合には、さら1クロックの書き込みが必要となるが、第3のヘッド3のデータは最後であるので、単に書き込みを1クロック分余計に行い、対応するSRAM(図3のSRAM5)のアドレス98に書き込めばよい。動作の制御を簡単にするため、必要ない場合でもこの余分な書き込みタイミングを設ける。
【0031】
第1のヘッド1用の画像データを標準位置から書き込む場合には、図7の3行目の例のように、第2のヘッド2の画像データの遅延によって設けたタイミングには書き込むべきデータがないが、この場合にはこのタイミングで書き込むべきアドレスは有効領域外の画素に対応するので、「白」を表すデータを書き込んでマスクする。
この例の場合には、第3のヘッド3も標準位置から書き込むため、最後に設けた余分な書き込みタイミングでも書き込むべきデータはなく、ここでもマスクをする。
【0032】
図7の4行目の例のように、第1のヘッド1用の画像データを1画素分ずらして書き込む場合には、初めの書き込みタイミングではDATA−Oとして画素番号0のデータが書き込まれるだけで、DATA−Eは存在しない。そこで、ここにはマスクをする。
第1のヘッド1用の画像データの書き込みは、第2のヘッド2用の画像データ以降を遅延することによって設けた余分な書き込みタイミングに最後の画素番号7223の画像データを書き込んで終了するが、このときにはDATA−Oが存在しないので、ここにもマスクをする。第2,第3のヘッド2,3用のデータの書き込みについては、前述した例と同様であるので説明を省略する。
【0033】
図7の5行目の例は、第1,第3のヘッド1,3用の画像データを両方1画素分ずらしている。第1のヘッド1用の画像データの書き込みについては、前述した例と同様であるので、説明を省略する。
第2のヘッド2用の画像データの書き込みの後、第3のヘッド3用の画像データを書き込むが、初めの書き込みタイミングではDATA−Oとして画素番号14388の画像データが書き込まれるだけで、DATA−Eは存在しない。そこで、ここにはマスクをする。第3のヘッド3用の画像データの書き込みは、最後に設けた余分の書き込みタイミングに最後の画素番号21611の画像データを書き込んで終了するが、このときにはDATA−Oが存在しないので、ここにもマスクを行う。
【0034】
ここでは、1画素分書き込みを右にずらす(遅らせる)場合について説明したが、1画素分左にずらす(早める)場合には、この動作を行った上で書き込みアドレスを1早めればよい。書き込みアドレスの変更と1画素分ずらす動作を組み合わせれば、画像データの書き込み位置を任意の整数画素分ずらすことができる。
予めテストパターンの画像書き込み等を行ってずれの大きさを確認し、補正すべき大きさを画像位置指定データとして設定しておき、そのデータに従ってずらす画素の数を選択すればよい。または、動作中に適宜形成した画像の状態を参照しながら調整できるようにしてもよい。
このようにすれば、ヘッド1〜3間での各フォーマットの切り替えの際も時間的重複が発生せず、同じタイミングでは一箇所のSRAMにアクセスするだけでよく、アドレス出力も一種類でよくなり、回路構成が簡単になる。
【0035】
ヘッド1,3の書き込みドットフォーマットに従って、SRAMへの書き込み内容の値は、図7に示すように変化する。
そして、それぞれのステート(state)のタイミングで、書き込みカウンタに対して、ロード命令LOAD、アップカウント/ダウンカウント命令U/Dを出す。また、ヘッド間の区切り部で信号MASKENによってデータマスクの指示を行う。さらに、書き込みパルス出力のためのセレクト信号SEL0〜SEL5(画像位置指定データに相当する)の出力を行う。
【0036】
これらの信号による書込み先のSRAMの選択や書込みアドレスの指定は、図9に示す書き込みカウンタ82によって行われる。この書込みカウンタ82がアドレス制御手段である。
そこで、この動作について図9を参照して説明する。図9は、図1におけるSRAM書き込み制御ユニットとその周辺回路の構成を示すブロック図である。
図8に示すWRSTART信号は、1ライン分の画像データの書込み開始のタイミングを示す信号である。この信号によって図9の書込みカウンタ82は動作を開始する。ステートマシン80は、レジスタ108から開始アドレス、区切りアドレス、及び終了アドレスを受け、書き込みカウンタ82から書き込みアドレスを受けて、各ステートでのロード命令LOAD、アップカウント/ダウンカウント命令U/D、セレクト信号SEL0〜SEL5等の出力タイミングを管理する。
【0037】
そして、ロード命令LOADが“H”になると、書込みカウンタ82は次のタイミングで開始アドレス(HSTADRS)の示すアドレスからカウントを開始する。なお、アップカウント/ダウンカウント命令U/Dが“H”であればアップカウントを、“L”であればダウンカウントを行う。
各タイミングで書込みカウンタ82のカウント値のアドレスに画像データの書込みを行う。書込みアドレスをずらす場合には、開始アドレス信号(HSTADRS)の値を変更すればよい。
【0038】
一方、書込み先のSRAM30の指定は、画像位置指定データに相当するセレクト信号SEL0〜SEL5によって行い、対応する信号が“H”になっているSRAM30に対して書き込みを行う。
また、ラッチ61,62によって、図6に示した回路と同等な回路((第1のデータシフト手段)を構成しており、その各出力画像データであるそれぞれ遅延量が異なる複数画素単位の複数系列のフォーマットの画像データのうちの適切なタイミングに遅延された系列の画像データが、セレクタ84によって、信号BITSHIFTとセレクト信号SEL0〜SEL5とに応じて選択され、SRAM書き込みデータ出力となる。
また、書き込みパルス作成回路104が、画素クロックPCLKとセレクト信号SEL0〜SEL5とによって、書き込みパルスを作成する。
【0039】
そして、図1に示したアドレスセレクタ105によって指定されたSRAM30に対して、書き込みカウンタ82から書き込みアドレスを、書込みパルス作成回路104から書込みパルスを、セレクタ84からSRAM書き込みデータをそれぞれ出力して書込みを行う。これらの各部がデータ書き込み手段である。
図9において、LGATE信号がLOWになるタイミングで2画素単位(DATA−EとDATA−O)で転送されてくる画像データは、入力部ラッチ85で1クロック、細線化処理のラッチ86,87で2クロック遅延され、これらの組み合わせでさらにラッチ88で遅延されて、ラッチ61又はセレクタ84に送られる。
【0040】
SRAM30のトグル動作は、図10に示す構成の回路で、図1にも示したブロック切り替え制御回路106からのブロック切り替え信号に従って、書き込みカウンタ82からの書き込みアドレスと読み出しカウンタ92からの読み出しアドレスの切り替え、および書き込みパルス作成回路104によって作成される書き込みパルスの切り替えを行う。
読み出しカウンタ92は、図1に示したSRAM読み出し制御ユニット103内に設けられている。
図1に示したアドレスセレクタ105は、図10に示すブロックAセレクタ105AとブロックBセレクタブロック105Bからなり、ブロック切り替え制御回路106の出力信号によってブロックAセレクタ105A又はブロックBセレクタ105Bのいずれかをアクティブにする。ブロックAセレクタ105Aは、図1に示したブロックAの6個のSRAM30のいずれかをアドレスし、ブロックBセレクタブロック105Bは、図1に示したブロックBの6個のSRAM30のいずれかをアドレスする。
【0041】
また、セレクト信号SEL0〜5に対応する書込みパルス作成回路104が出力する書き込みパルスも、図1のブロックAの6個のSRAM30に対応するWR0〜5とブロックBの6個のSRAM30に対応するWR6〜11との切り替えを行う。
SRAMから読み出されたデータは、図1に示した3個のフィールドメモリ50の組み合わせによって必要な副走査方向の遅延を行う。この実施形態においては、1個のフィールドメモリで最大104ラインまで遅延可能である。600dpiで画像の書き込みを行うと、104ラインは4.4mmである。
この実施形態では、第1のヘッド1と第2のヘッド2の副走査方向のズレを8mm≒192ラインと設定する。そして前述のように、192ラインを遅延させるため、2個のフィールドメモリ50を接続して遅延させる。
【0042】
この遅延のための回路を図11に示す。この回路が、第2のデータシフト手段である。ここでは、3個のフィールドメモリ50を、第1、第2、第3のフィールドメモリFM1,FM2,FM3とする。
そして、第1のフィールドメモリFM1と第2のフィールドメモリFM2を第2のヘッド2用の画像データの遅延に用いる。ここで、第1のフィールドメモリFM1の遅延量は100ラインに固定し、それ以降の遅延は第2のフィールドメモリFM2で行うものとする。第3のフィールドメモリFM3は、第3のヘッド3用の画像データの遅延に用いる。
【0043】
これらの各フィールドメモリFM1,FM2,FM3は、第1のIC10内の図1に示したフィールドメモリ書き込み制御回路107と、第2のIC20内の図1に示したフィールド読み出し制御回路202によって制御される。
遅延はすべて、WRST信号に対するRRST信号の遅延で制御する。この図11では、画像データの入力線および出力線は図示を省略している。
以上により、複数画素分の画像データを同時に転送するにもかかわらず画像書き込み位置を1画素単位で調整可能な、複数の書込みヘッドを備えた画像書込装置を構成することができる。
【0044】
〔第2の実施形態:図1,図2,図12乃至図19〕
次に、この発明の第2の実施形態の画像書込装置について、図1,図2及び図12乃至図19を用いて説明する。
図2に示したように、3個のヘッドで一部画像形成可能領域を重ね合わせ、有効領域を繋ぎ合わせて画像を作成する際、第1のヘッド1と第3ヘッド3についてデータ書き込み位置を制御することによって、主走査方向の画像ズレが補正できることは第1の実施形態の説明で述べた。
【0045】
しかし、この補正制御は1画素単位で行われるので、1画素以下のズレはどうしても発生してしまう。
そして、各ヘッドの有効領域の境界が一定の位置である場合、このズレが副走査方向に並ぶことになる。例えば、図12のような画像を出力しようとする場合、実際の出力画像は図13のようになり、わずかなズレでも見た目では大きく目立ってしまう事になる(矢印部分)。
【0046】
この実施形態では、画像つなぎ目を図14に示すように、実際には書込みを行わない部分(白画素部分)で行うことにより、ドットの主走査方向のズレを見えにくくする方法を採用する。図14の下6ラインのように、画像重なり部分がすべて黒である場合には、乱数を発生させて不規則につなぎ目部分を制御し、つなぎ目が見え難くくなるようにする。
そのようにすると、出力結果は図15に示すようになり、図13と比べると、つなぎ目が殆ど目立たなくなる。
この実施形態における画像書込装置は、図16に示す回路によって各ヘッドの担当領域の境界を設定する他は、第1の実施形態の画像書込装置と同様であるので、図16に示す回路の動作以外の説明は省略する。
【0047】
図16に示す回路は、図1の第1のIC10において、SRAM書き込み制御回路102に対する入力を行う回路であり、各画素の主走査方向の位置をカウントする主走査カウンタ111及びその値を記憶するラッチ112、連続する白画素をカウントする白画素カウント回路113、連続する白画素の最大数を記憶する最大値格納バッファ114、白画素カウント回路113によるカウント値と最大値格納バッファ114に記憶されている最大値を比較する比較回路115、1ライン分の画像データを記憶するラインバッファ116、乱数発生器117及び画像データの格納先を設定する格納RAM切り替え制御回路118からなる。
白画素カウント回路113、最大数格納バッファ114及び比較回路115で白領域検知手段を構成し、格納RAM切り替え制御回路118は書込範囲制御手段である。
【0048】
この回路に主走査同期信号PLSYNCが入力されると、順に画像データが入力されてくる。各ヘッド1〜3の画像形成可能領域の重複部分で白画素が入力されると、白画素カウント回路113によって、連続した数だけカウントされ、最大値格納バッファ114に格納される。白画素が途切れると、その時の主走査カウンタ111の値をラッチ112によって記憶する。
一旦白画素が途切れた後、再び白画素が始まると、再び白画素カウント回路113がカウントを始め、終了した時点で前の連続した画素数より大きければ、最大値格納バッファ114の内容を入れ替えると共に、その時の主走査カウンタ111の値をラッチ112によって記憶する。
【0049】
第1のヘッド1と第2のヘッド2の重複部分についてデータの入力が終わると、その重複部分について最大連続白画素が終了した段階での主走査カウンタ111の値と、最大連続値が格納されることになる。これらのデータから、次の第2のヘッド2と第3のヘッド3の重複部分に達するまでに最大連続白画素の領域の中点を計算し、画像のつなぎ目にする主走査カウント値として格納RAM切り替え制御回路118に格納する。
重複部分に白画素が全く存在しなかった場合には、乱数発生器117によって発生させた乱数によって画像のつなぎ目にする主走査カウント値を決定する。
【0050】
その後、最大値格納レジスタ114とラッチ112の記憶をクリアし、第2のヘッド2と第3のヘッド3の重複部分について同様に画像のつなぎ目にする主走査カウント値を計算し、格納RAM切り替え制御回路118に格納する。
ここでは、1つの重複部分のデータが終了してから次の重複部分のデータが送られて来る前に画像のつなぎ目を決定する例を示したが、重複部分の数だけ最大値格納レジスタ及びラッチを設け、1ライン分のデータを全て読み込んだ後で画像のつなぎ目を決定してもよい。
【0051】
一方、読み込んだ画像データは順次ラインバッファ116に格納し、1ライン分の画像データの読み込みが終了すると、1ライン分のデータがラインバッファ116に格納される。そして、次のラインのタイミングでラインバッファ116からデータが読み出されるが、その時格納RAM切り替え制御回路118によって、ヘッド間の画像のつなぎ目が格納してある値になるように制御して、図1に示したSRAM書き込み制御回路102に出力され、各SRAM30に書き込まれる。
【0052】
図17のフローチャートに上述した処理の流れを示す。
すなわち、各ヘッド1〜3の画像形成可能領域の重複部分の画像データが読み込まれるとこのフローの処理を開始し、ステップS1で連続白画素の数をカウントする。そして、ステップS2でカウント値が最大値格納レジスタ114に格納した最大値よりも大きければ、ステップS3で最大値を更新すると同時にラッチ112にその時の主走査カウンタ111の値を格納する。
【0053】
ステップS4で重複領域が終了していなければステップS1に戻り、終了していればステップS5に進む。ステップS5で、最大値格納レジスタ114に格納した最大値が0でなければステップS7へ進み、0であれば白画素がなかったものとして、ステップS6でつなぎ目の位置を乱数によって設定する。
そして、ステップS7では、各ヘッドの有効領域のつなぎ目が白画素の最大連続領域の中央(白画素がない場合はランダムな位置)になるように、SRAMへの書込みアドレスの切り替え制御を設定して終了する。
【0054】
この制御に従って、ヘッドの画像形成有効領域を変更した例を、図18、図19に示す。この例の説明では、データ書き込み位置の変更による画像の位置補正は考えないものとするが、もちろん、この位置補正を行っても、データを書き込むアドレスがずれるだけで動作には全く問題ない。
各ヘッド1〜3の有効領域の境界が標準の位置である場合は、図2に示したように、各ヘッド1〜3はそれぞれ258画素の余裕を持って画像をつなぎ合わせている。
【0055】
第1,第2のヘッド1,2の有効領域のつなぎ目を248画素右にシフトした場合には、各ヘッド1〜3の有効領域は図18に示すようになる。従って、第1のヘッド1へは図3に示した下半分の物理位置10まで画像データを印加することになり、SRAM1のアドレス5まで画像データを書き込むことになる。
第2のヘッド2へは、図3に示した上半分の物理位置506から画像データを印加することになるので、SRAM2はアドレス253から画像データの書き込みを行う。
【0056】
逆に、第1,第2のヘッド1,2の有効領域のつなぎ目をを238ドット左にシフトした場合には、各ヘッド1〜3の有効領域は図19に示すようになる。この場合には、第1のヘッド1へは図3に示した下半分の物理位置496まで画像データを印加することになり、SRAM1のアドレス248まで画像データを書き込むことになる。第2のヘッドへは、図3に示した上半分の物理位置20から画像データを印加することになるので、SRAM2はアドレス10から画像データの書き込みを行う。
【0057】
図16に示した格納RAM切り替え制御回路118は、設定された第1,第2のヘッド1,2の担当区域の境界のデータに従って、SRAM書き込み制御ユニット102に対して、このような書き込みアドレスを指定する信号を送ることにより、データの書き込み先を制御する。そして、各ライン毎に適切に各ヘッドの有効領域の境界を定めることにより、画素単位の調整では補正困難なずれを目立たないようにすることができる。
【0058】
ここでは、第1のヘッド1と第2のヘッド2の有効領域の境界をずらす例しか説明しなかったが、第2のヘッド2と第3のヘッド3の有効領域の境界に関しても、同様に変更できる。また、ヘッドの数が2又は4以上であっても、同様な制御が可能であり、画質を向上させることができる。
【0059】
【発明の効果】
以上説明してきたように、この発明による画像書込装置は、複数画素単位で転送されてくる画像データを、1画素単位でシフトさせた複数のフォーマットから選択してバッファへの書込み制御を行うことにより、例えば2画素単位でデータが送られてきても、1画素単位での画像書込み位置制御が可能になる。従って、精密に画像位置の補正ができ、書き込む画像の画質を向上させることができる。
【0060】
また、複数のヘッドで画像を書き込むので、実際に書き込み要求のない白画素領域内にできるだけ各ヘッドの有効領域の境界を設定することにより、画素単位の調整では補正できないヘッド間の位置ずれが目立たないようにし、画質を向上させることもできる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態の画像書込装置の全体構成を示すブロック図である。
【図2】その画像書込装置における画像形成領域のうち各書込みヘッドの有効領域を示す説明図である。
【図3】その画像書込装置における画像データのSRAMへの書き込みアドレスを説明するための説明図である。
【図4】その画像書込装置において書き込みアドレスを制御することにより画像をシフトさせる動作についての説明図である。
【図5】その画像書込装置において画素フォーマットの変更により1画素分画像をシフトさせたときの書き込みアドレスについての説明図である。
【図6】 その画像書込装置における第1のデータシフト手段を構成する回路の例を示すブロック図である。
【図7】その画像書込装置における画像データの入力のタイミングを示すタイミングチャートの上半部を示す図である。
【図8】同じくそのタイミングチャートの下半部を示す図である。
【図9】その画像書込装置におけるデータ書き込み回路の構成を示すブロック図である。
【図10】その画像書込装置におけるSRAMのトグル動作を行うための回路の構成を示すブロック図である。
【図11】その画像書込装置におけるデータの遅延動作を行う回路の構成を示すブロック図である。
【図12】画像書込装置によって書き込むべき画像の例を示す図である。
【図13】各書込みヘッドの有効領域のつなぎ目の位置を一定にした場合の画像の出力例を示す図である。
【図14】この発明の第2の実施形態の画像書込装置によって決定される各書込みヘッドの有効領域のつなぎ目の変更例を画像上で示す図である。
【図15】その画像書込装置による画像の出力例を示す図である。
【図16】その画像書込装置において各書込みヘッドの有効領域のつなぎ目を決定する回路の構成を示すブロック図である。
【図17】その制御の流れを示すフロー図ある。
【図18】図2に示した第1,第2のヘッドの有効領域のつなぎ目を右にシフトした場合の各ヘッドの有効領域の例を示す図である。
【図19】図2に示した第1,第2のヘッドの有効領域のつなぎ目を左にシフトした場合の各ヘッドの有効領域の例を示す図である。
【符号の説明】
1:第1の書込みヘッド 2:第2の書込みヘッド
3:第3の書込みヘッド 10:第1のIC
20:第2のIC 30:SRAM(バッファメモリ)
40:光量補正ROM群 50:フィールドメモリ
61,62,85〜88:ラッチ
80:ステートマシン 82:書き込みカウンタ
84:セレクタ 92:読み出しカウンタ
101:信号セレクト回路
102:SRAM書き込み制御ユニット
103:SRAM読み出し制御ユニット
104:書き込みパルス作成回路
105:アドレスセレクタ
105A:ブロックAセレクタ
105B:ブロックBセレクタ
106:ブロック切り替え制御回路
107:フィールドメモリ書き込み制御回路
108:レジスタ 111:主走査カウンタ
112:ラッチ 113:白画素カウント回路
114:最大値格納バッファ 115:比較回路
116:ラインバッファ 117:乱数発生器
118:格納RAM切り替え制御回路
201:光量補正ROM読み出し制御回路
202:フィールドメモリ読み出し制御回路
203:セレクト回路
204,205:フォーマット変換回路
206:テストパターン発生回路
207:ガンマ補正回路 208:セレクタ
209:ストローブ出力制御回路 210:転送制御回路
Claims (4)
- 転送クロックに同期して複数画素単位で転送されてくる画像データを1主走査分ごとに複数の書き込みヘッドに分配し、画像をその複数の書き込みヘッドで書き込む画像書込装置において、
前記複数画素単位で転送されてくる画像データを取り込む画像データ取り込み手段と、
該手段によって取り込む複数画素単位の画像データの入力をそのままのフォーマットで取り込ませる一方、前記画像データの入力をラッチ回路で1画素単位で遅延させてそれぞれ遅延量が1画素単位で異なる複数のフォーマットに変換して取り込ませることにより、複数画素単位の複数系列のフォーマットの画像データを形成する第1のデータシフト手段と、
バッファメモリと、
前記複数の各書き込みヘッドによる画像の書き込み位置を指定する画像位置指定データに従って前記複数画素単位の画像データを前記バッファメモリに書き込むアドレスを制御するアドレス制御手段と、
前記複数画素単位の画像データを前記バッファメモリに書き込む際、前記第1のデータシフト手段によって形成された前記複数系列のフォーマットの画像データのうちいずれかの系列の画像データを、前記画像位置指定データに従って選択して書き込むデータ書き込み手段と、
該バッファメモリに書き込まれた画像データを読み出して前記複数の書き込みヘッドの副走査方向の配置位置のずれ分だけ該画像データの出力タイミングを補正して、前記書き込みヘッドへ出力する第2のデータシフト手段と、
を設けたことを特徴とする画像書込装置。 - 請求項1に記載の画像書込装置において、
前記複数の各書き込みヘッドを、その各画像形成領域を一部重複させるように配置し、
前記転送されてくる画像データを前記画像データ取り込み手段が取り込む際に、前記重複した画像形成領域内で主走査方向に連続する白画素領域を検知する白領域検知手段と、
該手段による検知信号に従って前記複数の各書き込みヘッドの書き込み担当範囲の境界を前記白画素領域内にするように、該複数の各書き込みヘッドの書き込み担当範囲を変更する書込範囲制御手段とを設けたことを特徴とする画像書込装置。 - 請求項2に記載の画像書込装置において、
前記書込範囲制御手段は、前記白領域検知手段が前記重複した画像形成領域内で前記白画素領域を検知したときは、該白画素領域のうち最大の領域の中央を前記複数のヘッドの書き込み担当範囲の境界とすることを特徴とする画像書込装置。 - 請求項2又は3に記載の画像書込装置において、
前記書込範囲制御手段は、前記白領域検知手段が前記重複した画像形成領域内で前記白画素領域を検知しなかったときは、前記複数のヘッドの書き込み担当範囲の境界を乱数によって設定することを特徴とする画像書込装置。
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