JP4439339B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は半導体素子の集積回路部を保護し、かつ外部装置と半導体素子の電気的接続を安定に確保し、さらに高密度な実装を可能とした半導体装置およびその製造方法に関するものであり、特にフリップチップ技術を用いたチップ積層パッケージに関するものである。

近年、半導体装置を高密度に実装する方法として単一のパッケージに複数の半導体装置を積層したパッケージが開発されている。その中でも、比較的小ピンの半導体記憶素子どうしの積層化を実現するワイヤーボンドを用いた積層パッケージや、フリップチップ接続とワイヤーボンド接続を併用した積層パッケージの小型・薄型・多ピン化の検討が多くなされている。

以下の説明において半導体装置は便宜的に図面上の上側に位置する面を上側面と称し、下側に位置する面を下側面と称するが、半導体装置自体に上下の区別は存在しない。
図１４はワイヤーボンド工法のみを用いた積層パッケージの一例である。図１４において、半導体素子２０，２１は基板２２上に非導電性接着剤２６によって上向きに積層しており、半導体素子２０，２１を基板２２に金属ワイヤー２３によって電気的に接続し、基板２２の上部全体を封止樹脂２９で被覆している。

図１５はフリップチップ実装とワイヤーボンド接続を併用した積層パッケージの一例である。図１５において、半導体素子２０はバンプ２４により基板２２にフリップチップ実装し、封止樹脂２５を封入している。半導体素子２０は上側面に非導電性接着剤２６で半導体素子２１を接着し、半導体素子２１と基板２２の２ｎｄパッド２７を金属ワイヤ２３によって電気的に接続し、基板２２の上部全体を封止樹脂２９により被覆している。
特開２００２−３６８１９０号公報

図１４、図１５に記載されている従来の積層パッケージは、共に上側の半導体素子２１を金属ワイヤー２３によって基板２２に電気的接続しているので、重ね合わせる半導体素子２０，２１のサイズ差が大きい場合には上側の半導体素子２１から基板２２への金属ワイヤー２３の長さが非常に長くなり、封止樹脂２９の注入時の金属ワイヤ２３にかかる圧力で金属ワイヤー２３どうしのショートや金属ワイヤー２３の外れが発生する課題がある。

また、上側の半導体素子２１と２ｎｄパッド２７とを接続する金属ワイヤ２３が下側の半導体素子２０へ接触することを避ける為に、２ｎｄパッド２７を下側の半導体素子２０より遠い位置に設定して金属ワイヤー２３のループ高さを確保する必要があり、この事が半導体装置の小型化を妨げる一因にもなっている。さらに、厚み方向に関しては、金属ワイヤー２３のループ高さの分だけ半導体装置全体が厚くなり、半導体装置の薄型化を妨げている。

また、図１４に示すワイヤーボンド工法のみを用いた従来の積層パッケージでは、金属ワイヤー２３の数が多いので、端子数の多い半導体素子２０，２１を積層化する場合に、金属ワイヤー２３のショート不良低減のために２ｎｄパッド２７の隣接端子ピッチを広げる必要があるが、半導体装置が大型化してしまうという課題があり、比較的小ピンの半導体素子どうしの積層化に限られている。

上記のようなサイズ差の大きい半導体素子どうしの積層化に伴う金属ワイヤー２３のロングワイヤ化に付随して発生する課題を解決する方法として、特許文献１に開示するものがある。これは図１６に示すようなものであり、上下の半導体素子２０，２１の間に上側の半導体素子２１から基板２２への電気的接続を中継する配線基板２８を設けることで、金属ワイヤー２３の長さを短縮化してワイヤ流れ（封止樹脂２９の注入時にかかる圧力に起因する金属ワイヤー２３の変形）によるワイヤショートやワイヤ外れの課題を解決し、かつ装置全体の薄型化を達成する方法を提案している。

しかしながら、上記方法においては半導体素子２０は金属ワイヤー２３によって基板２２に接続されているので、半導体記憶素子より端子数の多い半導体素子２０，２１を積層化する場合に不可避的にワイヤー数の関係でサイズが大きくなり、ワイヤショートやワイヤ外れが生じる課題が残っている。

また、半導体素子を積層して組み立てる場合に、どちらか一方の半導体素子が電気特性検査で不良で有ればもう一方の半導体素子は良品であっても廃棄せざるを得ない。つまり、それぞれのチップの電気検査歩留まりの積算で最終歩留まりが決定する。このため半導体素子を積層させた場合の組立費が増加してしまうという課題がある。

また、多くの積層パッケージにおいては、上側の半導体素子と下側の半導体素子との間で電気信号の共有がなされるが一般的には高密度配線が可能な基板や、積層基板を用いて基板内の配線を用いており、高価な基板材料が必要となるといった課題がある。

本発明はこのような課題を解決するもので、半導体記憶素子と比較して端子数が多く、サイズ差のある半導体素子どうしの積層化に対して、封止プロセスを安定化し、さらなる小型・薄型が可能で安価な半導体装置およびその製造方法を提供することを目的とする。

上記した課題を解決するために、本発明の半導体装置は、上側面に電極と下側面に外部電極端子を有する第一の基板と、前記第一の基板上に電気的接続された第一の半導体素子と、前記第一の半導体素子の上側面に接着された第二の基板と、前記第二の基板上に電気的に接続された第二の半導体素子と、前記第一の基板と前記第二の基板とを電気的に接続する金属ワイヤーと、前記第一の基板上側面を被覆する絶縁性樹脂で構成された半導体素子積層型の半導体装置において、前記第一、及び第二の半導体素子がそれぞれ前記第一、及び前記第二の基板にフリップチップ接続され、前記第二の半導体素子が前記第二の基板および前記金属ワイヤーを介して前記第一の基板に電気的に接続され、前記第二の基板が上側面に形成する上側面配線と下側面に形成する下側面配線とを電気的に接続してなるものであって、前記下側面配線は前記第二の基板のスルーホールによって前記上側面配線に接続され、第一の半導体素子の上側面と第二の基板の下側面配線とを導電性接着剤によって接着し、前記第二の基板の上側面配線を第一の基板のＧＮＤに金属ワイヤーを介して電気的に接続したことを特徴とする半導体装置である。

この構成により、半導体記憶素子と比較して端子数が多く、サイズ差のある半導体素子どうしの積層化において、封止プロセスを安定化して半導体装置のさらなる小型・薄型化を達成することが可能となる。

つまり、下側の第一の半導体素子をフリップチップ実装し、上側の第二の半導体素子を第二の基板にフリップチップ実装してその端子を基板周辺に引き出し、第二の基板を第一の基板に金属ワイヤーで電気的に接続することで、第一の半導体素子の金属ワイヤーをなくして封止の際にワイヤー流れ、ワイヤー外れの対象となる金属ワイヤー数を低減し、パッドピッチのスケール変換（パッドの隣接端子ピッチの縮小）および、第一の基板への金属ワイヤー長の短縮化（ワイヤーループ高さの低減）を達成できる。

その結果、課題となっている封止時のワイヤー流れ、ワイヤー外れ、ワイヤーショートを低減でき、さらには第二の半導体素子からの金属ワイヤ長が長くなる事で生じる半導体装置の大型化を防止することが可能となり、その結果半導体装置自体の小型・薄型化を達成することができる。

具体的には第一の半導体素子と第二の半導体素子のサイズ差が４．０ｍｍ以上有る場合においても金属ワイヤー長を１．５ｍｍ以下のほぼ一定値に抑えることができ、安定したワイヤー配設と封止プロセスを確立できる。

例えば第二の半導体素子のパッドピッチが６０μmの場合、金属ワイヤー長が４ｍｍ以上あるとワイヤー流れによるショート等の不具合の発生頻度が高くなる。第一の基板上に第一の半導体素子を中心に放射上に形成される２ｎｄボンディングパッドのパッドピッチがフリップチップ実装によって形成されるフィレットの長さに応じて大きくなることを考慮すると、本発明の効果は半導体素子のサイズ差が４ｍｍ以上で顕著になる。

また、パッドピッチのスケール変換が第二の基板によってなされるので、第一の基板上のボンディングパッドをパッドピッチを大きくして放射状に配置する必要がなく、第二の半導体素子の端子数が２５０〜３５０ピンであったとしても半導体装置自体の小型化が可能となる。

このように第一、第二の半導体素子を共にフリップチップボンディングし、第二の基板でスケール変換を行うことでワイヤー長の短縮化ができ、半導体装置の多ピン化と小型化の両立が可能となる。さらに、第二の半導体素子をフリップチップボンディングしていることで半導体装置全体の薄型化も可能となる。

また、第二の基板上の配線パターンにより、第二の半導体素子の第一の半導体素子との共有電気信号端子を第一の半導体素子の共有電気信号端子の近傍に再配置することができるので、第一の基板内の配線パターンによって複雑な配線が必要でなくなる。

例えば、従来第一の半導体素子が約３００端子、第二の半導体素子が約３００端子あり共有信号端子が８０端子程度である積層パッケージを、図１４または図１５の構成により実現する際には、共有電気信号端子の配置により４層〜６層の高密度積層基板が必要であったが、本発明の構成により第一の配線基板が２〜３層、第二の配線基板が１〜２層で実現が可能になり、安価な基板の組合せによって積層パッケージが可能となる。
また、第一の半導体素子の上側面が導電性接着剤、第二の基板の下側面配線および上側面配線、金属ワイヤーを介して第一の基板のＧＮＤに電気的に接続され、さらにスルーホールを介して第一の半導体素子の下側面が第一の基板のＧＮＤに電気的に接続されるので、第一の半導体素子の上側面及び下側面の電位を安定化することが可能となる。

また、第二の基板が第一の半導体素子よりも大きいことを特徴とするものであって、第二の基板を第一の半導体素子の封止樹脂のフィレットに相応して第一の半導体素子よりも大きく形成することで、第一の半導体素子の封止樹脂のフィレットに拘らずワイヤー長を短縮化することが可能となる。

また、第二の基板が金属配線の転写された接着シートで構成されていることを特徴とするものである。
また、複数の半導体素子を第一の基板上にフリップチップ接続したことを特徴とするものである。

この構成により、更なる高密度実装が可能となる。
また、複数の半導体素子を第二の基板上にフリップチップ接続して第一の半導体素子上にマルチチップモジュール（ＭＣＭ）を形成したことを特徴とするものである。

この構成により、更なる高密度実装と、ＭＣＭ内のチップどうしの結線により第一の基板への電気的接続数を短縮することが可能となる。
また、第二の半導体素子の上側面が絶縁性樹脂の外側に露出していることを特徴とするものである。

この構成により、半導体装置全体の薄型化を可能とし、放熱特性を良好にすることが可能となる。
本発明の半導体装置の製造方法は、上側面に電極と下側面に外部電極端子を有する第一の基板上に第一の半導体素子をフリップチップ実装し、第二の基板上に前記第一の半導体素子より小さい第二の半導体素子をフリップチップ実装し、前記第一の半導体素子の上側面に第二の基板を接着し、前記第一の基板の上側面の電極と前記第二の基板とを金属ワイヤーで電気的に接続し、前記第一の基板上側面を絶縁性樹脂で被覆し、前記第二の基板が上側面に形成する上側面配線と下側面に形成する下側面配線とを電気的に接続してなるものであって、前記下側面配線は前記第二の基板のスルーホールによって前記上側面配線に接続され、第一の半導体素子の上側面と第二の基板の下側面配線とを導電性接着剤によって接着し、前記第二の基板の上側面配線を第一の基板のＧＮＤに金属ワイヤーを介して電気的に接続したことを特徴とするものである。
44

以上のように本発明によれば、上側の半導体素子と下側の半導体素子が共にフリップチップボンディングによりそれぞれ基板に実装され、それぞれのパッケージを熱硬化性接着剤等で接着して積み重ねたのち、上側の基板と下側の基板とをワイヤーボンドによって電気的に接続するという特徴を有している。

これによって、多ピンどうしのチップのスタック化が可能となり、上下の半導体素子のサイズ差が大きい場合には実現できなかった小型・薄型化を達成できる半導体装置を実現するものである。さらに、パッケージ化した後に積層するため、電気特性検査に合格したチップのみの構成で積層化が可能となり、歩留まりも向上させることが可能となる。さらに、安価な基板の組合せによって積層パッケージが実現できる為、高密度積層パッケージの低コスト化が可能となる。

以下、本発明の半導体装置およびその製造方法の実施形態について、図面を参照しながら説明する。
図１は本発明の第一の実施の形態によるチップ積層パッケージの構成を示している。図１において、第一の半導体素子のチップ１が第一の基板２にバンプ３を介してフリップチップボンディングされ、その間隙に封止樹脂４が充填されている。さらに第二の半導体素子のチップ５も第二の基板６にバンプ３を介してフリップチップボンディングされ、第２の基板６の下側面に設けられた接着シート１４を介してチップ１の上側面と接合されている。第一の基板２と第二の基板６は金属ワイヤー７によって電気的に導通しており、基板２上部全体が封止樹脂（絶縁性樹脂）８で覆われている構造となっている。

図２〜図５は本発明の一実施形態にかかる半導体装置の製造方法のフローを示している。図２、図３に示すようにマトリックス状に製品エリアが配置された第二の基板６にバンプ３が形成されたチップ５をフリップチップボンディング実装する。チップ１も同様にマトリックス化された第一の基板２上にフリップチップボンディング実装する。

このとき第一の基板２は想定される外部端子１３の端子数、用途により有機ビルトアップ基板若しくはセラミック基板、テープ基板等を用いることが可能であるが、第二の基板６はワイヤーボンドのピッチ変換、およびワイヤー長を短くすることが目的であるので、図９のようなパターンをもつ比較的安価で薄型の有機単層板やテープ基板を用いる。

第二の基板６はチップ５を接続する電極９がチップ５の端子位置をミラー反転させたパッド配置をなしており、電極１０が第一の基板２と金属ワイヤー７で電気的に接続するためのボンディングパッドとなり、電極９と電極１０を配線１１で接続している。第二の基板６は金属配線を転写した接着シートで構成することも可能である。

フリップチップボンディングとしては半田バンプを用いたＣ４接続構造や、チップにスタットバンプを形成した後導電性ペーストを介して基板と接続するＳＢＢ接続や、バンプをチップに形成した後に異方性導電性シート（ＡＣＦ）、若しくは非導電性フィルム（ＮＣＦ）を用いて基板に加圧接着する工法等を用いることが出来る。

次に、図４に示すように、チップ５が実装された第二の基板６を熱硬化性シート１５ａとダイシングシート１５ｂとを一体化した接着シート１４を用いてウェハリング１６に貼り付ける。その後、図５に示すように、ブレード１７によるダイシングにより個片化した後、図６のようにチップ１の上側面へダイスボンディングして加熱キュアすることで接着を完了させる。

上述の構成では、ウェハリング１６に貼り付ける際に熱硬化性シート１５ａを用いて接着しているが、ダイシングシート１５ｂのみを用いて第２の基板６を固定してダイシングを行い、非導電性ペーストをチップ１の上側面に付設して基板６をチップ１へ接着することも可能である。積層化に際してチップ１，５はパッケージ化されて電気特性検査が可能であるので、電気特性検査に合格したチップどうしの構成で積層化させることで、歩留まりも向上させることが可能となる。

次に、図７に示すように、第二の基板６を第一の基板２に金属ワイヤー７で接続する。金属ワイヤー７はボールボンディング法で一般的に用いられるＡｕ線の他にＡＬ、Ｃｕ線を用いてもよい。最後に、図８に示すように、トランスファーモールドにより第一の基板２の上側面の全体を一括封止し、パッケージダイシングを実施して最終外形を形成する。

図１０は本発明の第２の実施形態による構成を示している。この構成では、チップ５の上側面が封止樹脂８の外側に露出しており、薄型化と放熱性を向上させることが可能となる。この実施形態の製造方法は先の製造フローに準ずるが、封止樹脂８を構成した後、パッケージ上側面を研磨してチップ５の上側面を露出させる工程が追加される。１工程増えるが半導体装置の厚みを最大限度に薄くすることが可能となる。

図１１は本発明の第３の実施形態による構成を示している。この構成では、第二の基板６のサイズが下側のチップ１のチップサイズよりも大きく形成された構造を有しており、第二の基板６を第一の基板２の封止樹脂のフィレットＬに相応してチップ１よりも大きく形成することで、チップ１のフィレットＬに拘らずワイヤー長を短縮化することが可能となり、従来のようなフリップチップボンディングのフィレットＬの長さ分だけ金属ワイヤー７が長くなることを防止することができる。この結果として金属ワイヤー７の長さを０．５〜１ｍｍ程度に抑えることができ、より一層封止工程のプロセス安定化が図れる。

図１２は本発明の第４の実施形態を示している。この構成では、第二の基板６は上側面および下側面の両面にそれぞれ上側面配線１９ａ、下側面配線１９ｂが形成されており、チップ１の上側面と第二の基板６の下側面配線１９ｂは導電性接着剤によって電気的に接続されている。導電性接着剤はシート状、テープ状、ペースト状等様々な形態のものが市販されており、第一の半導体素子及び第二の基板の形状や材質により任意の材料を選択すればよい。下側面配線１９ｂは基板６のスルーホール１８によって上側面配線１９ａに接続され、その上側面配線１９ａはさらに金属ワイヤー７で第一の基板２の２ｎｄパッド１２に接続され、２ｎｄパッド１２はＧＮＤへ接続されている。

上記構造により、チップ１の裏面電位をＧＮＤ化でき、電気特性に優れた半導体装置を実現することが出来る。
図１３には本発明の第５の実施の形態を示している。この構成では、第二の基板６上に複数のチップ５をフリップチップボンディング搭載してマルチチップモジュールを形成している。第二の基板６上のチップ５は相互に第二の基板６を介して電気的接続をなすことが可能となる。その結果、第一の基板２へ金属ワイヤー７で接続する端子数を最小限に抑えることができ、金属ワイヤー７のワイヤーショートやワイヤ外れ等の不具合の発生頻度を低下させることが可能となると同時に、半導体装置のさらなる高密度化が可能となる。

本発明によれば半導体装置を小型化、薄型化でき、情報通信機器、事務用電子機器、家庭用電子機器、測定装置、組立ロボット等の産業用電子機器、医療用電子機器、電子玩具等の小型化を容易にできる。

本発明の一実施形態にかかる半導体装置の実施形態の断面図 同実施形態にかかる半導体装置の製造方法における第二の基板にチップを配置した状態を示すもので、（ａ）は平面図、（ｂ）はＡ’−Ｂ’矢視断面図 同実施形態にかかる半導体装置の製造方法における第一の基板にチップを配置した状態を示すもので、（ａ）は平面図、（ｂ）はＡ−Ｂ矢視断面図 同実施形態にかかる半導体装置の製造方法におけるチップを実装した第二の基板をウェハリングに装着した平面図 同実施形態にかかる半導体装置の製造方法におけるチップを実装した第二の基板のダイシングを示す模式図 同実施形態にかかる半導体装置の製造方法におけるダイスボンディングをした状態を示すもので、（ａ）は平面図、（ｂ）はＡ”−Ｂ”矢視断面図 同実施形態にかかる半導体装置の製造方法における第二の基板と第一の基板とを金属ワイヤで接続した状態を示す断面図 同実施形態にかかる半導体装置の製造方法における最終外形を示す断面図 同実施形態にかかる第二の基板を示す平面図 本発明の第２の実施形態にかかる半導体装置の断面図 本発明の第３の実施形態にかかる半導体装置の断面図 本発明の第４の実施形態にかかる半導体装置の断面図 本発明の第５の実施形態にかかる半導体装置の断面図 従来のチップ積層型半導体装置を示す断面図 従来のチップ積層型半導体装置を示す断面図 従来のチップ積層型半導体装置を示す断面図

符号の説明

１ チップ
２ 第一の基板
３ バンプ
４ 封止樹脂（絶縁性樹脂）
５ チップ
６ 第二の基板
７ 金属ワイヤー
８ 封止樹脂（絶縁性樹脂）
９ 電極
１０ 電極
１１ 配線
１２ ２ｎｄパッド
１３ 外部端子
１４ 接着シート
１５ａ 熱硬化性シート
１５ｂ ダイシングシート
１６ ウェハリング
１７ ブレード
１８ スルーホール
１９ａ 上側面配線
１９ｂ 下側面配線

Claims (7)

1. 上側面に電極と下側面に外部電極端子を有する第一の基板と、前記第一の基板上に電気的接続された第一の半導体素子と、前記第一の半導体素子の上側面に接着された第二の基板と、前記第二の基板上に電気的に接続された第二の半導体素子と、前記第一の基板と前記第二の基板とを電気的に接続する金属ワイヤーと、前記第一の基板上側面を被覆する絶縁性樹脂で構成された半導体素子積層型の半導体装置において、前記第一、及び第二の半導体素子がそれぞれ前記第一、及び前記第二の基板にフリップチップ接続され、前記第二の半導体素子が前記第二の基板および前記金属ワイヤーを介して前記第一の基板に電気的に接続され、前記第二の基板が上側面に形成する上側面配線と下側面に形成する下側面配線とを電気的に接続してなるものであって、前記下側面配線は前記第二の基板のスルーホールによって前記上側面配線に接続され、第一の半導体素子の上側面と第二の基板の下側面配線とを導電性接着剤によって接着し、前記第二の基板の上側面配線を第一の基板のＧＮＤに金属ワイヤーを介して電気的に接続したことを特徴とする半導体装置。
2. 前記第二の基板が前記第一の半導体素子よりも大きいことを特徴とする請求項１に記載の半導体装置。
3. 前記第二の基板が金属配線の転写された接着シートで構成されていることを特徴とする請求項１又は２に記載の半導体装置。
4. 複数の前記半導体素子を前記第一の基板上にフリップチップ接続したことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
5. 複数の前記半導体素子を前記第二の基板上にフリップチップ接続したことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
6. 前記第二の半導体素子の上側面が絶縁性樹脂の外側に露出していることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
7. 上側面に電極と下側面に外部電極端子を有する第一の基板上に第一の半導体素子をフリップチップ実装し、第二の基板上に第二の半導体素子をフリップチップ実装し、前記第一の半導体素子の上側面に第二の基板を接着し、前記第一の基板の上側面の電極と前記第二の基板とを金属ワイヤーで電気的に接続し、前記第一の基板上側面を絶縁性樹脂で被覆し、前記第二の基板が上側面に形成する上側面配線と下側面に形成する下側面配線とを電気的に接続してなるものであって、前記下側面配線は前記第二の基板のスルーホールによって前記上側面配線に接続され、第一の半導体素子の上側面と第二の基板の下側面配線とを導電性接着剤によって接着し、前記第二の基板の上側面配線を第一の基板のＧＮＤに金属ワイヤーを介して電気的に接続したことを特徴とする半導体装置の製造方法。

Images