JP4437511B2 - Method for manufacturing electro-optical device - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ(以下、TFTという)で構成された素子又は回路を有する電気光学装置の作製方法に関する。また、本願発明を用いた作製された電気光学装置を具備する電子装置に関する。
【0002】
【従来の技術】
基板上にTFTで形成した集積回路を有する電気光学装置の開発が進んでいる。液晶表示装置、EL表示装置、又は密着型イメージセンサはその代表例として知られている。特に、ポリシリコン膜(多結晶シリコン膜)を活性層にしたTFT(以下、poly-SiTFTと記す)は従来のアモルファスシリコン膜を用いたTFT(以下、a-SiTFTと記す)よりも電界効果移動度が高いことから注目されている。
【0003】
poly-SiTFTを用いた電気光学装置としては、現在液晶表示装置が非常に注目され、既に市場に現れ始めている。しかしながら、poly-SiTFTは高性能ではあるが、a-SiTFTに比べて製造コストが高い。従って、poly-SiTFTの製造コストを低減することが、poly-SiTFTを用いた液晶表示装置の市場を確保する上で重要な問題となってきている。
【0004】
【発明が解決しようとする課題】
本願発明は、TFTの製造コストを低減することにより、TFTを用いた電気光学装置の製造コストを低減するための技術を提供することを課題とする。そして、電気光学装置の製造コストを低減する技術を提供することにより、その電気光学装置を具備した電子装置の製造コストを低減することを課題とする。
【0005】
【課題を解決するための手段】
本願発明では、TFTの製造過程で用いられるパターニング工程(フォトリソグラフィ工程)の回数を極力抑えることにより、製造コストの低減を達成する。このパターニング工程の削減のために、ゲート電極を形成した後、新たにパターニング工程を施すことなく前記ゲート電極を細くする技術を用いる。
【0006】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例でもって詳細な説明を行うこととする。
【0007】
[実施例1]
本発明の実施例について図1〜図4を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路を同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては、シフトレジスタ回路、バッファ回路等の基本回路であるCMOS回路と、サンプリング回路を形成するnチャネル型TFTとを図示することとする。
【0008】
図1(A)において、基板101には、ガラス基板や石英基板を使用することが望ましい。その他にもシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを基板としても良い。耐熱性が許せばプラスチック基板を用いることも可能である。
【0009】
そして、基板101のTFTが形成される表面には、珪素(シリコン)を含む絶縁膜(本明細書中では酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜の総称を指す)からなる下地膜102をプラズマCVD法やスパッタ法で100〜400nmの厚さに形成する。
【0010】
なお、本明細書中において窒化酸化シリコン膜とはSiOxNyで表される絶縁膜であり、珪素、酸素、窒素を所定の割合で含む絶縁膜を指す。本実施例では、下地膜102として、窒素を20〜50atomic%(典型的には20〜30atomic%)で含む100nm厚の窒化酸化シリコン膜と、窒素を1〜20atomic%(典型的には5〜10atomic%)で含む200nm厚の窒化酸化シリコン膜との積層膜を用いる。なお、厚さはこの値に限定する必要はない。また、窒化酸化シリコン膜に含まれる窒素と酸素の含有比(atomic%比)は3:1〜1:3(典型的には1:1)とすればよい。また、窒化酸化シリコン膜は、SiH4とN2OとNH3を原料ガスとして作製すればよい。
【0011】
なお、この下地膜101は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場合には必ずしも設けなくても良い。
【0012】
次に下地膜102の上に30〜120nm(好ましくは50〜70nm)の厚さの、アモルファスシリコン膜(図示せず)を公知の成膜法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半導体膜であれば良い。非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、さらにアモルファス構造のシリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる。また、上記膜厚で形成しておけば、最終的にTFTが完成した時点の活性層の膜厚は10〜100nm(好ましくは30〜50nm)となる。
【0013】
そして、特開平7−130652号公報(USP5,643,826号に対応)に記載された技術に従って、ポリシリコン膜103を形成する。同公報記載の技術は、アモルファスシリコン膜の結晶化に際して、結晶化を助長する触媒元素(ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元素、代表的にはニッケル)を用いる結晶化手段である。
【0014】
具体的には、アモルファスシリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、アモルファスシリコン膜をポリシリコン膜に変化させるものである。本実施例では同公報の実施例1に記載された技術を用いるが、実施例2に記載された技術を用いても良い。なお、本実施例ではポリシリコン膜を例にしているが、ポリシリコン膜に限定する必要はなく、結晶質構造を含む半導体膜(単結晶シリコン膜も含む)であれば良い。(図1(A))
【0015】
アモルファスシリコン膜は含有水素量にもよるが、好ましくは400〜550℃で数時間加熱して脱水素処理を行い、含有水素量を5atom%以下として、結晶化の工程を行うことが望ましい。また、アモルファスシリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
【0016】
ここでは、下地膜とアモルファスシリコン膜とは、同じ成膜法で形成することが可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらされないようにすることで表面の汚染を防ぐことが可能となり、作製されるTFTの特性バラツキを低減させることができる。
【0017】
次に、ポリシリコン膜103に対してレーザー光源から発する光(レーザー光)を照射(以下、レーザーアニールという)して結晶性の改善されたポリシリコン膜104を形成する。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。(図1(B))
【0018】
また、レーザー光の代わりにランプから発する光(以下、ランプ光という)を照射(以下、ランプアニールという)しても良い。ランプ光としては、ハロゲンランプ、赤外ランプ等から発するランプ光を用いることができる。
【0019】
なお、このようにレーザー光またはランプ光により熱処理(アニール)を施す工程を光アニール工程という。光アニール工程は短時間で高温熱処理が行えるため、ガラス基板等の耐熱性の低い基板を用いる場合にも効果的な熱処理工程を高いスループットで行うことができる。勿論、目的はアニールであるので電熱炉を用いたファーネスアニール(熱アニールともいう)で代用することもできる。
【0020】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてXeClガスを用い、処理温度を室温、パルス発振周波数を30Hzとし、レーザーエネルギー密度を250〜500mJ/cm2(代表的には350〜400mJ/cm2)とする。
【0021】
上記条件で行われたレーザーアニール工程は、熱結晶化後に残存した非晶質領域を完全に結晶化すると共に、既に結晶化された結晶質領域の欠陥等を低減する効果を有する。そのため、本工程は光アニールにより半導体膜の結晶性を改善する工程、または半導体膜の結晶化を助長する工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件を第1アニール条件と呼ぶことにする。
【0022】
次に、ポリシリコン膜104をパターニングして島状の半導体膜(以下、活性層という)105〜108を形成する。ここで1回目のパターニング工程が行われる。なお、このとき同時に、今後のパターニング時の位置合わせに用いるアライメントマーカーを、ポリシリコン膜を用いて形成する。本実施例の場合、活性層の形成と同時にアライメントマーカーを形成することができるため、アライメントマーカーを別途形成する手間(パターニング工程の増加)を防ぐことができる。
【0023】
次に、活性層105〜108上に後の不純物添加時のために保護膜109を形成する。保護膜109は100〜200nm(好ましくは130〜170nm)の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いる。この保護膜109は不純物添加時にポリシリコン膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするための意味がある。(図1(C))
【0024】
そして、保護膜109を介してp型を付与する不純物元素(以下、p型不純物元素という)を添加する。p型不純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを用いることができる。この工程(チャネルドープ工程という)はTFTのしきい値電圧を制御するための工程である。なお、ここではジボラン(B26)を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【0025】
こうして1×1015〜1×1018atoms/cm3(代表的には5×1016〜5×1017atoms/cm3)の濃度でp型不純物元素(本実施例ではボロン)が添加された活性層110〜113が形成される。但し、本明細書中で記載する濃度は全てSIMS(質量二次イオン分析)による測定値である。なお、本明細書中では少なくとも上記濃度範囲でp型不純物元素を含む不純物領域(但し、1×1016atoms/cm3の濃度でn型を付与する不純物元素、典型的にはリン又は砒素が添加された領域を除く)をp型不純物領域(b)と定義する。(図1(D))
【0026】
また、この工程では後のpチャネル型TFTの活性層110にもボロンが添加されているが、必要がなければ活性層110のみレジストマスクで隠して上記工程を行っても良いし、全面のボロンを添加した後、活性層110のみに15族に属する元素(代表的にはリン又は砒素)を添加してさらにしきい値電圧を調節しても良い。但し、いずれにしてもパターニング回数は増加してしまう。
【0027】
次に、レジストマスク114a〜114dを形成する。ここで2回目のパターニング工程が行われる。そして、n型を付与する不純物元素(以下、n型不純物元素という)を添加してn型を呈する不純物領域115〜118を形成する。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリンまたは砒素を用いることができる。(図1(E))
【0028】
この低濃度不純物領域115〜118は、後にCMOS回路又はサンプリング回路のnチャネル型TFTにおいて、LDD領域となる不純物領域、若しくは保持容量の下部電極となる領域である。なお、ここで形成された不純物領域にはn型不純物元素が2×1016〜5×1019atoms/cm3(代表的には5×1017〜5×1018atoms/cm3)の濃度で含まれている。本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(b)と定義する。
【0029】
なお、ここではフォスフィン(PH3)を質量分離しないでプラズマ励起したイオンドープ法でリンを1×1018atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。この工程では、保護膜109を介してポリシリコン膜にリンを添加する。
【0030】
次に、レジストマスク114a〜114d及び保護膜109を除去し、再びレーザー光の照射工程を行う。ここでもレーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、レーザー光のビーム形状は線状であっても矩形状であっても構わない。但し、添加された不純物元素の活性化が目的であるので、ポリシリコン膜が溶融しない程度のエネルギーで照射することが好ましい。また、保護膜109をつけたままレーザーアニール工程を行うことも可能である。(図1(F))
【0031】
本実施例では、パルス発振型エキシマレーザー光を線状に加工してレーザーアニール工程を行う。レーザーアニール条件は、励起ガスとしてKrFガスを用い、処理温度を室温、パルス発振周波数を30Hzとし、レーザーエネルギー密度を100〜300mJ/cm2(代表的には150〜250mJ/cm2)とする。
【0032】
上記条件で行われた光アニール工程は、添加されたn型またはp型を付与する不純物元素を活性化すると共に、不純物元素の添加時に非晶質化した半導体膜を再結晶化する効果を有する。なお、上記条件は半導体膜を溶融させることなく原子配列の整合性をとり、且つ、不純物元素を活性化することが好ましい。また、本工程は光アニールによりn型またはp型を付与する不純物元素を活性化する工程、半導体膜を再結晶化する工程、またはそれらを同時に行う工程と呼ぶこともできる。このような効果はランプアニールの条件を最適化することによっても得ることが可能である。本明細書中ではこのような条件を第2アニール条件と呼ぶことにする。
【0033】
この工程によりn型不純物領域(b)115〜118の境界部、即ち、n型不純物領域(b)の周囲に存在する真性な領域(p型不純物領域(b)も実質的に真性とみなす)との接合部が明確になる。このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【0034】
なお、このレーザー光による不純物元素の活性化に際して、電熱炉を用いた熱処理による活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して450〜650℃(好ましくは500〜550℃)の熱処理を行えば良い。
【0035】
次に、活性層110〜113を覆ってゲート絶縁膜119を形成する。ゲート絶縁膜119は、10〜200nm、好ましくは50〜150nmの厚さに形成すれば良い。本実施例では、プラズマCVD法でN2OとSiH4を原料とした窒化酸化シリコン膜を80nmの厚さに形成する。(図2(A))
【0036】
次に、ゲート配線(ゲート電極も含む)となる導電膜120を形成する。なお、ゲート配線は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。
【0037】
ここで導電膜120としては、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、ニオブ(Nb)、シリコン(Si)から選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合物膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜、タングステンシリサイド膜)、若しくはそれらの薄膜を積層した積層膜を用いることができる。
【0038】
本実施例では、導電膜120として、50nm厚の窒化タンタル(TaN)膜と、350nm厚のタンタル(Ta)膜でなる積層膜を用いる。
【0039】
このほか、窒化タングステン膜とタングステン膜との積層膜、窒化タンタル膜のみの単層膜、タングステンシリサイド膜も好適である。また、ゲート配線の最下層にシリコン膜を2〜20nm程度の厚さで形成する構造(ポリサイド構造)とすると、シリコン膜上に形成された導電膜の密着性を向上させると同時に、導電膜の酸化を抑制することができる。
【0040】
また、本実施例のように導電膜120として金属膜を用いた場合、その表面をアンモニアガスまたは窒素ガスを用いたプラズマ雰囲気に曝すことで窒化することも有効である。こうすることで、金属膜表面の酸化を抑制することが可能である。
【0041】
次に、レジストマスク121a〜121fを形成し、導電膜120をエッチングして400nm厚のゲート配線122〜124、125a、125b及び保持容量の上部電極となる容量配線126を形成する。ここで3回目のパターニング工程が行われる。この時、駆動回路に形成されるゲート配線123、124はn型不純物領域(b)115〜117の一部とゲート絶縁膜を介して重なるように形成する。なお、ゲート配線125a、125bは断面では二つに見えるが、実際は連続的に繋がった一つのパターンから形成されている。(図2(B))
【0042】
次に、ゲート配線122〜124、125a、125b及び容量配線126をマスクとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。こうして高濃度にリンを含む不純物領域127〜136を形成する。ここでは、フォスフィン(PH3)を用いたイオンドープ法(勿論、イオンインプランテーション法でも良い)で行い、この領域のリンの濃度は1×1020〜1×1021atoms/cm3(代表的には2×1020〜5×1021atoms/cm3)とする。なお、本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(a)と定義する。(図2(C))
【0043】
また、不純物領域129、131、132が形成された領域には既に前工程で添加されたリンが含まれるが、十分に高い濃度でリンが添加されることになるので、前工程で添加されたリンの影響は考えなくて良い。
【0044】
次に、レジストマスク121a〜121fをマスクとして等方性のドライエッチング工程を行う。エッチングガスとしてはCF4とO2との混合ガスを用いれば良い。勿論、他のガスで行っても良い。この工程により横方向からエッチングされて細くなったゲート配線137〜139、140a、140b及び容量配線141が形成される。(図2(D))
【0045】
次に、レジストマスク121a〜121fを除去して、再びn型不純物元素の添加工程を行う。こうして形成された不純物領域142〜148にはn型不純物領域(b)の1/2〜1/10(代表的には1/3〜1/4)の濃度(但し、前述のチャネルドープ工程で添加されたボロン濃度よりも5〜10倍高い濃度、代表的には1×1016〜5×1018atoms/cm3、典型的には3×1017〜3×1018atoms/cm3、)でリンが添加されるように調節する。なお、本明細書中では上記濃度範囲でn型不純物元素を含む不純物領域をn型不純物領域(c)と定義する。(図3(A))
【0046】
なお、n型不純物領域(c)142〜148には既にチャネルドープ工程で1×1015〜1×1018atoms/cm3の濃度のボロンが添加されているが、この工程ではp型不純物領域(b)に含まれるボロンの5〜10倍の濃度でリンが添加されるので、ボロンの影響は無視して良い。
【0047】
但し、厳密にはn型不純物領域(b)115〜117のうちゲート配線に重なった部分のリン濃度が2×1016〜5×1019atoms/cm3のままであるのに対し、ゲート配線に重ならない部分はそれに1×1016〜5×1018atoms/cm3の濃度のリンが加わっており、若干高い濃度でリンを含むことになる。
【0048】
ここで形成されたn型不純物領域(c)145〜148は後に画素部に配置されるTFT(以下、画素TFTという)のLDD領域となる。このn型不純物領域(c)145〜148の長さ(幅)は、図2(D)におけるゲート配線のエッチング量で決定される。従って、それを踏まえて、最初のゲート配線122〜124、125a、125bの線幅や該ゲート配線の横方向からのエッチング量を設定しておく必要がある。
【0049】
次に、レジストマスク149を形成する。ここで4回目のパターニング工程が行われる。そして、p型不純物元素(本実施例ではボロン)を添加し、高濃度にボロンを含む不純物領域150、151を形成する。ここではジボラン(B26)を用いたイオンドープ法(勿論、イオンインプランテーション法でも良い)により3×1020〜3×1021atoms/cm3(代表的には5×1020〜1×1021atoms/cm3)濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でp型不純物元素を含む不純物領域をp型不純物領域(a)と定義する。(図3(B))
【0050】
なお、不純物領域150、151の一部(前述のn型不純物領域(a)127、128)には既に1×1020〜1×1021atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。
【0051】
次に、レジストマスク149を除去した後、第1層間絶縁膜152を形成する。第1層間絶縁膜152としては、珪素を含む絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は50〜400nm(好ましくは100〜200nm)とすれば良い。
【0052】
本実施例では、プラズマCVD法でSiH4、N2O、NH3を原料ガスとし、200nm厚の窒化酸化シリコン膜(但し窒素濃度が25〜50atomic%)を用いる。この第1層間絶縁膜152は次に行われる熱処理工程(活性化工程)において、ゲート配線137〜139、140a、140b及び容量配線141が酸化されて抵抗値が増加するのを防ぐ効果を有する。
【0053】
その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化するために熱処理工程(活性化工程)を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行う。この熱処理工程は、窒素雰囲気中において300〜650℃、好ましくは400〜550℃、ここでは550℃、4時間の熱処理を行う。(図3(C))
【0054】
この時、本実施例においてアモルファスシリコン膜の結晶化に用いた触媒元素(本実施例ではニッケル)が、矢印で示す方向に移動して、前述の図2(C)の工程で形成された高濃度にリンを含む領域に捕獲(ゲッタリング)される。これはリンによる金属元素のゲッタリング効果に起因する現象であり、この結果、後のチャネル形成領域153〜157は前記触媒元素の濃度が1×1017atoms/cm3以下となる。但し、ニッケルの場合、1×1017atoms/cm3以下はSIMSの測定下限となるため、現状の技術では測定不能である。
【0055】
また、逆に触媒元素のゲッタリングサイトとなった領域(図2(C)の工程で不純物領域127〜136が形成された領域)は高濃度に触媒元素が偏析して5×1018atoms/cm3以上(代表的には1×1019〜5×1020atoms/cm3)濃度で存在するようになる。しかし、このゲッタリングサイトとなった領域はソース領域またはドレイン領域として機能すれば良いので、ニッケルの有無は問題とはならないと考えられる。
【0056】
次に、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、活性層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0057】
活性化工程を終えたら、第1層間絶縁膜152の上に500nm〜1.5μm厚の第2層間絶縁膜158を形成する。本実施例では第2層間絶縁膜158として800nm厚の酸化シリコン膜をプラズマCVD法により形成する。こうして第1層間絶縁膜(窒化酸化シリコン膜)152と第2層間絶縁膜(酸化シリコン膜)158との積層膜でなる1μm厚の層間絶縁膜を形成する。(図3(D))
【0058】
なお、第2層間絶縁膜158として、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等の有機樹脂絶縁膜を用いることも可能である。
【0059】
その後、それぞれのTFTのソース領域またはドレイン領域に達するコンタクトホールが形成される。ここで5回目のパターニング工程が行われる。そして、ソース配線159〜162と、ドレイン配線163〜166を形成する。ここで6回目のパターニング工程が行われる。
【0060】
なお、図示されていないがCMOS回路を形成するためにドレイン配線163、164は電気的に接続されている。また、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とする。
【0061】
次に、パッシベーション膜167として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜で50〜500nm(代表的には200〜300nm)の厚さで形成する。
【0062】
この時、膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行い、成膜後に熱処理を行うことは有効である。この前処理により励起された水素が第1、第2層間絶縁膜中に供給される。、この状態で熱処理を行うことで、パッシベーション膜167の膜質を改善するとともに、第1、第2層間絶縁膜中に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【0063】
また、パッシベーション膜167を形成した後に、さらに水素化工程を行っても良い。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。
【0064】
なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜167に開口部を形成しておいても良い。但し、その場合はパターニング回数が増加してしまう。
【0065】
その後、樹脂材料(又は有機材料ともいう)でなる絶縁膜(以下、樹脂絶縁膜という)でなる第3層間絶縁膜168を約1μmの厚さに形成する。樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。樹脂絶縁膜を用いることの利点は、成膜方法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる。なお上述した以外の樹脂絶縁膜や有機系SiO化合物などを用いることもできる。
【0066】
なお、ここでは、基板に塗布後、熱で重合するタイプのアクリル膜を用いるが、光照射により重合するタイプを用いても良い。また、光重合タイプとしてはネガ型樹脂絶縁膜が挙げられる。このようなタイプは光が照射された部分が重合して架橋構造を形成するため、溶液に対する耐性が強くなる。
【0067】
また、第3層間絶縁膜168の一部の層として、顔料等で着色した樹脂絶縁膜を設け、カラーフィルターとして用いることも可能である。
【0068】
次に、第3層間絶縁膜168、パッシベーション膜167にドレイン配線166に達するコンタクトホールを形成する。ここで7回目のパターニング工程が行われる。そして、画素電極169、170を形成する。ここで8回目のパターニング工程が行われる。
【0069】
なお、画素電極170はそれぞれ隣接する別の画素の画素電極である。本実施例では画素電極169、170として透明導電膜を用い、具体的には酸化インジウム・スズ(ITO)膜を110nmの厚さにスパッタ法で形成する。
【0070】
また、反射型の液晶表示装置とする場合には画素電極の材料として金属膜を用いれば良い。特に、反射率の高い金属膜が好ましく、アルミニウム合金を用いることが好ましい。
【0071】
こうして同一基板上に、駆動回路と画素部とを有した基板(以下、アクティブマトリクス基板という)が完成する。ここまで完成するのに要したパターニング回数は8回であり、poly-SiTFTを用いたアクティブマトリクス基板の作製方法としては非常に少ない回数であると言える。
【0072】
さらに、図4に示すように、アクティブマトリクス基板が完成したら、画素電極170の上に樹脂でなるスペーサー171をパターニングにより形成する。さらにその上には配向膜172をスクリーン印刷により形成する。
【0073】
また、透光性基板173上に遮光膜174a、174b、カラーフィルター175a、175b、平坦化膜(オーバーコート剤)176、透明導電膜でなる対向電極177、配向膜178を形成して対向基板を作製する。
【0074】
そして、アクティブマトリクス基板と対向基板とをシール剤179で貼り合わせ、シール剤179によって液晶180を封入する。こうして、図4に示すような構造の液晶表示装置が完成する。
【0075】
なお、図4においては、駆動回路にはpチャネル型TFT301、nチャネル型TFT302、303が形成され、画素部にはnチャネル型TFTでなる画素TFT304、保持容量305が形成される。
【0076】
駆動回路のpチャネル型TFT301には、チャネル形成領域201、ソース領域202、ドレイン領域203がそれぞれp型不純物領域(a)で形成される。但し、実際にはソース領域またはドレイン領域の一部(図2(C)のn型不純物領域127、128が形成された部分)に1×1020〜1×1021atoms/cm3の濃度でリンを含む領域が存在する。また、その領域には図3(C)の工程でゲッタリングされた触媒元素が5×1018atoms/cm3以上(代表的には1×1019〜5×1020atoms/cm3)濃度で存在する。
【0077】
また、nチャネル型TFT302には、チャネル形成領域204、ソース領域205、ドレイン領域206、そしてチャネル形成領域の片側(ドレイン領域側)に、ゲート絶縁膜を介してゲート配線と重なったLDD領域207が形成される。この時、LDD領域207は2×1016〜5×1019atoms/cm3の濃度でリンを含み、且つ、ゲート配線と一部が重なるように形成される。また、ソース領域側にはn型不純物領域(c)でなるLDD領域208が形成される。
【0078】
また、nチャネル型TFT303には、チャネル形成領域209、ソース領域210、ドレイン領域211、そしてチャネル形成領域の両側にLDD領域212、213が形成される。なお、この構造ではLDD領域212、213の一部はゲート配線と重なるように配置されるため、ゲート絶縁膜を介してゲート配線と重なったLDD領域とゲート絶縁膜を介してゲート配線と重ならないLDD領域が形成されている。この構造はnチャネル型TFT302のLDD領域207と同じ構造である。
【0079】
ここで図5に示す断面図は図4に示したnチャネル型TFT303を図3(A)の工程まで作製した状態を示す拡大図である。ここに示すように、LDD領域212はさらにゲート配線に重なる領域212a、ゲート配線に重ならない領域212bに、LDD領域213はさらにゲート配線に重なる領域213a、ゲート配線に重ならない領域213bに区別できる。また、前述の領域212a、213aには2×1016〜5×1019atoms/cm3の濃度でリンが含まれるが、領域212b、213bはその1〜2倍(代表的には1.2〜1.5倍)の濃度でリンが含まれる。
【0080】
また、画素TFT304には、チャネル形成領域214、215、ソース領域216、ドレイン領域217、LDD領域218〜221、LDD領域219、220に接したn型不純物領域(a)222が形成される。この時、ソース領域216、ドレイン領域217はそれぞれn型不純物領域(a)で形成され、LDD領域218〜221はn型不純物領域(c)で形成される。
【0081】
また、ドレイン領域217が延長されてn型不純物領域223に接続されている。そして、ゲート絶縁膜119を介して容量配線141が重なっている。このとき、n型不純物領域223、ゲート絶縁膜119及び容量配線141でなる保持容量305が形成される。
【0082】
本実施例の作製工程によれば、画素部および駆動回路が求める性能に応じて回路または素子を形成するTFTの構造を最適化し、半導体装置の動作性能および信頼性を向上させることができる。具体的には、nチャネル型TFTは回路仕様に応じてLDD領域の配置を異ならせ、Lov領域またはLoff領域を使い分けることによって、同一基板上に高速動作またはホットキャリア対策を重視したTFT構造と低オフ電流動作を重視したTFT構造とを実現しうる。
【0083】
例えば、アクティブマトリクス型液晶表示装置の場合、nチャネル型TFT302は高速動作を重視するシフトレジスタ、信号分割回路などの駆動回路に適している。即ち、チャネル形成領域の片側(ドレイン領域側)のみにゲート配線と重なるLDD領域を配置することで、できるだけ寄生容量の形成を抑えつつホットキャリア注入による劣化に強い動作を達成しうる。
【0084】
また、nチャネル型TFT303はホットキャリア対策と低オフ電流動作の双方を重視するサンプリング回路(サンプル及びホールド回路)に適している。即ち、ゲート配線と重なるLDD領域でホットキャリア注入を低減し、さらにゲート配線と重ならないLDD領域で低オフ電流を低減する。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリアの移動方向が180°変わるため、ゲート配線を中心に線対称となるような構造とする。
【0085】
また、nチャネル型TFT304は低オフ電流動作を重視した画素部、サンプリング回路(サンプルホールド回路)に適している。即ち、オフ電流値を増加させる要因となりうるゲート配線と重なるLDD領域を配置せず、ゲート配線と重ならないようにLDD領域を配置することで低オフ電流動作を達成しうる。また、駆動回路のLDD領域よりも低い濃度のLDD領域を用いることで、さらにオフ電流値を低減することができる。
【0086】
また、本実施例ではダブルゲート構造としているが、二つのゲート配線(ゲート電極)の間に高濃度の不純物領域(この場合はn型不純物領域(a)222)を配置することはオフ電流値を低減する上で非常に有効である。なお、トリプルゲート構造等、他のマルチゲート構造としても良い。
【0087】
また、nチャネル型TFT302のLDD領域207及びnチャネル型TFT303のLDD領域212、213のうち、ゲート配線と重なる領域の長さ(幅)は0.1〜3.0μm(代表的には0.2〜1.5μm)とし、ゲート配線と重ならない領域の長さ(幅)は1.0〜3.5μm(代表的には1.5〜2.0μm)とすれば良い。また、画素TFT304に設けられるLDD領域218〜221の長さ(幅)は0.5〜3.5μm(代表的には2.0〜2.5μm)とすれば良い。
【0088】
[実施例2]
本実施例では、実施例1で作製した液晶表示装置の外観について説明する。説明には図6の斜視図を用いる。アクティブマトリクス基板は、基板601上に形成された、画素部602と、ゲート信号側駆動回路603と、ソース信号側駆動回路604で構成される。画素部の画素TFT605には画素電極606及び保持容量607が接続される。実施例1に示した保持容量305は、この保持容量607に用いる。
【0089】
また、周辺に設けられる駆動回路はCMOS回路を基本として構成されている。ゲート信号側駆動回路603と、ソース信号側駆動回路604はそれぞれゲート配線608とソース配線609で画素部602に接続されている。また、FPC610には駆動回路まで信号を伝達するための入出力配線(接続配線)611、612が設けられている。また、613は対向基板である。
【0090】
なお、本明細書中では図6に示した電気光学装置を液晶表示装置と呼んでいるが、図6に示すようにFPCまで取り付けられた状態を一般的には液晶モジュールという。従って、本実施例でいう液晶表示装置を液晶モジュールと呼んでも差し支えない。
【0091】
[実施例3]
本実施例では、実施例1と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図7を用いる。
【0092】
まず、実施例1に従って図2(C)の工程まで行う。但し、本実施例ではゲート配線として、陽極酸化の可能な材料を用いる。特に好ましい材料としては、アルミニウムを主成分とする材料が挙げられる。本実施例では、0.2wt%のスカンジウムを含有したアルミニウム膜を用いる。
【0093】
この状態を図7(A)に示す。そして、図7(A)の状態が得られたら、3%シュウ酸水溶液を電解溶液とした陽極酸化処理により、多孔質状の陽極酸化物701〜706を形成する。これらの陽極酸化物は図7(B)に示すようにゲート配線に対して横方向から形成される。この陽極酸化物701〜706の厚さは時間で制御され、本実施例では1μmの厚さとする。
【0094】
次に、レジストマスク121a〜121fを除去15%の酒石酸アンモニウム水溶液とエチレングリコールとを2:8で混合した電解溶液を用いて陽極酸化処理を行い、緻密な(無孔質な)陽極酸化物707〜713を形成する。この陽極酸化物707〜713の厚さは陽極酸化時の印加電圧で制御され、本実施例では150nmの厚さとする。なお、この陽極酸化物707〜713は後のドーピング工程や活性化工程において、ゲート配線を保護するための目的で設けられている。(図7(C))
【0095】
次に、多孔質状の陽極酸化物701〜706を除去する。除去のためのエッチング溶液としては、リン酸、硝酸、酢酸及び水をこの順に85:5:5:5(体積比)で混合した溶液を用いれば良い。
【0096】
そして、最終的なゲート配線707〜709、710a、710b及び容量配線711をマスクとしてn型不純物元素を添加する。このときの添加条件は実施例1の図3(A)の工程と同様である。これによりn型不純物領域(c)142〜148が形成される。こうして図7(D)の状態を得る。
【0097】
なお、本実施例の場合、チャネル形成領域714〜718とそれらに接するn型不純物領域(c)142〜148との間に、前述の陽極酸化物707〜713の厚さに相当する長さのオフセット領域(図示せず)が形成される。
【0098】
この後の工程は、実施例1の図3(B)以降の工程に従えば良い。なお、図3(C)の活性化工程においては、ゲート配線の耐熱性を考慮して、450〜500℃の温度範囲で行うことが好ましい。
【0099】
また、本実施例の場合、少なくとも図7(C)の工程までは全てのゲート配線が電気的に接続されていなければならない。即ち、隣接するゲート配線間を電気的に接続する部分を分断しなければならない。
【0100】
そこで、本実施例では図3(D)に示すソース配線及びドレイン配線を形成する際に予めゲート配線の一部を露呈させておいて、ソース配線及びドレイン配線の形成時にゲート配線の一部(分断部)もエッチングして除去する。これにより個々のゲート配線が分離される。
【0101】
なお、本実施例の作製工程は実施例1の一部を変更したものであり、その部分以外については、実施例1を準用することができる。また、実施例2に示した液晶表示装置を作製するにあたって、本実施例を実施することができる。
【0102】
[実施例4]
本実施例では、実施例1と異なる作製工程によって液晶表示装置を作製した場合について説明する。説明には図8を用いる。
【0103】
まず、実施例1に従って図2(A)の工程まで行う。但し、本実施例ではゲート配線120として、第1導電膜120a及び第2導電膜120bでなる積層膜を用いる。このとき、「第2導電膜120bをエッチングしうる条件で第1導電膜120aがエッチングされない」という条件を満たす導電膜の組み合わせを選択する点に特徴がある。
【0104】
本実施例では、第1導電膜120aとして100nm厚のモリブデン膜を用い、第2導電膜120bとして300nm厚のタンタル膜を用いる。なお、ここではタンタル膜を単層で用いるが、窒化タンタル膜との積層膜を用いても良い。タンタル膜はフッ素系のエッチングガスで容易にエッチングされるが、モリブデン膜はフッ素系ガスでは殆どエッチングされない。
【0105】
エッチングガスとしてフッ素系ガスを用いる場合の組み合わせとしては、第1導電膜120aとしてチタン膜、モリブデン膜、アルミニウム合金膜のいずれかを選び、第2導電膜120bとしてシリコン膜又はタンタル膜(窒化タンタル膜も同様)を用いれば良い。また、塩素系ガスを用いる場合の組み合わせとしては、第1導電膜120aとしてシリコン膜又はタンタル膜(窒化タンタル膜も同様)のいずれかを選び、第2導電膜120bとしてアルミニウム合金膜又はチタン膜を用いれば良い。
【0106】
なお、ここではドライエッチングを行う場合について説明したが、ウェットエッチングを用いる場合においても同様である。様々な金属膜についてエッチングされる溶液及びエッチングされない溶液は周知となっているのでその関係を調べて適用すれば良い。
【0107】
この状態を図8(A)に示す。そして、図8(A)の状態が得られたら、レジストマスク121a〜121fを形成してエッチングを行い、ゲート配線122〜124、125a、125b及び容量配線126を形成する。
【0108】
そして、実施例1の図2(C)の工程と同様にn型不純物元素を添加し、n型不純物領域(A)127〜136を形成する。(図8(B))
【0109】
次に、レジストマスク121a〜121fをマスクとしてフッ素系ガス(本実施例ではCF4とO2の混合ガス)を用いて等方性のエッチングを行う。これによりゲート配線のうち第2導電膜120bでなる部分のみが選択的にエッチングされ、801a〜806aで示される導電膜と、801b〜806bで示される導電膜とでなる凸状のゲート配線及び容量配線が形成される。
【0110】
そして、凸状のゲート配線及び容量配線をマスクとしてn型不純物元素を添加する。このときの添加条件は実施例1の図3(A)の工程と同様である。但し、ここでは801b〜806bで示される導電膜を貫通してその下の活性層にもn型不純物元素が添加されるように調節する。これによりn型不純物領域(c)142〜148が形成される。こうして図8(D)の状態を得る。
【0111】
なお、本実施例の場合、801b〜806bで示される導電膜の下にもn型不純物領域(c)が形成されるため、LDD領域に完全にゲート配線が重なる状態となる。
【0112】
この後の工程は、実施例1の図3(B)以降の工程に従えば良い。なお、本実施例の作製工程は実施例1の一部を変更したものであり、その部分以外については、実施例1を準用することができる。また、実施例2に示した液晶表示装置を作製するにあたって、本実施例を実施することができる。
【0113】
[実施例5]
実施例1の作製工程では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【0114】
熱結晶化による場合、非晶質構造を含む半導体膜を形成した後、600〜650℃の温度で15〜24時間の熱処理工程を行えば良い。即ち、600℃を超える温度で熱処理を行うことにより自然核が発生し、結晶化が進行する。
【0115】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、実施例1に示した第1アニール条件でレーザーアニール工程を行えば良い。これにより短時間で結晶構造を含む半導体膜を形成することができる。勿論、レーザーアニールの代わりにランプアニールを行っても良い。
【0116】
また、特願平11−76967号出願明細書の実施例1に記載された技術を用いても良い。同出願明細書の実施例1の作製工程によれば、特異な結晶構造のポリシリコン膜を得ることができる。なお、このポリシリコン膜に関する詳細は、本出願人による特願平10−044659号、特願平10−152316号、特願平10−152308号または特願平10−152305号の出願を参照すれば良い。
【0117】
以上のように、TFTに用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形成することができる。なお、本実施例は実施例1〜4のいずれの構成とも自由に組み合わせることができる。
【0118】
[実施例6]
実施例1の図2(C)の工程、図3(A)の工程又は図3(B)の工程のいずれか又は全ての工程において、n型不純物元素又はp型不純物元素を添加する前に、ゲート配線をマスクにしてゲート絶縁膜をエッチングし、除去する工程を行っても良い。
【0119】
ゲート絶縁膜が珪素を含む絶縁膜でなる場合、エッチングガスとしてCHF3を用いたドライエッチング法を用いることが好ましい。こうすることで直接的に活性層に対して不純物元素を添加することになるため、ドーピング時の加速電圧を抑えることができ、スループットの向上を図ることができる。
【0120】
なお、本実施例の構成は、実施例1〜5のいずれの構成とも自由に組み合わせて実施することが可能である。
【0121】
[実施例7]
本発明は半導体基板を用いた従来のMOSFET上に層間絶縁膜を形成し、その上にTFTを形成する際に用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
【0122】
また、反射型液晶表示装置を作製する場合に限り、基板としてSIMOX、Smart−Cut(SOITEC社の登録商標)、ELTRAN(キャノン株式会社の登録商標)などのSOI基板を用いることも可能である。勿論、これらのSOI技術を用いて透明基板上に単結晶半導体薄膜を形成する技術が確立されれば、透過型表示装置に用いることも可能となる。
【0123】
なお、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わせることが可能である。
【0124】
[実施例8]
実施例1〜実施例7に示したTFTの作製プロセスは、アクティブマトリクス型のEL(エレクトロルミネッセンス)表示装置を作製する場合においても適用することができる。
【0125】
通常のEL表示装置では、画素内にスイッチング用のTFTと電流制御用のTFTの二つが形成されるが、図4に示したnチャネル型TFT304がスイッチング用のTFTに適しており、nチャネル型TFT302が電流制御用のTFTに適している。
【0126】
従って、実施例1〜実施例7の作製工程を参照してEL表示装置用のアクティブマトリクス基板を作製し、公知のEL形成技術を用いて、EL表示装置を完成させれば良い。
【0127】
[実施例9]
本願発明の実施によって得られた安価な電気光学装置はパーソナルコンピュータ等のような表示ディスプレイを組み込んだ電子装置(電子製品)全てに部品として組み込むことが可能である。
【0128】
その様な電子装置としては、ビデオカメラ、デジタルスチルカメラ、プロジェクター(リア型またはフロント型)、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはコンパクトディスク(CD)、レーザーディスク(LD)又はデジタルビデオディスク(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら半導体装置の例を図9に示す。
【0129】
図9(A)はパーソナルコンピュータであり、本体2001、受像部2002、表示装置2003、キーボード2004等で構成される。本願発明は表示装置2004に用いることができる。
【0130】
図9(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等で構成される。本願発明を表示装置2102に用いることができる。
【0131】
図9(C)はゴーグル型ディスプレイであり、本体2201、表示装置2202、アーム部2203等で構成される。本発明は表示装置2202に用いることができる。
【0132】
図9(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体2301、記録媒体(CD、LDまたはDVD等)2302、操作スイッチ2303、表示装置(a)2304、表示装置(b)2305等で構成される。表示装置(a)は主として画像情報を表示し、表示装置(b)は主として文字情報を表示するが、本発明はこれら表示装置(a)、(b)に用いることができる。なお、記録媒体を備えた画像再生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。
【0133】
図9(E)はフロント型プロジェクターであり、本体2401、光源、光学系レンズ及び表示装置を含む光学エンジン2402等で構成され、スクリーン2403に画像を表示することができる。本発明は光学エンジン2402に内蔵される表示装置(図示せず)に用いることができる。なお、表示装置は3枚用いる方式でも1枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【0134】
図9(F)はリア型プロジェクターであり、本体2501、光源、光学系レンズ及び表示装置を含む光学エンジン2402、光源2502、リフレクター2503、2504、スクリーン2505等で構成される。本発明は光学エンジン2502に内蔵される表示装置(図示せず)に用いることができる。なお、表示装置は3枚用いる方式でも1枚用いる方式でも良く、透過型表示装置であっても反射型表示装置であっても良い。
【0135】
なお、本実施例における電気光学装置は実施例1〜8のどのような組み合わせからなる構成を用いて作製されたものであっても良い。
【0136】
【発明の効果】
本願発明を実施することで液晶表示装置やEL表示装置等の電気光学装置の製造工程が簡略化され、製造コストを低減することが可能である。また、そのように低いコストで信頼性の高い電気光学装置を作製することができる。
【0137】
さらに、本願発明の実施によって得られた安価な電気光学装置を搭載することによって電子装置の製造コストも低減することができる。このように本願発明は産業上、非常に有用な技術である。
【図面の簡単な説明】
【図1】 画素部と駆動回路の作製工程を示す図。
【図2】 画素部と駆動回路の作製工程を示す図。
【図3】 画素部と駆動回路の作製工程を示す図。
【図4】 画素部と駆動回路の作製工程を示す図。
【図5】 nチャネル型TFTのLDD構造を示す図。
【図6】 アクティブマトリクス型液晶表示装置の斜視図。
【図7】 画素部と駆動回路の作製工程を示す図。
【図8】 画素部と駆動回路の作製工程を示す図。
【図9】 電子装置の一例を示す図。
【符号の説明】
101 基板
102 下地膜
103 結晶質半導体膜
104 結晶質半導体膜
105〜108 活性層
109 保護膜
110〜113 p型不純物領域(b)が形成された活性層
115〜118 n型不純物領域(b)
119 ゲート絶縁膜
120 導電膜
121a〜121f、149 レジストマスク
122〜124、125a、125、126 ゲート配線
127〜136 n型不純物領域(a)
137〜141 ゲート配線
142〜148 n型不純物領域(c)
150、151 p型不純物領域(a)
152 第1層間絶縁膜
153〜157 チャネル形成領域
158 第2層間絶縁膜
159〜162 ソース配線
163〜166 ドレイン配線
167 パッシベーション膜
168 第3層間絶縁膜
169、170 画素電極
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing an electro-optical device having an element or a circuit formed of a thin film transistor (hereinafter referred to as TFT) on a substrate having an insulating surface. The present invention also relates to an electronic device including an electro-optical device manufactured using the present invention.
[0002]
[Prior art]
Development of an electro-optical device having an integrated circuit formed of TFTs on a substrate is in progress. Liquid crystal display devices, EL display devices, or contact image sensors are known as representative examples. In particular, a TFT using a polysilicon film (polycrystalline silicon film) as an active layer (hereinafter referred to as poly-Si TFT) has a field effect transfer compared to a TFT using a conventional amorphous silicon film (hereinafter referred to as a-Si TFT). It is attracting attention because of its high degree.
[0003]
As electro-optical devices using poly-Si TFTs, liquid crystal display devices are currently attracting much attention and are already appearing on the market. However, although poly-Si TFTs have high performance, they are more expensive to manufacture than a-Si TFTs. Therefore, reducing the manufacturing cost of poly-Si TFTs has become an important issue in securing the market for liquid crystal display devices using poly-Si TFTs.
[0004]
[Problems to be solved by the invention]
It is an object of the present invention to provide a technique for reducing the manufacturing cost of an electro-optical device using a TFT by reducing the manufacturing cost of the TFT. An object of the present invention is to provide a technique for reducing the manufacturing cost of an electro-optical device, thereby reducing the manufacturing cost of an electronic device including the electro-optical device.
[0005]
[Means for Solving the Problems]
In the present invention, the manufacturing cost is reduced by minimizing the number of patterning steps (photolithography steps) used in the TFT manufacturing process. In order to reduce the patterning process, after forming the gate electrode, a technique for thinning the gate electrode without performing a new patterning process is used.
[0006]
DETAILED DESCRIPTION OF THE INVENTION
The embodiment of the present invention will be described in detail with reference to the following examples.
[0007]
[Example 1]
An embodiment of the present invention will be described with reference to FIGS. Here, a method for simultaneously manufacturing a pixel portion and a driver circuit provided around the pixel portion will be described. However, in order to simplify the description, regarding the drive circuit, a CMOS circuit which is a basic circuit such as a shift register circuit and a buffer circuit, and an n-channel TFT forming a sampling circuit are illustrated.
[0008]
In FIG. 1A, a glass substrate or a quartz substrate is preferably used for the substrate 101. In addition, a substrate in which an insulating film is formed on the surface of a silicon substrate, a metal substrate, or a stainless steel substrate may be used. If heat resistance permits, a plastic substrate can be used.
[0009]
A base film made of an insulating film containing silicon (referred to as a generic name of a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film in this specification) is formed on the surface of the substrate 101 where the TFT is formed. 102 is formed to a thickness of 100 to 400 nm by plasma CVD or sputtering.
[0010]
Note that in this specification, a silicon nitride oxide film is an insulating film expressed by SiOxNy and indicates an insulating film containing silicon, oxygen, and nitrogen at a predetermined ratio. In this embodiment, as the base film 102, a 100-nm-thick silicon nitride oxide film containing nitrogen at 20 to 50 atomic% (typically 20 to 30 atomic%) and nitrogen at 1 to 20 atomic% (typically 5 to 5) are used. A laminated film with a silicon nitride oxide film having a thickness of 200 nm including 10 atomic%) is used. The thickness need not be limited to this value. The content ratio (atomic% ratio) of nitrogen and oxygen contained in the silicon nitride oxide film may be 3: 1 to 1: 3 (typically 1: 1). The silicon nitride oxide film is made of SiH. Four And N 2 O and NH Three May be produced as a source gas.
[0011]
The base film 101 is provided to prevent impurity contamination from the substrate, and is not necessarily provided when a quartz substrate is used.
[0012]
Next, an amorphous silicon film (not shown) having a thickness of 30 to 120 nm (preferably 50 to 70 nm) is formed on the base film 102 by a known film formation method. Note that the semiconductor film is not limited to an amorphous silicon film, and may be a semiconductor film including an amorphous structure. The semiconductor film including an amorphous structure includes an amorphous semiconductor film and a microcrystalline semiconductor film, and further includes a compound semiconductor film including an amorphous structure such as a silicon germanium film having an amorphous structure. Moreover, if it forms with the said film thickness, the film thickness of the active layer when TFT is finally completed will be 10-100 nm (preferably 30-50 nm).
[0013]
Then, a polysilicon film 103 is formed according to the technique described in Japanese Patent Laid-Open No. 7-130552 (corresponding to USP 5,643,826). The technology described in this publication is a catalyst element (one or more kinds of elements selected from nickel, cobalt, germanium, tin, lead, palladium, iron, and copper, representative of the catalyst element that promotes crystallization when the amorphous silicon film is crystallized. Specifically, it is a crystallization means using nickel).
[0014]
Specifically, heat treatment is performed with the catalytic element held on the surface of the amorphous silicon film to change the amorphous silicon film into a polysilicon film. In this embodiment, the technique described in the first embodiment of the publication is used, but the technique described in the second embodiment may be used. In this embodiment, a polysilicon film is used as an example. However, the present invention is not limited to the polysilicon film, and any semiconductor film including a crystalline structure (including a single crystal silicon film) may be used. (Fig. 1 (A))
[0015]
Although depending on the amount of hydrogen contained in the amorphous silicon film, it is preferable that the dehydrogenation treatment is performed by heating at 400 to 550 ° C. for several hours, and the crystallization step is performed with the content of hydrogen being 5 atom% or less. Further, the amorphous silicon film may be formed by other manufacturing methods such as a sputtering method or a vapor deposition method, but it is desirable to sufficiently reduce impurity elements such as oxygen and nitrogen contained in the film.
[0016]
Here, since the base film and the amorphous silicon film can be formed by the same film formation method, they may be formed continuously. After the formation of the base film, it is possible to prevent the surface from being contaminated by once not being exposed to the air atmosphere, and the characteristic variation of the manufactured TFT can be reduced.
[0017]
Next, the polysilicon film 103 is irradiated with light (laser light) emitted from a laser light source (hereinafter referred to as laser annealing) to form a polysilicon film 104 with improved crystallinity. As the laser beam, a pulse oscillation type or continuous oscillation type excimer laser beam is desirable, but a continuous oscillation type argon laser beam may be used. Further, the beam shape of the laser light may be linear or rectangular. (Fig. 1 (B))
[0018]
Further, instead of laser light, light emitted from a lamp (hereinafter referred to as lamp light) may be irradiated (hereinafter referred to as lamp annealing). As the lamp light, lamp light emitted from a halogen lamp, an infrared lamp, or the like can be used.
[0019]
In addition, the process of performing heat treatment (annealing) with laser light or lamp light in this way is called a light annealing process. Since the light annealing process can be performed at a high temperature in a short time, an effective heat treatment process can be performed with high throughput even when a substrate having low heat resistance such as a glass substrate is used. Of course, since the purpose is annealing, furnace annealing (also referred to as thermal annealing) using an electric furnace can be used instead.
[0020]
In this embodiment, the laser annealing process is performed by processing pulsed excimer laser light into a linear shape. The laser annealing conditions are as follows: XeCl gas is used as the excitation gas, the processing temperature is room temperature, the pulse oscillation frequency is 30 Hz, and the laser energy density is 250 to 500 mJ / cm. 2 (Typically 350-400mJ / cm 2 ).
[0021]
The laser annealing step performed under the above conditions has the effect of completely crystallizing the amorphous region remaining after thermal crystallization and reducing defects in the already crystallized crystalline region. Therefore, this step can also be called a step of improving the crystallinity of the semiconductor film by light annealing or a step of promoting the crystallization of the semiconductor film. Such an effect can also be obtained by optimizing the lamp annealing conditions. In the present specification, such a condition is referred to as a first annealing condition.
[0022]
Next, the polysilicon film 104 is patterned to form island-like semiconductor films (hereinafter referred to as active layers) 105 to 108. Here, the first patterning step is performed. At the same time, an alignment marker used for alignment in future patterning is formed using a polysilicon film. In the case of the present embodiment, since the alignment marker can be formed simultaneously with the formation of the active layer, the trouble of separately forming the alignment marker (an increase in the patterning process) can be prevented.
[0023]
Next, a protective film 109 is formed on the active layers 105 to 108 for later impurity addition. As the protective film 109, a silicon nitride oxide film or a silicon oxide film with a thickness of 100 to 200 nm (preferably 130 to 170 nm) is used. This protective film 109 has a meaning for preventing the polysilicon film from being directly exposed to plasma when impurities are added and for enabling fine concentration control. (Figure 1 (C))
[0024]
Then, an impurity element imparting p-type conductivity (hereinafter referred to as a p-type impurity element) is added through the protective film 109. As the p-type impurity element, typically, an element belonging to Group 13, typically boron or gallium can be used. This step (referred to as channel doping step) is a step for controlling the threshold voltage of the TFT. Here, diborane (B 2 H 6 Boron is added by ion doping that is plasma-excited without mass separation. Of course, an ion implantation method for performing mass separation may be used.
[0025]
Thus 1 × 10 15 ~ 1x10 18 atoms / cm Three (Typically 5 × 10 16 ~ 5x10 17 atoms / cm Three ) Active layers 110 to 113 to which a p-type impurity element (boron in this embodiment) is added are formed. However, all the concentrations described in the present specification are measured values by SIMS (mass secondary ion analysis). Note that in this specification, an impurity region containing a p-type impurity element in the above concentration range (however, 1 × 10 10 16 atoms / cm Three An impurity element that imparts n-type at a concentration of typically, except for a region added with phosphorus or arsenic) is defined as a p-type impurity region (b). (Figure 1 (D))
[0026]
In this step, boron is also added to the active layer 110 of the later p-channel TFT. However, if not necessary, only the active layer 110 may be hidden with a resist mask and the above step may be performed. Then, an element belonging to group 15 (typically phosphorus or arsenic) may be added only to the active layer 110 to further adjust the threshold voltage. However, in any case, the number of patterning increases.
[0027]
Next, resist masks 114a to 114d are formed. Here, the second patterning step is performed. Then, an impurity element imparting n-type (hereinafter referred to as n-type impurity element) is added to form impurity regions 115 to 118 exhibiting n-type. Note that as the n-type impurity element, an element belonging to Group 15 typically, phosphorus or arsenic can be used. (Figure 1 (E))
[0028]
The low-concentration impurity regions 115 to 118 are impurity regions that later become LDD regions or regions that become lower electrodes of storage capacitors in n-channel TFTs of a CMOS circuit or a sampling circuit. Note that the impurity region formed here contains 2 × 10 n-type impurity elements. 16 ~ 5x10 19 atoms / cm Three (Typically 5 × 10 17 ~ 5x10 18 atoms / cm Three ) Concentration. In this specification, an impurity region containing an n-type impurity element in the above concentration range is defined as an n-type impurity region (b).
[0029]
Here, phosphine (PH Three ) By mass-separated plasma-excited ion doping method with 1 × 10 phosphorus 18 atoms / cm Three Add at a concentration of Of course, an ion implantation method for performing mass separation may be used. In this step, phosphorus is added to the polysilicon film through the protective film 109.
[0030]
Next, the resist masks 114a to 114d and the protective film 109 are removed, and a laser light irradiation process is performed again. Again, the laser beam is preferably a pulse oscillation type or continuous oscillation type excimer laser beam, but may be a continuous oscillation type argon laser beam. Further, the beam shape of the laser light may be linear or rectangular. However, since the purpose is to activate the added impurity element, it is preferable to irradiate with energy that does not melt the polysilicon film. It is also possible to perform the laser annealing process with the protective film 109 attached. (Fig. 1 (F))
[0031]
In this embodiment, the laser annealing process is performed by processing pulsed excimer laser light into a linear shape. The laser annealing conditions are as follows: KrF gas is used as the excitation gas, the processing temperature is room temperature, the pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 300 mJ / cm. 2 (Typically 150-250mJ / cm 2 ).
[0032]
The optical annealing step performed under the above conditions has an effect of activating the added n-type or p-type impurity element and recrystallizing the amorphous semiconductor film when the impurity element is added. . Note that it is preferable that the above conditions ensure atomic arrangement consistency without melting the semiconductor film and activate the impurity element. This step can also be called a step of activating an impurity element imparting n-type or p-type by light annealing, a step of recrystallizing a semiconductor film, or a step of simultaneously performing them. Such an effect can also be obtained by optimizing the lamp annealing conditions. In the present specification, such a condition is referred to as a second annealing condition.
[0033]
By this step, an intrinsic region existing at the boundary between the n-type impurity regions (b) 115 to 118, that is, around the n-type impurity region (b) (the p-type impurity region (b) is also regarded as substantially intrinsic). And the joint part becomes clear. This means that when the TFT is later completed, the LDD region and the channel formation region can form a very good junction.
[0034]
In addition, when activating the impurity element by the laser beam, activation by heat treatment using an electric furnace may be used in combination. When activation by heat treatment is performed, heat treatment at 450 to 650 ° C. (preferably 500 to 550 ° C.) may be performed in consideration of heat resistance of the substrate.
[0035]
Next, a gate insulating film 119 is formed so as to cover the active layers 110 to 113. The gate insulating film 119 may be formed to a thickness of 10 to 200 nm, preferably 50 to 150 nm. In this embodiment, plasma CVD is used for N. 2 O and SiH Four A silicon nitride oxide film is formed to a thickness of 80 nm using as a raw material. (Fig. 2 (A))
[0036]
Next, a conductive film 120 to be a gate wiring (including a gate electrode) is formed. Note that although the gate wiring may be formed using a single-layer conductive film, it is preferable to form a stacked film such as two layers or three layers as necessary.
[0037]
Here, the conductive film 120 is a metal containing an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), niobium (Nb), and silicon (Si). Film, or a metal compound film containing the above element as a main component (typically a tantalum nitride film, a tungsten nitride film, a titanium nitride film), or an alloy film (typically, a Mo—W alloy film, A Mo—Ta alloy film, a tungsten silicide film), or a stacked film in which these thin films are stacked can be used.
[0038]
In this embodiment, as the conductive film 120, a stacked film including a tantalum nitride (TaN) film having a thickness of 50 nm and a tantalum (Ta) film having a thickness of 350 nm is used.
[0039]
In addition, a laminated film of a tungsten nitride film and a tungsten film, a single-layer film including only a tantalum nitride film, and a tungsten silicide film are also suitable. Further, when a structure (polycide structure) in which a silicon film is formed with a thickness of about 2 to 20 nm in the lowermost layer of the gate wiring, the adhesion of the conductive film formed on the silicon film is improved and at the same time, Oxidation can be suppressed.
[0040]
Further, when a metal film is used as the conductive film 120 as in this embodiment, it is also effective to nitride the surface by exposing it to a plasma atmosphere using ammonia gas or nitrogen gas. By doing so, it is possible to suppress oxidation of the metal film surface.
[0041]
Next, resist masks 121a to 121f are formed, and the conductive film 120 is etched to form gate wirings 122 to 124, 125a, and 125b having a thickness of 400 nm and a capacitor wiring 126 serving as an upper electrode of a storage capacitor. Here, a third patterning step is performed. At this time, the gate wirings 123 and 124 formed in the driver circuit are formed so as to overlap a part of the n-type impurity regions (b) 115 to 117 with a gate insulating film interposed therebetween. Although the gate wirings 125a and 125b appear to be two in the cross section, they are actually formed from a single continuous pattern. (Fig. 2 (B))
[0042]
Next, an n-type impurity element (phosphorus in this embodiment) is added in a self-aligning manner using the gate wirings 122 to 124, 125a, 125b and the capacitor wiring 126 as a mask. Thus, impurity regions 127 to 136 containing phosphorus at a high concentration are formed. Here, phosphine (PH Three ) Using an ion doping method (of course, an ion implantation method may be used), and the phosphorus concentration in this region is 1 × 10 20 ~ 1x10 twenty one atoms / cm Three (Typically 2 × 10 20 ~ 5x10 twenty one atoms / cm Three ). In this specification, an impurity region containing an n-type impurity element in the above concentration range is defined as an n-type impurity region (a). (Fig. 2 (C))
[0043]
The region where the impurity regions 129, 131 and 132 are formed already contains phosphorus added in the previous step. However, since phosphorus is added at a sufficiently high concentration, it was added in the previous step. You don't have to think about the effects of phosphorus.
[0044]
Next, an isotropic dry etching process is performed using the resist masks 121a to 121f as masks. CF as etching gas Four And O 2 And a mixed gas may be used. Of course, other gas may be used. By this process, gate wirings 137 to 139, 140a, 140b and capacitor wiring 141 which are thinned by etching from the lateral direction are formed. (Fig. 2 (D))
[0045]
Next, the resist masks 121a to 121f are removed, and an n-type impurity element addition step is performed again. Impurity regions 142 to 148 thus formed have a concentration of 1/2 to 1/10 (typically 1/3 to 1/4) of the n-type impurity region (b) (however, in the channel doping step described above). Concentration 5-10 times higher than the added boron concentration, typically 1 × 10 16 ~ 5x10 18 atoms / cm Three , Typically 3x10 17 ~ 3x10 18 atoms / cm Three )) So that phosphorus is added. In this specification, an impurity region containing an n-type impurity element in the above concentration range is defined as an n-type impurity region (c). (Fig. 3 (A))
[0046]
Note that the n-type impurity regions (c) 142 to 148 have already been 1 × 10 4 in the channel doping process. 15 ~ 1x10 18 atoms / cm Three In this step, since phosphorus is added at a concentration 5 to 10 times that of boron contained in the p-type impurity region (b), the influence of boron may be ignored.
[0047]
However, strictly speaking, the phosphorus concentration of the portion of the n-type impurity region (b) 115 to 117 that overlaps the gate wiring is 2 × 10. 16 ~ 5x10 19 atoms / cm Three Whereas the portion that does not overlap the gate wiring is 1 × 10 16 ~ 5x10 18 atoms / cm Three The concentration of phosphorus is added, and phosphorus is contained at a slightly higher concentration.
[0048]
The n-type impurity regions (c) 145 to 148 formed here serve as LDD regions of TFTs (hereinafter referred to as pixel TFTs) to be disposed in the pixel portion later. The lengths (widths) of the n-type impurity regions (c) 145 to 148 are determined by the etching amount of the gate wiring in FIG. Therefore, it is necessary to set the line width of the first gate wirings 122 to 124, 125a, and 125b and the etching amount from the lateral direction of the gate wiring based on this.
[0049]
Next, a resist mask 149 is formed. Here, a fourth patterning step is performed. Then, a p-type impurity element (boron in this embodiment) is added to form impurity regions 150 and 151 containing boron at a high concentration. Here, diborane (B 2 H 6 3 × 10 by an ion doping method (which may of course be an ion implantation method). 20 ~ 3x10 twenty one atoms / cm Three (Typically 5 × 10 20 ~ 1x10 twenty one atoms / cm Three ) Add boron at a concentration. In this specification, an impurity region containing a p-type impurity element in the above concentration range is defined as a p-type impurity region (a). (Fig. 3 (B))
[0050]
Note that a part of the impurity regions 150 and 151 (the above-described n-type impurity regions (a) 127 and 128) is already 1 × 10 6. 20 ~ 1x10 twenty one atoms / cm Three However, the boron added here is added at a concentration at least three times that of phosphorus. Therefore, the n-type impurity region formed in advance is completely inverted to the P-type and functions as a P-type impurity region.
[0051]
Next, after removing the resist mask 149, a first interlayer insulating film 152 is formed. The first interlayer insulating film 152 may be formed using an insulating film containing silicon, specifically, a silicon nitride film, a silicon oxide film, a silicon nitride oxide film, or a stacked film including a combination thereof. The film thickness may be 50 to 400 nm (preferably 100 to 200 nm).
[0052]
In this example, SiH is used by plasma CVD. Four , N 2 O, NH Three As a source gas, a 200 nm thick silicon nitride oxide film (however, the nitrogen concentration is 25 to 50 atomic%) is used. The first interlayer insulating film 152 has an effect of preventing an increase in resistance value due to oxidation of the gate wirings 137 to 139, 140 a and 140 b and the capacitor wiring 141 in a heat treatment process (activation process) to be performed next.
[0053]
Thereafter, a heat treatment step (activation step) is performed in order to activate the n-type or p-type impurity element added at each concentration. This step can be performed by a furnace annealing method, a laser annealing method, or a rapid thermal annealing method (RTA method). Here, the activation process is performed by furnace annealing. This heat treatment step is performed in a nitrogen atmosphere at 300 to 650 ° C., preferably 400 to 550 ° C., here 550 ° C. for 4 hours. (Figure 3 (C))
[0054]
At this time, the catalytic element (nickel in this example) used for crystallization of the amorphous silicon film in this example moves in the direction indicated by the arrow, and is formed in the above-described step of FIG. Captured (gettered) in a region containing phosphorus in the concentration. This is a phenomenon caused by the gettering effect of the metal element by phosphorus. As a result, the concentration of the catalyst element in the subsequent channel formation regions 153 to 157 is 1 × 10 5. 17 atoms / cm Three It becomes as follows. However, in the case of nickel, 1 × 10 17 atoms / cm Three The following are the lower limits of SIMS measurement, and cannot be measured with the current technology.
[0055]
On the contrary, in the region that becomes the gettering site of the catalytic element (the region in which the impurity regions 127 to 136 are formed in the process of FIG. 2C), the catalytic element is segregated at a high concentration to 5 × 10. 18 atoms / cm Three Above (typically 1 × 10 19 ~ 5x10 20 atoms / cm Three ) Become present in concentration. However, since the region serving as the gettering site only needs to function as a source region or a drain region, the presence or absence of nickel is not considered to be a problem.
[0056]
Next, a process of hydrogenating the active layer is performed by performing a heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0057]
When the activation process is completed, a second interlayer insulating film 158 having a thickness of 500 nm to 1.5 μm is formed on the first interlayer insulating film 152. In this embodiment, a silicon oxide film having a thickness of 800 nm is formed as the second interlayer insulating film 158 by a plasma CVD method. Thus, an interlayer insulating film having a thickness of 1 μm formed of a laminated film of the first interlayer insulating film (silicon nitride oxide film) 152 and the second interlayer insulating film (silicon oxide film) 158 is formed. (Fig. 3 (D))
[0058]
As the second interlayer insulating film 158, an organic resin insulating film such as polyimide, acrylic, polyamide, polyimide amide, or BCB (benzocyclobutene) can be used.
[0059]
Thereafter, contact holes reaching the source region or drain region of each TFT are formed. Here, the fifth patterning step is performed. Then, source wirings 159 to 162 and drain wirings 163 to 166 are formed. Here, the sixth patterning step is performed.
[0060]
Although not shown, the drain wirings 163 and 164 are electrically connected to form a CMOS circuit. In this embodiment, the electrode is a laminated film having a three-layer structure in which a Ti film is formed with a thickness of 100 nm, an aluminum film containing Ti with a thickness of 300 nm, and a Ti film with a thickness of 150 nm.
[0061]
Next, the passivation film 167 is formed using a silicon nitride film, a silicon oxide film, or a silicon nitride oxide film with a thickness of 50 to 500 nm (typically 200 to 300 nm).
[0062]
At this time, prior to film formation, H 2 , NH Three It is effective to perform plasma treatment using a gas containing isohydrogen and to perform heat treatment after film formation. Hydrogen excited by this pretreatment is supplied into the first and second interlayer insulating films. By performing heat treatment in this state, the film quality of the passivation film 167 is improved and hydrogen added to the first and second interlayer insulating films diffuses to the lower layer side, so that the active layer is effectively hydrogenated. can do.
[0063]
Further, a hydrogenation step may be further performed after the passivation film 167 is formed. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect can be obtained by using a plasma hydrogenation method.
[0064]
Note that an opening may be formed in the passivation film 167 at a position where a contact hole for connecting the pixel electrode and the drain wiring is formed later. However, in that case, the number of times of patterning increases.
[0065]
Thereafter, a third interlayer insulating film 168 made of an insulating film made of a resin material (or an organic material) (hereinafter referred to as a resin insulating film) is formed to a thickness of about 1 μm. As the resin material, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. Advantages of using a resin insulating film are that the film forming method is simple, the relative dielectric constant is low, the parasitic capacitance can be reduced, and the flatness is excellent. A resin insulating film or an organic SiO compound other than those described above can also be used.
[0066]
Here, an acrylic film that is polymerized by heat after being applied to the substrate is used, but a type that is polymerized by light irradiation may be used. Moreover, a negative type resin insulation film is mentioned as a photopolymerization type. In such a type, a portion irradiated with light is polymerized to form a cross-linked structure, so that the resistance to the solution is increased.
[0067]
Further, as a part of the third interlayer insulating film 168, a resin insulating film colored with a pigment or the like may be provided and used as a color filter.
[0068]
Next, a contact hole reaching the drain wiring 166 is formed in the third interlayer insulating film 168 and the passivation film 167. Here, the seventh patterning step is performed. Then, pixel electrodes 169 and 170 are formed. Here, the eighth patterning step is performed.
[0069]
Note that the pixel electrode 170 is a pixel electrode of another adjacent pixel. In this embodiment, transparent conductive films are used as the pixel electrodes 169 and 170. Specifically, an indium tin oxide (ITO) film is formed to a thickness of 110 nm by sputtering.
[0070]
In the case of a reflective liquid crystal display device, a metal film may be used as a material for the pixel electrode. In particular, a metal film having a high reflectance is preferable, and an aluminum alloy is preferably used.
[0071]
Thus, a substrate (hereinafter referred to as an active matrix substrate) having a driving circuit and a pixel portion on the same substrate is completed. The number of times of patterning required to complete the process so far is eight, and it can be said that this is a very small number of times as a method for manufacturing an active matrix substrate using poly-Si TFTs.
[0072]
Further, as shown in FIG. 4, when the active matrix substrate is completed, a spacer 171 made of resin is formed on the pixel electrode 170 by patterning. Further thereon, an alignment film 172 is formed by screen printing.
[0073]
Further, a light-shielding film 174a, 174b, a color filter 175a, 175b, a planarization film (overcoat agent) 176, a counter electrode 177 made of a transparent conductive film, and an alignment film 178 are formed on the light-transmitting substrate 173 to form the counter substrate. Make it.
[0074]
Then, the active matrix substrate and the counter substrate are bonded with a sealant 179, and the liquid crystal 180 is sealed with the sealant 179. Thus, a liquid crystal display device having a structure as shown in FIG. 4 is completed.
[0075]
In FIG. 4, a p-channel TFT 301 and n-channel TFTs 302 and 303 are formed in the driver circuit, and a pixel TFT 304 and a storage capacitor 305 that are n-channel TFTs are formed in the pixel portion.
[0076]
In the p-channel TFT 301 of the driving circuit, a channel formation region 201, a source region 202, and a drain region 203 are each formed with a p-type impurity region (a). However, in actuality, a portion of the source region or the drain region (the portion where the n-type impurity regions 127 and 128 in FIG. 2C are formed) is 1 × 10 20 ~ 1x10 twenty one atoms / cm Three There is a region containing phosphorus at a concentration of. Further, 5 × 10 5 of the catalytic element gettered in the process of FIG. 18 atoms / cm Three Above (typically 1 × 10 19 ~ 5x10 20 atoms / cm Three ) Present in concentration.
[0077]
The n-channel TFT 302 includes a channel formation region 204, a source region 205, a drain region 206, and an LDD region 207 that overlaps with a gate wiring through a gate insulating film on one side (drain region side) of the channel formation region. It is formed. At this time, the LDD region 207 has a size of 2 × 10. 16 ~ 5x10 19 atoms / cm Three It is formed so as to contain phosphorus at a concentration of and to partially overlap the gate wiring. An LDD region 208 made of an n-type impurity region (c) is formed on the source region side.
[0078]
In the n-channel TFT 303, a channel formation region 209, a source region 210, a drain region 211, and LDD regions 212 and 213 are formed on both sides of the channel formation region. In this structure, part of the LDD regions 212 and 213 are arranged so as to overlap with the gate wiring, so that the LDD region overlapping with the gate wiring through the gate insulating film does not overlap with the gate wiring through the gate insulating film. An LDD region is formed. This structure is the same structure as the LDD region 207 of the n-channel TFT 302.
[0079]
Here, the cross-sectional view shown in FIG. 5 is an enlarged view showing a state in which the n-channel TFT 303 shown in FIG. 4 is manufactured up to the step of FIG. As shown here, the LDD region 212 can be further classified into a region 212a that overlaps with the gate wiring and a region 212b that does not overlap with the gate wiring, and the LDD region 213 can be further distinguished into a region 213a that overlaps with the gate wiring and a region 213b that does not overlap with the gate wiring. In addition, the above-described regions 212a and 213a have 2 × 10. 16 ~ 5x10 19 atoms / cm Three The regions 212b and 213b contain phosphorus at a concentration of 1 to 2 times (typically 1.2 to 1.5 times).
[0080]
In the pixel TFT 304, n-type impurity regions (a) 222 in contact with the channel formation regions 214 and 215, the source region 216, the drain region 217, the LDD regions 218 to 221 and the LDD regions 219 and 220 are formed. At this time, the source region 216 and the drain region 217 are each formed of an n-type impurity region (a), and the LDD regions 218 to 221 are formed of an n-type impurity region (c).
[0081]
Further, the drain region 217 is extended and connected to the n-type impurity region 223. The capacitor wiring 141 overlaps with the gate insulating film 119 interposed therebetween. At this time, a storage capacitor 305 including the n-type impurity region 223, the gate insulating film 119, and the capacitor wiring 141 is formed.
[0082]
According to the manufacturing process of this embodiment, the structure of a TFT for forming a circuit or an element can be optimized according to the performance required by the pixel portion and the driver circuit, and the operation performance and reliability of the semiconductor device can be improved. Specifically, n-channel TFTs have a low LDD region arrangement according to circuit specifications and use different Lov regions or Loff regions. A TFT structure with an emphasis on off-current operation can be realized.
[0083]
For example, in the case of an active matrix liquid crystal display device, the n-channel TFT 302 is suitable for a drive circuit such as a shift register or a signal dividing circuit that places importance on high-speed operation. That is, by disposing the LDD region overlapping with the gate wiring only on one side (drain region side) of the channel formation region, it is possible to achieve an operation that is resistant to deterioration due to hot carrier injection while suppressing formation of parasitic capacitance as much as possible.
[0084]
The n-channel TFT 303 is suitable for a sampling circuit (sample and hold circuit) that places importance on both hot carrier countermeasures and low off-current operation. That is, hot carrier injection is reduced in the LDD region overlapping with the gate wiring, and the low off-state current is reduced in the LDD region not overlapping with the gate wiring. In addition, the sampling circuit has a structure in which the functions of the source region and the drain region are reversed and the carrier moving direction is changed by 180 °, so that the sampling circuit is line-symmetric with respect to the gate wiring.
[0085]
Further, the n-channel TFT 304 is suitable for a pixel portion and a sampling circuit (sample hold circuit) that place importance on low off-current operation. That is, the low off-current operation can be achieved by disposing the LDD region so as not to overlap with the gate wiring without disposing the LDD region overlapping with the gate wiring which may increase the off-current value. Further, by using an LDD region having a lower concentration than the LDD region of the driver circuit, the off-current value can be further reduced.
[0086]
Further, in this embodiment, a double gate structure is used. However, disposing a high-concentration impurity region (in this case, n-type impurity region (a) 222) between two gate wirings (gate electrodes) is an off-current value. It is very effective in reducing. Note that other multi-gate structures such as a triple gate structure may be used.
[0087]
Of the LDD region 207 of the n-channel TFT 302 and the LDD regions 212 and 213 of the n-channel TFT 303, the length (width) of the region overlapping with the gate wiring is 0.1 to 3.0 μm (typically 0. 2 to 1.5 μm), and the length (width) of the region that does not overlap with the gate wiring may be 1.0 to 3.5 μm (typically 1.5 to 2.0 μm). The length (width) of the LDD regions 218 to 221 provided in the pixel TFT 304 may be set to 0.5 to 3.5 μm (typically 2.0 to 2.5 μm).
[0088]
[Example 2]
In this example, the appearance of the liquid crystal display device manufactured in Example 1 will be described. The perspective view of FIG. 6 is used for the description. The active matrix substrate includes a pixel portion 602, a gate signal side driver circuit 603, and a source signal side driver circuit 604 formed on the substrate 601. A pixel electrode 606 and a storage capacitor 607 are connected to the pixel TFT 605 in the pixel portion. The storage capacitor 305 shown in Embodiment 1 is used for this storage capacitor 607.
[0089]
Further, the drive circuit provided in the periphery is configured based on a CMOS circuit. The gate signal side driver circuit 603 and the source signal side driver circuit 604 are connected to the pixel portion 602 through a gate wiring 608 and a source wiring 609, respectively. The FPC 610 is provided with input / output wirings (connection wirings) 611 and 612 for transmitting signals to the driving circuit. Reference numeral 613 denotes a counter substrate.
[0090]
In this specification, the electro-optical device shown in FIG. 6 is called a liquid crystal display device, but the state in which the FPC is attached as shown in FIG. 6 is generally called a liquid crystal module. Therefore, the liquid crystal display device in this embodiment may be called a liquid crystal module.
[0091]
[Example 3]
In this example, a case where a liquid crystal display device is manufactured through a manufacturing process different from that of Example 1 is described. FIG. 7 is used for the description.
[0092]
First, the steps up to the step of FIG. However, in this embodiment, a material that can be anodized is used for the gate wiring. A particularly preferable material is a material mainly composed of aluminum. In this embodiment, an aluminum film containing 0.2 wt% scandium is used.
[0093]
This state is shown in FIG. When the state of FIG. 7A is obtained, porous anodic oxides 701 to 706 are formed by anodizing using a 3% oxalic acid aqueous solution as an electrolytic solution. These anodic oxides are formed laterally with respect to the gate wiring as shown in FIG. The thickness of these anodic oxides 701 to 706 is controlled by time, and in this embodiment, the thickness is 1 μm.
[0094]
Next, the resist masks 121a to 121f are removed, and an anodic oxidation treatment is performed using an electrolytic solution in which a 15% ammonium tartrate aqueous solution and ethylene glycol are mixed at a ratio of 2: 8 to obtain a dense (nonporous) anodic oxide 707. 713 are formed. The thickness of the anodic oxides 707 to 713 is controlled by the applied voltage at the time of anodic oxidation, and in this embodiment, the thickness is 150 nm. The anodic oxides 707 to 713 are provided for the purpose of protecting the gate wiring in a later doping process or activation process. (Fig. 7 (C))
[0095]
Next, the porous anodic oxides 701 to 706 are removed. As an etching solution for removal, a solution obtained by mixing phosphoric acid, nitric acid, acetic acid, and water in this order at 85: 5: 5: 5 (volume ratio) may be used.
[0096]
Then, an n-type impurity element is added using the final gate wirings 707 to 709, 710a, 710b and the capacitor wiring 711 as a mask. The addition conditions at this time are the same as those in the process of FIG. Thereby, n-type impurity regions (c) 142 to 148 are formed. In this way, the state of FIG.
[0097]
In the case of this embodiment, a length corresponding to the thickness of the above-described anodic oxides 707 to 713 is formed between the channel formation regions 714 to 718 and the n-type impurity regions (c) 142 to 148 in contact therewith. An offset region (not shown) is formed.
[0098]
The subsequent steps may follow the steps after FIG. 3B of the first embodiment. Note that the activation step in FIG. 3C is preferably performed in a temperature range of 450 to 500 ° C. in consideration of heat resistance of the gate wiring.
[0099]
In the case of this embodiment, all the gate wirings must be electrically connected until at least the process shown in FIG. That is, a portion for electrically connecting adjacent gate wirings must be divided.
[0100]
Therefore, in this embodiment, when forming the source wiring and the drain wiring shown in FIG. 3D, a part of the gate wiring is exposed in advance, and when the source wiring and the drain wiring are formed, a part of the gate wiring ( Etching is also performed to remove the cut portion. As a result, the individual gate lines are separated.
[0101]
In addition, the manufacturing process of a present Example changes a part of Example 1, and can apply Example 1 mutatis mutandis except the part. In addition, when the liquid crystal display device shown in Embodiment 2 is manufactured, this embodiment can be carried out.
[0102]
[Example 4]
In this example, a case where a liquid crystal display device is manufactured through a manufacturing process different from that of Example 1 is described. FIG. 8 is used for the description.
[0103]
First, the steps up to FIG. However, in this embodiment, as the gate wiring 120, a stacked film including the first conductive film 120a and the second conductive film 120b is used. At this time, there is a feature in that a combination of conductive films satisfying a condition that “the first conductive film 120a is not etched under the condition that the second conductive film 120b can be etched” is selected.
[0104]
In this embodiment, a molybdenum film with a thickness of 100 nm is used as the first conductive film 120a, and a tantalum film with a thickness of 300 nm is used as the second conductive film 120b. Note that although a tantalum film is used as a single layer here, a laminated film with a tantalum nitride film may be used. The tantalum film is easily etched with a fluorine-based etching gas, but the molybdenum film is hardly etched with a fluorine-based gas.
[0105]
As a combination in the case of using a fluorine-based gas as an etching gas, a titanium film, a molybdenum film, or an aluminum alloy film is selected as the first conductive film 120a, and a silicon film or a tantalum film (tantalum nitride film) is selected as the second conductive film 120b. The same may be used. In addition, as a combination in the case of using a chlorine-based gas, either a silicon film or a tantalum film (the same applies to a tantalum nitride film) is selected as the first conductive film 120a, and an aluminum alloy film or a titanium film is used as the second conductive film 120b. Use it.
[0106]
Although the case where dry etching is performed is described here, the same applies to the case where wet etching is used. A solution to be etched and a solution not to be etched for various metal films are well known, and their relationship may be investigated and applied.
[0107]
This state is shown in FIG. When the state of FIG. 8A is obtained, resist masks 121a to 121f are formed and etched to form gate wirings 122 to 124, 125a and 125b and a capacitor wiring 126.
[0108]
Then, an n-type impurity element is added in the same manner as in the step of FIG. 2C of Embodiment 1 to form n-type impurity regions (A) 127 to 136. (Fig. 8 (B))
[0109]
Next, using the resist masks 121a to 121f as a mask, fluorine-based gas (CF in this embodiment) Four And O 2 Isotropic etching using a mixed gas). As a result, only the portion made of the second conductive film 120b in the gate wiring is selectively etched, and the convex gate wiring and capacitance formed of the conductive film shown by 801a to 806a and the conductive film shown by 801b to 806b. A wiring is formed.
[0110]
Then, an n-type impurity element is added using the convex gate wiring and the capacitor wiring as a mask. The addition conditions at this time are the same as those in the process of FIG. However, here, the n-type impurity element is adjusted so as to penetrate through the conductive films indicated by reference numerals 801b to 806b and also to the active layer therebelow. Thereby, n-type impurity regions (c) 142 to 148 are formed. In this way, the state of FIG.
[0111]
In this embodiment, since the n-type impurity region (c) is also formed under the conductive films indicated by 801b to 806b, the gate wiring completely overlaps the LDD region.
[0112]
The subsequent steps may follow the steps after FIG. 3B of the first embodiment. In addition, the manufacturing process of a present Example changes a part of Example 1, and can apply Example 1 mutatis mutandis except the part. In addition, when the liquid crystal display device shown in Embodiment 2 is manufactured, this embodiment can be carried out.
[0113]
[Example 5]
In the manufacturing process of Example 1, an example in which a catalytic element that promotes crystallization is used as a method for forming a semiconductor film including a crystal structure. However, in this example, thermal crystallization is performed without using such a catalytic element. A case where a semiconductor film including a crystal structure is formed by crystallization or laser crystallization is shown.
[0114]
In the case of thermal crystallization, a heat treatment step for 15 to 24 hours may be performed at a temperature of 600 to 650 ° C. after forming a semiconductor film including an amorphous structure. That is, by performing heat treatment at a temperature exceeding 600 ° C., natural nuclei are generated and crystallization proceeds.
[0115]
In the case of laser crystallization, a laser annealing process may be performed under the first annealing conditions described in Embodiment 1 after forming a semiconductor film including an amorphous structure. Thus, a semiconductor film including a crystal structure can be formed in a short time. Of course, lamp annealing may be performed instead of laser annealing.
[0116]
Moreover, you may use the technique described in Example 1 of Japanese Patent Application No. 11-76967 application specification. According to the manufacturing process of Example 1 of the same application specification, a polysilicon film having a unique crystal structure can be obtained. For details of this polysilicon film, refer to the applications of Japanese Patent Application No. 10-044659, Japanese Patent Application No. 10-152316, Japanese Patent Application No. 10-152308 or Japanese Patent Application No. 10-152305 filed by the present applicant. It ’s fine.
[0117]
As described above, a semiconductor film including a crystal structure used for a TFT can be formed using any known means. In addition, a present Example can be freely combined with any structure of Examples 1-4.
[0118]
[Example 6]
Before any n-type impurity element or p-type impurity element is added in any or all of the steps of FIG. 2C, the step of FIG. 3A, or the step of FIG. Alternatively, the gate insulating film may be etched and removed using the gate wiring as a mask.
[0119]
When the gate insulating film is an insulating film containing silicon, CHF is used as an etching gas. Three It is preferable to use a dry etching method using By doing so, the impurity element is directly added to the active layer, so that the acceleration voltage during doping can be suppressed and the throughput can be improved.
[0120]
In addition, the structure of a present Example can be implemented in combination freely with any structure of Examples 1-5.
[0121]
[Example 7]
The present invention can also be used when an interlayer insulating film is formed on a conventional MOSFET using a semiconductor substrate and a TFT is formed thereon. That is, it is possible to realize a three-dimensional semiconductor device.
[0122]
Further, only when a reflective liquid crystal display device is manufactured, an SOI substrate such as SIMOX, Smart-Cut (registered trademark of SOITEC), ELTRAN (registered trademark of Canon Inc.), or the like can be used as a substrate. Of course, if a technique for forming a single crystal semiconductor thin film on a transparent substrate using these SOI techniques is established, it can be used for a transmissive display device.
[0123]
In addition, the structure of a present Example can be freely combined with any structure of Examples 1-6.
[0124]
[Example 8]
The manufacturing process of the TFT shown in Embodiments 1 to 7 can be applied to the case of manufacturing an active matrix EL (electroluminescence) display device.
[0125]
In an ordinary EL display device, a switching TFT and a current control TFT are formed in a pixel. The n-channel TFT 304 shown in FIG. 4 is suitable as a switching TFT, and an n-channel TFT is used. The TFT 302 is suitable as a current control TFT.
[0126]
Therefore, an active matrix substrate for an EL display device may be manufactured with reference to the manufacturing steps of Examples 1 to 7, and the EL display device may be completed using a known EL formation technique.
[0127]
[Example 9]
An inexpensive electro-optical device obtained by implementing the present invention can be incorporated as a part in any electronic device (electronic product) incorporating a display such as a personal computer.
[0128]
Such electronic devices include video cameras, digital still cameras, projectors (rear type or front type), goggle type displays (head mounted display), car navigation, personal computers, personal digital assistants (mobile computers, mobile phones or electronic devices). A display capable of playing back a recording medium such as a book, etc., and a recording medium (specifically, a compact disc (CD), laser disc (LD), digital video disc (DVD), etc.) And the like). Examples of these semiconductor devices are shown in FIGS.
[0129]
FIG. 9A illustrates a personal computer, which includes a main body 2001, an image receiving portion 2002, a display device 2003, a keyboard 2004, and the like. The present invention can be used for the display device 2004.
[0130]
FIG. 9B illustrates a video camera, which includes a main body 2101, a display device 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106, and the like. The present invention can be used for the display device 2102.
[0131]
FIG. 9C illustrates a goggle type display which includes a main body 2201, a display device 2202, an arm portion 2203, and the like. The present invention can be used for the display device 2202.
[0132]
FIG. 9D shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2301, a recording medium (CD, LD, DVD, etc.) 2302, an operation switch 2303, and a display device (a). 2304, a display device (b) 2305, and the like. Although the display device (a) mainly displays image information and the display device (b) mainly displays character information, the present invention can be used for these display devices (a) and (b). Note that the present invention can be used for a CD playback device, a game machine, or the like as an image playback device provided with a recording medium.
[0133]
FIG. 9E illustrates a front type projector, which includes a main body 2401, a light source, an optical system lens including a display system, an optical engine 2402, and the like, and can display an image on a screen 2403. The present invention can be used for a display device (not shown) built in the optical engine 2402. Note that the display device may be a method using three or a single device, and may be a transmissive display device or a reflective display device.
[0134]
FIG. 9F shows a rear projector, which includes a main body 2501, an optical engine 2402 including a light source, an optical system lens, and a display device, a light source 2502, reflectors 2503 and 2504, a screen 2505, and the like. The present invention can be used for a display device (not shown) built in the optical engine 2502. Note that the display device may be a method using three or a single device, and may be a transmissive display device or a reflective display device.
[0135]
Note that the electro-optical device according to the present embodiment may be manufactured using a configuration including any combination of the first to eighth embodiments.
[0136]
【The invention's effect】
By implementing the present invention, the manufacturing process of an electro-optical device such as a liquid crystal display device or an EL display device can be simplified, and the manufacturing cost can be reduced. In addition, a highly reliable electro-optical device can be manufactured at such a low cost.
[0137]
Furthermore, the manufacturing cost of the electronic device can be reduced by mounting an inexpensive electro-optical device obtained by implementing the present invention. Thus, the present invention is a very useful technology in the industry.
[Brief description of the drawings]
FIGS. 1A and 1B illustrate a manufacturing process of a pixel portion and a driver circuit. FIGS.
FIGS. 2A and 2B illustrate a manufacturing process of a pixel portion and a driver circuit. FIGS.
FIGS. 3A and 3B are diagrams illustrating a manufacturing process of a pixel portion and a driver circuit. FIGS.
FIGS. 4A and 4B illustrate a manufacturing process of a pixel portion and a driver circuit. FIGS.
FIG. 5 is a diagram showing an LDD structure of an n-channel TFT.
FIG. 6 is a perspective view of an active matrix liquid crystal display device.
FIGS. 7A to 7C illustrate a manufacturing process of a pixel portion and a driver circuit. FIGS.
FIGS. 8A and 8B illustrate a manufacturing process of a pixel portion and a driver circuit. FIGS.
FIG 9 illustrates an example of an electronic device.
[Explanation of symbols]
101 substrate
102 Base film
103 crystalline semiconductor film
104 crystalline semiconductor film
105-108 active layer
109 Protective film
110-113 Active layer in which p-type impurity region (b) is formed
115-118 n-type impurity region (b)
119 Gate insulation film
120 conductive film
121a to 121f, 149 resist mask
122-124, 125a, 125, 126 Gate wiring
127-136 n-type impurity region (a)
137-141 Gate wiring
142-148 n-type impurity region (c)
150, 151 p-type impurity region (a)
152 First interlayer insulating film
153 to 157 channel formation region
158 Second interlayer insulating film
159-162 Source wiring
163 to 166 Drain wiring
167 Passivation film
168 Third interlayer insulating film
169, 170 Pixel electrode

Claims (6)

基板上に非晶質半導体膜を形成し、
前記非晶質半導体膜を加熱処理し、結晶質構造を含む半導体膜に変化させ、
前記結晶質構造を含む半導体膜より複数の活性層を形成し、
前記複数の活性層のうち、後にnチャネル型TFTに含まれる活性層にn型不純物元素を選択的に添加し、後に一部LDD領域となる領域を形成し、
前記複数の活性層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に積層して設けられた導電膜を形成し、
前記導電膜の上にレジストマスクを形成し、パターニングを行って第1の形状のゲート配線を形成し、
前記第1の形状のゲート配線をマスクとして、前記複数の活性層のうち、後に前記nチャネル型TFTに含まれる活性層にn型不純物元素を添加し、
前記レジストマスクを用いて、前記積層して設けられた導電膜のうち、少なくとも最下層の導電膜を除く前記第1の形状のゲート配線の一部をエッチングして第2の形状のゲート配線を形成し、
前記第2の形状のゲート配線をマスクとして、前記複数の活性層のうち、後に前記nチャネル型TFTに含まれる活性層に前記積層して設けられた導電膜のうち、最下層の導電膜の第2の形状のゲート配線を貫通させてn型不純物元素を添加し、前記第2の形状のゲート配線の一部と重なる状態である前記LDD領域、ソース領域及びドレイン領域を形成し、
前記複数の活性層のうち、後にpチャネル型TFTに含まれる活性層にp型不純物元素を添加し、ソース領域及びドレイン領域を形成することを特徴とする電気光学装置の作製方法。
Forming an amorphous semiconductor film on the substrate;
Heat-treating the amorphous semiconductor film to change it to a semiconductor film containing a crystalline structure,
Forming a plurality of active layers from a semiconductor film including the crystalline structure;
Wherein among the plurality of active layers, the n-type impurity element is selectively added to the active layer included in the n-channel type TFT after some later forms a region serving as the LDD region,
Forming a gate insulating film on the plurality of active layers;
Forming a conductive film provided on the gate insulating film;
A resist mask is formed on the conductive film, patterning is performed to form a first shape gate wiring,
Using the first shape gate wiring as a mask, an n-type impurity element is added to an active layer later included in the n-channel TFT among the plurality of active layers,
Using the resist mask, a part of the first shape gate wiring except at least a lowermost conductive film is etched to form a second shape gate wiring. Forming,
Of the plurality of active layers, the conductive film of the lowermost layer among the conductive films that are stacked on the active layer later included in the n-channel TFT among the plurality of active layers using the gate wiring of the second shape as a mask. An n-type impurity element is added through the second shape gate wiring to form the LDD region, the source region, and the drain region that overlap with a part of the second shape gate wiring;
A method for manufacturing an electro-optical device, wherein a source region and a drain region are formed by adding a p-type impurity element to an active layer later included in a p-channel TFT among the plurality of active layers.
基板上に非晶質半導体膜を形成し、
結晶化を助長する触媒元素を保持させた状態で加熱処理し、前記非晶質半導体膜を結晶質構造を含む半導体膜に変化させ、
前記結晶質構造を含む半導体膜より複数の活性層を形成し、
前記複数の活性層のうち、後にnチャネル型TFTに含まれる活性層にn型不純物元素を選択的に添加し、後に一部LDD領域となる領域を形成し、
前記複数の活性層の上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上に積層して設けられた導電膜を形成し、
前記導電膜の上にレジストマスクを形成し、パターニングを行って第1の形状のゲート配線を形成し、
前記第1の形状のゲート配線をマスクとして、前記複数の活性層のうち、後に前記nチャネル型TFTに含まれる活性層にn型不純物元素を添加し、
前記レジストマスクを用いて、前記積層して設けられた導電膜のうち、少なくとも最下層の導電膜を除く前記第1の形状のゲート配線の一部をエッチングして第2の形状のゲート配線を形成し、
前記第2の形状のゲート配線をマスクとして、前記複数の活性層のうち、後に前記nチャネル型TFTに含まれる活性層に前記積層して設けられた導電膜のうち、最下層の導電膜の第2の形状のゲート配線を貫通させてn型不純物元素を添加し、前記第2の形状のゲート配線の一部と重なる状態である前記LDD領域、ソース領域及びドレイン領域を形成し、
前記複数の活性層のうち、後にpチャネル型TFTに含まれる活性層にp型不純物元素を添加し、ソース領域及びドレイン領域を形成することを特徴とする電気光学装置の作製方法。
Forming an amorphous semiconductor film on the substrate;
Heat treatment is performed in a state in which a catalytic element that promotes crystallization is retained, and the amorphous semiconductor film is changed to a semiconductor film including a crystalline structure,
Forming a plurality of active layers from a semiconductor film including the crystalline structure;
Wherein among the plurality of active layers, the n-type impurity element is selectively added to the active layer included in the n-channel type TFT after some later forms a region serving as the LDD region,
Forming a gate insulating film on the plurality of active layers;
Forming a conductive film provided on the gate insulating film;
A resist mask is formed on the conductive film, patterning is performed to form a first shape gate wiring,
Using the first shape gate wiring as a mask, an n-type impurity element is added to an active layer later included in the n-channel TFT among the plurality of active layers,
Using the resist mask, a part of the first shape gate wiring except at least a lowermost conductive film is etched to form a second shape gate wiring. Forming,
Of the plurality of active layers, the conductive film of the lowermost layer among the conductive films that are stacked on the active layer later included in the n-channel TFT among the plurality of active layers using the gate wiring of the second shape as a mask. An n-type impurity element is added through the second shape gate wiring to form the LDD region, the source region, and the drain region that overlap with a part of the second shape gate wiring;
A method for manufacturing an electro-optical device, wherein a source region and a drain region are formed by adding a p-type impurity element to an active layer later included in a p-channel TFT among the plurality of active layers.
請求項または請求項において、前記第1の形状のゲート配線の一部をエッチングする工程は等方性のドライエッチングであることを特徴とする電気光学装置の作製方法。According to claim 1 or claim 2, a method for manufacturing an electro-optical device, characterized in that the step of etching the part of the gate line of the first shape is isotropic dry etching. 請求項乃至請求項のいずれか1項において、前記積層して設けられた導電膜は第1導電膜、第2導電膜の順に形成された二層構造でなることを特徴とする電気光学装置の作製方法。In any one of claims 1 to 3, conductive film formed by the laminated electro-optical characterized by comprising a two-layer structure which is formed in the order of the first conductive film, the second conductive film Device fabrication method. 請求項において、前記第1の形状のゲート配線の一部をエッチングする工程は前記第2導電膜のみがエッチングされることを特徴とする電気光学装置の作製方法。5. The method for manufacturing an electro-optical device according to claim 4 , wherein the step of etching part of the first shape gate wiring includes etching only the second conductive film. 請求項乃至請求項のいずれか1項において、前記積層して設けられた導電膜としてはタンタル、チタン、モリブデン、タングステン、クロム、ニオブから選ばれた元素を含む金属膜、または前記元素を主成分とする金属化合物膜、または前記元素を主成分とする合金膜のいずれかを積層して用いることを特徴とする電気光学装置の作製方法。In any one of claims 1 to 5, tantalum conductive film formed by the stacked, titanium, molybdenum, tungsten, chromium, a metal film containing an element selected from niobium, or the element A method for manufacturing an electro-optical device, wherein a metal compound film containing a main component or an alloy film containing the element as a main component is stacked and used.
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