JP4425766B2 - Image forming system - Google Patents
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Description
本発明は、各種画像データを扱い各種の処理を行う複合機(MFP)等の画像形成システムに関する。 The present invention relates to an image forming system such as a multifunction peripheral (MFP) that handles various image data and performs various processes.
特許文献1によれば、デジタル複写機に関して、プロッタ、スキャナ及びユーザインタフェースとプロセッサとを、標準バス、例えばPCI(Peripheral Component Interconnect)バスで接続するアーキテクチャが提案されている。 According to Japanese Patent Laid-Open No. 2004-260, an architecture for connecting a plotter, a scanner, a user interface, and a processor with a standard bus, for example, a PCI (Peripheral Component Interconnect) bus is proposed for a digital copying machine.
特許文献2によれば、スキャナ制御部や書込制御部や主制御部などを備えるデジタル複写機に関して、内部インタフェースとして、高速シリアルインタフェース、例えばIEEE1394バスやUSB(ユニバーサルシリアルバス)を使用するシステム構成が提案されている。
According to
また、他の高速シリアルインタフェースとして、PCIバス方式の後継規格に当るPCI Express(登録商標)なるインタフェースも提案され、実用化の段階にきている(例えば、非特許文献1参照)。 As another high-speed serial interface, an interface called PCI Express (registered trademark), which is a successor to the PCI bus system, has been proposed and has been put to practical use (for example, see Non-Patent Document 1).
近年、画像データその他のデータを扱うデジタル複写機、MFP等の画像形成システム(画像形成装置)が様々な分野で使用されているが、今日では、さらなる高速化・高性能化・多機能化、さらには拡張性が要求されるようになってきている。 In recent years, image forming systems (image forming apparatuses) such as digital copiers and MFPs that handle image data and other data have been used in various fields. Today, however, even higher speeds, higher performance, more functions, Furthermore, extensibility has been required.
この点、従来のデジタル方式の画像形成システムは、当該システムの設計時点で大量のデータを処理するために必要な機能を満足する最も手頃なシステムを構築することを主眼としている。このような設計思想の下では、極力低価格なシステムを構築することができるものの、当該システムに関して簡単に変更したり拡張したりすることは難しく、拡張性に欠けるものとなっている。例えば、画像形成システムを構成する回路の大部分が、1つの回路基板上に実装され、処理制御機構がほぼ1つのユニットで構成されることとなる。このような構成で、高速化、高性能化、多機能化への対応をとる場合、変更がたとえ一部の回路に関するものであっても、その都度、回路基板全体の交換や、回路基板の設計変更が余儀なくされ、結果として、開発費用と開発期間を要し、拡張性に欠けるものである。 In this regard, the conventional digital image forming system is mainly intended to construct the most affordable system that satisfies the functions necessary for processing a large amount of data at the time of designing the system. Under such a design philosophy, a low-cost system can be constructed as much as possible, but it is difficult to easily change or expand the system, and the system is not scalable. For example, most of the circuits constituting the image forming system are mounted on one circuit board, and the processing control mechanism is configured by almost one unit. In such a configuration, when taking measures for high speed, high performance, and multi-function, even if the change is related to a part of the circuit, in each case, the entire circuit board is replaced or the circuit board is changed. As a result, design changes are forced, and as a result, development costs and development periods are required, and scalability is lacking.
このような複写装置を構成する場合の新たなアプローチの一つとして、パソコンなどのコンピュータシステムの場合と同様に、PCIバスを使用したアーキテクチャを採用することが提案されている(例えば、特許文献1参照)。この場合、コントローラと、画像処理部や画像記録部などの機能部分との間をPCIバスにより接続することとなる。特許文献1の場合であれば、プロセッサ及びメモリを主要部とし、この主要部と複写装置を構成する種々の機能部分との間がPCIバスで接続される。 As one of new approaches when constructing such a copying apparatus, it has been proposed to adopt an architecture using a PCI bus as in the case of a computer system such as a personal computer (for example, Patent Document 1). reference). In this case, the controller and functional parts such as an image processing unit and an image recording unit are connected by a PCI bus. In the case of Patent Document 1, a processor and a memory are main parts, and the main part and various functional parts constituting the copying apparatus are connected by a PCI bus.
このようにPCIバスを利用することで、制御データや画像データをPCIバスという共通の伝送ライン上に乗せ、このPCIバスを介して双方向で伝送でき、かつ、機能モジュールの変更や追加も可能となるので、装置ないしはシステムの高性能化や多機能化の要求に応えるのが容易と考えられる。 By using the PCI bus in this way, control data and image data can be placed on a common transmission line called the PCI bus, transmitted bidirectionally via this PCI bus, and functional modules can be changed or added. Therefore, it is considered easy to meet the demand for higher performance and multi-functionality of the device or system.
しかし、PCIバスは、パラレル方式で制御コマンドや画像データなどを転送するため、配線数が多くインタフェースコストがかかるものである。また、プロセッサやメモリシステムを搭載したマザーボード上において、PCIバスを利用する個々の機能モジュールを一箇所に集中して配置させる必要があり、レイアウトの自由度がなく、実際には、多機能化に柔軟に応えるのが難しい。 However, since the PCI bus transfers control commands, image data, and the like in a parallel system, the number of wires is large and the interface cost is high. In addition, it is necessary to concentrate individual function modules that use the PCI bus on a motherboard equipped with a processor and a memory system, and there is no freedom in layout. It is difficult to respond flexibly.
加えて、パラレルにデータ転送する場合、信号線同士でのデータのずれや不揃いが発生し、また、信号線同士が電圧の影響を与え合うクロストーク現象が生じ、高速データ転送に適していないため、PCIバスでは高速化の要求に応えるのが難しい。即ち、パラレル方式のPCIバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像形成装置に使用するには、転送レートが低い段階にきている。 In addition, when transferring data in parallel, data shifts and irregularities occur between the signal lines, and a crosstalk phenomenon in which the signal lines affect the voltage occurs, which is not suitable for high-speed data transfer. In PCI buses, it is difficult to meet the demand for higher speed. That is, the parallel PCI bus has problems such as racing and skew, and the transfer rate is at a low stage for use in a high-speed and high-quality image forming apparatus.
また、複数のモジュールをPCIバスに接続すると、他のモジュールと競合しないように、入出力アドレスやIRQ(Interrupt Request)を割り当てて1つのPCIバスを共用しなければならない。つまり、モジュール間を時分割でデータ転送しなければならず、高速データ転送が難しい。 In addition, when a plurality of modules are connected to the PCI bus, one PCI bus must be shared by assigning an input / output address and an IRQ (Interrupt Request) so as not to compete with other modules. That is, data must be transferred between modules in a time-sharing manner, and high-speed data transfer is difficult.
一方、特許文献2によれば、内部インタフェースとして、高速シリアルインタフェース、例えばIEEE1394バスやUSBを使用することにより、自由度の高いシステムを構築することが可能とされている。これによると、デジタル複写機全体を制御するMBDに、感光体上に画像の書込みを行うための書込みレーザを制御するLDU、スキャナを制御するSCD、及び、ユーザが動作指示を与えるための操作パネルを制御するPCUを、高速シリアルインタフェースを介してシリアルケーブルで直接接続することとしている。
On the other hand, according to
しかし、より一層の高速・高画質化への要求が高まっている今日においては、特許文献2のようにIEEE1394バスやUSBのような汎用バスを用いた構成では、十分な高速データ転送を行うのが厳しくなっている。また、ハードウエアの電気的、物理的制約で、拡張性を確保することも難しくなっている。さらに、高速転送や拡張性を確保しようとすると、バス幅の増大による、基板設計難、基板コストアップ、ASICピン数の増大によるコストアップ等の問題が発生している。
However, in today's demand for higher speed and higher image quality, a configuration using a general-purpose bus such as IEEE1394 bus or USB as in
一方、他の高速シリアルインタフェースとして、PCIバス方式の後継規格に当るPCI Express(登録商標)なるインタフェースも提案され、実用化の段階にきている(例えば、非特許文献1参照)。 On the other hand, as another high-speed serial interface, an interface called PCI Express (registered trademark) corresponding to a successor standard of the PCI bus system has been proposed and is in a practical stage (for example, see Non-Patent Document 1).
本発明の目的は、PCI Expressのようなインタフェース技術を画像形成システムに応用することで、さらなる高速化を実現するとともに、拡張性を増大させることである。 An object of the present invention is to realize further speedup and increase expandability by applying an interface technology such as PCI Express to an image forming system.
また、前述の特許文献2の場合、複数の画像データの転送を同時に行う際の問題については言及されていない。また、シリアルであり自由度の高いシステムを構築できるようになるため、複数のトラフィックが発生するようになるが、ライン同期転送のタイミング制約等の影響については言及されていない。
Further, in the case of the above-described
本発明のさらなる目的は、例えばスケーラビリティが高い等の特徴を有するPCI Express規格のような高速シリアルバスを有効に活用することにより、ライン同期転送のタイミング制約があっても、高速な画像データ出力や同時転送を可能にすることである。 A further object of the present invention is to effectively use a high-speed serial bus such as the PCI Express standard having features such as high scalability, so that even if there is a timing restriction of line synchronous transfer, high-speed image data output or It is to enable simultaneous transfer.
本発明の画像形成システムは、構成要素となるシリアル通信制御部と各々少なくとも1つの画像入力部、画像出力部、画像処理部及びプリンタコントローラとのうちの少なくとも一部同士が高速シリアルバスにより接続されている。 In the image forming system of the present invention, at least a part of a serial communication control unit as a component and at least one of an image input unit, an image output unit, an image processing unit, and a printer controller are connected by a high-speed serial bus. ing.
また本発明の画像形成システムにおいて、前記処理部と、前記シリアル通信制御部を有する前記プリンタコントローラとの間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, the processing unit and the printer controller having the serial communication control unit are connected by the high-speed serial bus.
また本発明の画像形成システムにおいて、前記シリアル通信制御部を有する前記処理部と、前記記憶部との間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, the processing unit having the serial communication control unit and the storage unit are connected by the high-speed serial bus.
また本発明の画像形成システムにおいて、前記画像入力部、前記出力部、前記処理部及び前記記憶部の各々と、前記シリアル通信制御部との間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, the image input unit, the output unit, the processing unit, and the storage unit are connected to the serial communication control unit by the high-speed serial bus.
また本発明の画像形成システムにおいて、前記画像入力部、前記出力部及び前記処理部の各々と、前記シリアル通信制御部を有する前記記憶部との間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, each of the image input unit, the output unit, and the processing unit and the storage unit having the serial communication control unit are connected by the high-speed serial bus.
また本発明の画像形成システムにおいて、前記プリンタコントローラ、前記画像出力部及び前記画像処理部の各々と、前記シリアル通信制御部を有する前記画像入力部との間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, the printer controller, the image output unit, and the image processing unit are connected to the image input unit having the serial communication control unit by the high-speed serial bus. .
また本発明の画像形成システムにおいて、前記画像入力部、前記画像出力部及び前記プリンタコントローラの各々と、前記シリアル通信制御部を有する前記画像処理部との間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, the image input unit, the image output unit, and the printer controller are connected to the image processing unit having the serial communication control unit by the high-speed serial bus. .
また本発明の画像形成システムにおいて、前記画像入力部、前記プリンタコントローラ及び前記画像処理部の各々と、前記シリアル通信制御部を有する前記画像出力部との間が前記高速シリアルバスにより接続されている。 In the image forming system of the present invention, each of the image input unit, the printer controller, and the image processing unit and the image output unit having the serial communication control unit are connected by the high-speed serial bus. .
また本発明の画像形成システムにおいて、前記高速シリアルバス経路上にパケットスイッチが介在されている。 In the image forming system of the present invention , a packet switch is interposed on the high-speed serial bus path.
また本発明の画像形成システムにおいて、少なくとも前記画像出力部と前記記憶部とは、前記高速シリアルバス及び1段の前記パケットスイッチを介して近傍で接続されている。 In the image forming system of the present invention , at least the image output unit and the storage unit are connected in the vicinity via the high-speed serial bus and the one-stage packet switch.
また本発明の画像形成システムにおいて、前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記画像入力部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記画像出力部に転送させる。 In the image forming system of the present invention, the high-speed serial bus causes the image data to be transferred from the image input unit to the printer controller in synchronization with a line synchronization signal, and the image data is synchronized with the line synchronization signal. Transfer from the controller to the image output unit.
即ち、構成要素となるシリアル通信制御部、画像入力部、画像出力部、画像処理部、プリンタコントローラ及び記憶部のうちの、前記処理部と、前記シリアル通信制御部を有する前記プリンタコントローラとの間、前記制御部を有する前記処理部と、前記プリンタコントローラとの間、又は、前記画像入力部、前記画像出力部、前記画像処理部及び前記記憶部の各々と、前記シリアル通信制御部を有する前記プリンタコントローラとの間が、高速シリアルバスにより接続され、かつ、前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記画像入力部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記画像出力部に転送させる構成とされている。この場合、前記高速シリアルバス経路上にパケットスイッチが介在されていてもよい。 That is, among the serial communication control unit, the image input unit, the image output unit, the image processing unit, the printer controller, and the storage unit, which are constituent elements, between the processing unit and the printer controller having the serial communication control unit The processing unit having the control unit and the printer controller, or each of the image input unit, the image output unit, the image processing unit, and the storage unit, and the serial communication control unit The printer controller is connected to the printer controller via a high-speed serial bus, and the high-speed serial bus is used to transfer image data from the image input unit to the printer controller in synchronization with a line synchronization signal and to synchronize with the line synchronization signal. The image data is transferred from the printer controller to the image output unit. . In this case, a packet switch may be interposed on the high-speed serial bus path.
また本発明の画像形成システムにおいて、前記プリンタコントローラから前記画像出力部への画像データの転送を、前記画像入力部から前記プリンタコントローラへの画像データの転送より優先的に行うようにした。 In the image forming system of the present invention, the transfer of image data from the printer controller to the image output unit is preferentially performed over the transfer of image data from the image input unit to the printer controller.
また本発明の画像形成システムにおいて、前記画像入力部ではメモリライトトランザクションを用い、前記画像出力部ではメモリリードトランザクションを用いることにより前記画像入力部と前記画像出力部とが画像データ転送のイニシエータとなるデータ転送方式によりデータ転送を行わせる。 In the image forming system of the present invention, the image input unit and the image output unit become initiators of image data transfer by using a memory write transaction in the image input unit and a memory read transaction in the image output unit. Data transfer is performed according to the data transfer method.
また本発明の画像形成システムにおいて、2つのトランザクションを別のトラフィッククラスTCに割り当てるようにした。 In the image forming system of the present invention , two transactions are assigned to different traffic classes TC.
また本発明の画像形成システムにおいて、仮想チャネルの設定により、前記画像出力部の前記メモリリードトランザクションのトラフィッククラスTCのプライオリティを前記画像入力部の前記メモリライトトランザクションのトラフィッククラスTCのプライオリティより高くした。 In the image forming system of the present invention, the priority of the traffic class TC of the memory read transaction of the image output unit is made higher than the priority of the traffic class TC of the memory write transaction of the image input unit by setting a virtual channel.
また本発明の画像形成システムにおいて、前記メモリリードトランザクションが全て発行されてから前記メモリライトトランザクションが発行されるようにストリクトプライオリティを設定した。 In the image forming system of the present invention , the strict priority is set so that the memory write transaction is issued after all the memory read transactions are issued.
また本発明の画像形成システムにおいて、前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記画像処理部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記画像出力部に転送させる。 In the image forming system of the present invention, the image data is transferred from the image processing unit to the printer controller in synchronization with a line synchronization signal by the high-speed serial bus, and the image data is synchronized with the line synchronization signal in the printer. Transfer from the controller to the image output unit.
また本発明の画像形成システムにおいて、前記プリンタコントローラから前記画像出力部への画像データの転送を、前記画像処理部から前記プリンタコントローラへの画像データの転送より優先的に行うようにした。 In the image forming system of the present invention, image data is transferred from the printer controller to the image output unit with priority over image data transfer from the image processing unit to the printer controller.
また本発明の画像形成システムにおいて、前記処理部ではメモリライトトランザクションを用い、前記画像出力部ではメモリリードトランザクションを用いることにより前記画像処理部と前記画像出力部とが画像データ転送のイニシエータとなるデータ転送方式によりデータ転送を行わせる。 Further, in the image forming system of the present invention, the processing unit uses a memory write transaction, and the image output unit uses a memory read transaction, so that the image processing unit and the image output unit serve as initiators of image data transfer. Data transfer is performed according to the transfer method.
また本発明の画像形成システムにおいて、2つのトランザクションを別のトラフィッククラスTCに割り当てるようにした。 In the image forming system of the present invention , two transactions are assigned to different traffic classes TC.
また本発明の画像形成システムにおいて、仮想チャネルの設定により、前記画像出力部の前記メモリリードトランザクションのトラフィッククラスTCのプライオリティを前記画像処理部の前記メモリライトトランザクションのトラフィッククラスTCのプライオリティより高くした。 In the image forming system of the present invention, the priority of the traffic class TC of the memory read transaction of the image output unit is made higher than the priority of the traffic class TC of the memory write transaction of the image processing unit by setting a virtual channel.
また本発明の画像形成システムにおいて、前記メモリリードトランザクションが全て発行されてから前記メモリライトトランザクションが発行されるようにストリクトプライオリティを設定した。 In the image forming system of the present invention , the strict priority is set so that the memory write transaction is issued after all the memory read transactions are issued.
また本発明の画像形成システムにおいて、前記高速シリアルバス経路上にパケットスイッチが介在され、前記画像入力部と前記画像出力部と前記プリンタコントローラとが各々前記パケットスイッチの別のポートに接続され、前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記画像入力部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記画像出力部に転送させる2つのトランザクションを同一のトラフィッククラスTCに割当て、前記パケットスイッチにおけるポートアービトレーションにより、前記プリンタコントローラから前記画像出力部への画像データの転送を、前記画像入力部から前記プリンタコントローラへの画像データの転送より優先的に行うようにした。 In the image forming system of the present invention , a packet switch is interposed on the high-speed serial bus path, and the image input unit, the image output unit, and the printer controller are each connected to another port of the packet switch, By using a high-speed serial bus, image data is transferred from the image input unit to the printer controller in synchronization with a line synchronization signal, and image data is transferred from the printer controller to the image output unit in synchronization with a line synchronization signal. Two transactions are assigned to the same traffic class TC, and the port arbitration in the packet switch transfers image data from the printer controller to the image output unit, and transfers image data from the image input unit to the printer controller. It was to carry out than preferentially feed.
また本発明の画像形成システムにおいて、前記パケットスイッチにおけるポートアービトレーションは、ラウンドロビン(RR)による。 In the image forming system of the present invention, port arbitration in the packet switch is based on round robin (RR).
また本発明の画像形成システムにおいて、前記パケットスイッチにおけるポートアービトレーションは、ウエイテッドラウンドロビン(WRR)による。 In the image forming system of the present invention, port arbitration in the packet switch is based on weighted round robin (WRR).
また本発明の画像形成システムにおいて、前記パケットスイッチにおけるポートアービトレーションは、タイムベースウエイテッドラウンドロビン(TBWRR)による。 In the image forming system of the present invention, the port arbitration in the packet switch is based on time base weighted round robin (TBWRR).
また本発明の画像形成システムにおいて、前記高速シリアルバス経路上にパケットスイッチが介在され、前記画像入力部と前記画像出力部と前記プリンタコントローラとが各々前記パケットスイッチの別のポートに接続され、前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記画像入力部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記出力部に転送させる2つのトランザクションを別のトラフィッククラスTCに割当て、前記スイッチにおける出力ポートの仮想チャネルVCのアービトレーションのストリクトプライオリティの設定により、前記プリンタコントローラから前記出力部への画像データの転送を、前記画像入力部から前記プリンタコントローラへの画像データの転送より優先的に行うようにした。 In the image forming system of the present invention , a packet switch is interposed on the high-speed serial bus path, and the image input unit, the image output unit, and the printer controller are each connected to another port of the packet switch, Two high-speed serial buses transfer image data from the image input unit to the printer controller in synchronization with a line synchronization signal, and transfer image data from the printer controller to the output unit in synchronization with a line synchronization signal. The transaction is assigned to another traffic class TC, and the strict priority of arbitration of the virtual channel VC of the output port in the switch is used to transfer the image data from the printer controller to the output unit. It was performed in preference to the transfer of image data to the printer controller.
また本発明の画像形成システムにおいて、前記高速シリアルバスは、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルバスである。 In the image forming system of the present invention, the high-speed serial bus is a high-speed serial bus in which a communication channel independent of transmission and reception is established point-to-point as a data communication network having a tree structure.
また本発明の画像形成システムにおいて、前記高速シリアルバスは、PCI Express 規格の高速シリアルバスである。 In the image forming system of the present invention, the high-speed serial bus is a PCI Express standard high-speed serial bus.
本発明によれば、画像形成システムの内部で高速シリアルバスにより構成要素となるデバイス間を適宜接続しているので、それらのデバイスの電気系を別個の基板上に実装して構成することができ、高速性を損なうことなく、設計上の自由度を大幅に拡張することができ、基板面積低減によるコストダウンも図ることができる。 According to the present invention, the devices constituting the constituent elements are appropriately connected by the high-speed serial bus inside the image forming system, so that the electrical system of these devices can be mounted on a separate substrate. The design freedom can be greatly expanded without impairing the high speed, and the cost can be reduced by reducing the substrate area.
また発明によれば、プリンタコントローラがシリアル通信制御部を有しているので、プリンタコントローラが有するCPUリソースを兼用することができる。 According to the invention, since the printer controller has the serial communication control unit, the CPU resource of the printer controller can be shared.
また発明によれば、画像処理部がシリアル通信制御部を有しているので、画像処理部が有するCPUリソースを兼用することができ、よって、プリンタコントローラを後付けするようなアプリケーション拡張、例えば、コピー機能からMFP機能への拡張、が可能となる。 According to the invention, since the image processing unit has the serial communication control unit, the CPU resource of the image processing unit can be shared. The function can be extended to the MFP function.
また発明によれば、構成要素中、シリアル通信制御部が独立しているため、アプリケーション拡張の自由度を最大に発揮させることができる。 According to the invention, since the serial communication control unit is independent among the constituent elements, it is possible to maximize the degree of freedom of application expansion.
また発明によれば、画像入力部と画像出力部の拡張の自由度を増大させることができる。 According to the invention, the degree of freedom of expansion of the image input unit and the image output unit can be increased.
また発明によれば、画像入力部がシリアル通信制御部を有しているので、画像入力部が有するCPUリソースを兼用することができ、また、画像入力部のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。 According to the invention, since the image input unit has the serial communication control unit, the CPU resource of the image input unit can be shared, and other functions can be performed based on the application of the image input unit. Application expansion that will be retrofitted can be easily realized.
また発明によれば、画像処理部がシリアル通信制御部を有しているので、画像処理部が有するCPUリソースを兼用することができる。 According to the invention, since the image processing unit has the serial communication control unit, the CPU resource of the image processing unit can be shared.
また発明によれば、画像出力部がシリアル通信制御部を有しているので、画像出力部が有するCPUリソースを兼用することができ、また、画像出力部のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。 According to the invention, since the image output unit has the serial communication control unit, the CPU resource of the image output unit can be shared, and other functions can be performed based on the application of the image output unit. Application expansion that will be retrofitted can be easily realized.
また発明によれば、高速シリアルバス経路上に高速シリアルインタフェースの通信パケットをルーティングする機能を有するパケットスイッチが介在されているので、シリアル通信制御部を有する構成要素の出力を複数持たなくてもよくなる上に、パケットスイッチの有する拡張性に基づき必要に応じて拡張でき、拡張性を増大させることができる。 According to the invention, since the packet switch having the function of routing the communication packet of the high-speed serial interface is interposed on the high-speed serial bus path, it is not necessary to have a plurality of outputs of the components having the serial communication control unit. In addition, it can be expanded as necessary based on the expandability of the packet switch, and the expandability can be increased.
また発明によれば、ライン同期信号に同期させて画像データを転送させる必要がある等、高速処理上のタイミング制御の厳しい画像出力部と記憶部とを高速シリアルバス及び1段のみのパケットスイッチを介して近傍で接続しているので、データ転送の遅延を抑え、記憶部から画像出力部への高速データ転送に対処することができる。 According to the invention, the image output unit and the storage unit, which require strict timing control in high-speed processing, such as the necessity to transfer the image data in synchronization with the line synchronization signal, are combined with a high-speed serial bus and a single-stage packet switch. Therefore, it is possible to cope with high-speed data transfer from the storage unit to the image output unit.
また発明によれば、色々なアービトレーションを想定した場合、各々のアービトレーションに応じて木目細やかなデータ転送制御を実現することができる。例えば、ライン同期信号のタイミング制約があっても、高速で画像データの出力が可能となり、複数の画像データ転送を同時に行わせることができる。 Further, according to the invention, when various arbitrations are assumed, fine data transfer control can be realized according to each arbitration. For example, even if there is a timing constraint on the line synchronization signal, image data can be output at high speed, and a plurality of image data transfers can be performed simultaneously.
また発明によれば、高速シリアルバスとして、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立される高速シリアルバス、例えば、スケーラビリティが高い等の特徴を有するPCI Express規格の高速シリアルバスを用いているので、請求項1ないし27記載の発明の効果を容易に実現することができる。 According to the invention, as a high-speed serial bus, a high-speed serial bus in which a communication channel independent of transmission and reception is established point-to-point as a tree-structured data communication network, for example, a high-speed PCI Express standard having features such as high scalability Since the serial bus is used, the effect of the invention of claims 1 to 27 can be easily realized.
本発明を実施するための最良の形態について図面を参照して説明する。 The best mode for carrying out the present invention will be described with reference to the drawings.
[PCI Express規格の概要]
まず、本実施の形態は高速シリアルバスの一つであるPCI Express(登録商標)を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献1の一部抜粋により説明する。ここに、高速シリアルバスとは、1本の伝送路を用いてシリアル(直列)伝送により高速(100Mbps程度以上)にデータをやり取りすることができるインタフェースを意味する。
[Outline of PCI Express standard]
First, this embodiment uses PCI Express (registered trademark), which is one of high-speed serial buses. As an assumption of this embodiment, an outline of the PCI Express standard is a part of Non-Patent Document 1. Explained with excerpts. Here, the high-speed serial bus means an interface capable of exchanging data at high speed (about 100 Mbps or more) by serial (serial) transmission using a single transmission line.
PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。 PCI Express is a standardized expansion bus that can be used for all computers as a successor to PCI. In general, low-voltage differential signal transmission, point-to-point independent communication channels, and packetization Split transactions and high scalability due to differences in link configuration.
図1に既存のPCIシステム、図2にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、CPU100やAGPグラフィックス101やメモリ102が接続されたホストブリッジ103に対して、PCI-X(PCIの上位互換規格)デバイス104a,104bがPCI-Xブリッジ105aを介して接続されたり、PCIデバイス104c,104dが接続されたPCIブリッジ105bやPCIバススロット106が接続されたPCIブリッジ107がPCIブリッジ105cを介して接続されたりしたツリー構造(木構造)とされている。
FIG. 1 shows a configuration example of an existing PCI system, and FIG. 2 shows a configuration example of a PCI Express system. In the existing PCI system, PCI-X (PCI upward compatible standard) devices 104a and 104b connect the PCI-X bridge 105a to the
これに対して、PCI Expressシステムにあっては、CPU110やメモリ111が接続されたルートコンプレックス112に対して、PCI Expressグラフィックス113がPCI Express114aにより接続され、また、エンドポイント115aやレガシーエンドポイント116aがPCI Express114bにより接続されたスイッチ117aがPCI Express114cにより接続され、さらには、エンドポイント115bやレガシーエンドポイント116bがPCI Express114dにより接続されたスイッチ117bやPCIバススロット118が接続されたPCIブリッジ119がPCI Express114eにより接続されたスイッチ117cがPCI Express114fにより接続されたツリー構造(木構造)とされている。
On the other hand, in the PCI Express system, the
実際に想定されるPCI Expressプラットホーム例を図3に示す。図示例は、デスクトップ/モバイルへの適用例を示し、CPU121がCPUホストバス122により接続され、メモリ123が接続されたメモリハブ124(ルートコンプレックスに相当する)に対して、例えば、グラフィックス125がx16のPCI Express126aにより接続され、また、変換機能を有するI/Oハブ127がPCI Express126bにより接続されている。このI/Oハブ127には、例えば、Serial ATA128によりストレージ129が接続され、LPC130によりローカルI/O131が接続され、USB 2.0132やPCIバススロット133が接続されている。さらには、I/Oハブ127には、PCI Express126cによりスイッチ134が接続され、このスイッチ134には、各々、PCI Express126d,126e,126fによりモバイルドック135、ギガビットイーサネット136(イーサネットは登録商標)、アドインカード137が接続されている。
An example of an actually assumed PCI Express platform is shown in FIG. The illustrated example shows an application example to desktop / mobile. For example,
即ち、PCI Expressシステムでは、従来のPCI,PCI-X,AGPといったバスがPCI Expressで置き換わり、既存のPCI/PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394,Serial ATA,USB 2.0などの既存のバスはI/OハブによりPCI Expressに接続される。 That is, in the PCI Express system, the conventional PCI, PCI-X, AGP bus is replaced with PCI Express, and a bridge is used to connect an existing PCI / PCI-X device. Connection between chipsets is also PCI Express connection, and existing buses such as IEEE1394, Serial ATA, and USB 2.0 are connected to PCI Express by an I / O hub.
[PCI Expressの構成要素]
A.ポート(Port)/レーン(Lane)/リンク(Link)
図4に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ/レシーバの集合で、論理的にはコンポーネント・リンク間を1対1で接続(ポイント・ツー・ポイント)するインタフェースを意味する。転送レートは、例えば片方向2.5Gbpsとされている。レーンは、例えば0.8Vの差動信号ペアのセットで、送信側の信号ペア(2本)、受信側の信号ペア(2本)からなる。リンクは、2つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「xNリンク」はN本のレーンから構成され、現在の規格では、N=1,2,4,8,16,32が定義されている。図示例は、x4リンク例である。例えば、図5に示すように、デバイスA,B間を結ぶこのレーン幅Nを可変することにより、スケーラブルなバンド幅を構成することが可能となる。
[Components of PCI Express]
A. Port / Lane / Link
FIG. 4 shows the structure of the physical layer. A port is a set of transmitters / receivers that are physically in the same semiconductor and form a link, and logically means an interface that connects component links in a one-to-one relationship (point-to-point). . The transfer rate is, for example, 2.5 Gbps in one direction. The lane is, for example, a set of 0.8 V differential signal pairs, and includes a transmission-side signal pair (two) and a reception-side signal pair (two). A link is a collection of lanes connecting two ports and the two ports, and is a dual simplex communication bus between components. The “xN link” is composed of N lanes, and N = 1, 2, 4, 8, 16, 32 are defined in the current standard. The illustrated example is an x4 link example. For example, as shown in FIG. 5, by changing the lane width N connecting the devices A and B, a scalable bandwidth can be configured.
B.ルートコンプレックス(Root Complex)
ルートコンプレックス112は、I/O構造の最上位に位置し、CPUやメモリサブシステムをI/Oに接続する。ブロック図などでは、図3に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス112(又は、124)は、1つ以上のPCI Expressポート(ルートポート)(図2中では、ルートコンプレックス112中の四角で示す)を持ち、各々のポートは独立したI/O階層ドメインを形成する。I/O階層ドメインは、単純なエンドポイントである場合(例えば、図2中のエンドポイント115a側の例)や、多数のスイッチやエンドポイントから形成される場合(例えば、図2中のエンドポイント115bやスイッチ117b,115c側の例)がある。
B. Root Complex
The
C.エンドポイント(End Point)
エンドポイント115は、タイプ00hのコンフィグレーション空間ヘッダを持つデバイス(具体的には、ブリッジ以外のデバイス)で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはBAR(ベースアドレスレジスタ)でI/Oリソースを要求せず、このためI/Oリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。
C. End point
The
D.スイッチ(Switch)
スイッチ117(又は、134)は、2つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図6に示すように、仮想PCI-PCIブリッジ141の集合体として認識される。図中、両矢印はPCI Expressリンク114(又は、126)を示し、142a〜142dはポートを示す。このうち、ポート142aはルートコンプレックスに近い方のアップストリームポートであり、ポート142b〜142dはルートコンプレックスから遠い方のダウンストリームポートである。
D. Switch
The switch 117 (or 134) couples two or more ports and performs packet routing between the ports. From the configuration software, the switch is recognized as a collection of virtual PCI-PCI bridges 141 as shown in FIG. In the figure, double-headed arrows indicate PCI Express links 114 (or 126), and 142a to 142d indicate ports. Of these, the port 142a is an upstream port closer to the root complex, and the
E.PCI Express114e−PCIブリッジ119
PCI ExpressからPCI/PCI-Xへの接続を提供する。これにより、既存のPCI/PCI-XデバイスをPCI Expressシステム上で使用することができる。
Provides connection from PCI Express to PCI / PCI-X. Thereby, an existing PCI / PCI-X device can be used on the PCI Express system.
[階層アーキテクチャ]
従来のPCIのアーキテクチャは、図7(a)に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図7(b)に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア151、最下位の機構(メカニカル)部152間に、トランザクション層153、データリンク層154、物理層155を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。
[Hierarchical architecture]
As shown in FIG. 7A, the conventional PCI architecture has a structure in which protocols and signaling are closely related and has no concept of hierarchy. In PCI Express, as shown in FIG. 7B, Like general communication protocols and InfiniBand, it has an independent hierarchical structure, and specifications are defined for each layer. In other words, a
PCI Expressのアーキテクチャの中心となるのは、トランザクション層153、データリンク層154、物理層155であり、各々図8を参照して説明する以下のような役割を持つ。
The core of the PCI Express architecture is a
A.トランザクション層153
トランザクション層153は、最上位に位置し、トランザクションレイヤパケット(TLP)の組み立て、分解機能を持つ。トランザクションレイヤパケット(TLP)は、リード/ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層153は、トランザクションレイヤパケット(TLP)のためのクレジットを用いたフロー制御を行う。各層153〜155におけるトランザクションレイヤパケット(TLP)の概要を図9に示す(詳細は、後述する)。
The
B.データリンク層154
データリンク層154の主な役割は、エラー検出/訂正(再送)によりトランザクションレイヤパケット(TLP)のデータ完全性を保証することと、リンク管理である。データリンク層154間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット(TLP)と区別するために、データリンクレイヤパケット(DLLP)と呼ばれる。
B.
The main role of the
C.物理層155
物理層155は、ドライバ、入力バッファ、パラレル−シリアル/シリアル−パラレル変換器、PLL、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層155は、データリンク層154/トランザクション層153を実際のリンクで使用される信号技術から独立させる役目も持っている。
The
なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。 The PCI Express hardware configuration uses a technology called embedded clock, there is no clock signal, the clock timing is embedded in the data signal, and the receiving side is based on the crosspoint of the data signal. The clock is extracted.
[コンフィグレーション空間]
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが256バイトであるのに対して、図10に示すように、4096バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス(ホストブリッジなど)に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス(コンフィグレーションリード/ライト)で行われ、バス/デバイス/機能/レジスタ番号はメモリアドレスにマップされている。
[Configuration space]
PCI Express has a configuration space like conventional PCI, but its size is expanded to 4096 bytes as shown in FIG. 10, whereas conventional PCI has 256 bytes. As a result, sufficient space is secured in the future even for devices (such as host bridges) that require a large number of device-specific register sets. In PCI Express, the configuration space is accessed by accessing a flat memory space (configuration read / write), and the bus / device / function / register number is mapped to a memory address.
当該空間の先頭256バイトは、PCIコンフィグレーション空間として、BIOSや従来のOSからI/Oポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。00hから3FhまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のOSやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ(プロセッサが直接I/Oレジスタをアクセスする方式)を継承している。しかし、PCI Expressで拡張された機能(例えば、同期転送やRAS(Reliability,Availability and Serviceability)などの機能)を使用するには、4KバイトのPCI Express拡張空間にアクセスできるようにする必要がある。 The first 256 bytes of the space can be accessed as a PCI configuration space by a method using an I / O port from a BIOS or a conventional OS. The function of converting conventional access to PCI Express access is implemented on the host bridge. From 00h to 3Fh, it is a PCI2.3 compatible configuration header. As a result, a conventional OS and software can be used as they are except for functions extended by PCI Express. That is, the software layer in PCI Express inherits a load / store architecture (a method in which a processor directly accesses an I / O register) that is compatible with the existing PCI. However, in order to use functions expanded by PCI Express (for example, functions such as synchronous transfer and RAS (Reliability, Availability and Serviceability)), it is necessary to make it possible to access a 4 Kbyte PCI Express expansion space.
なお、PCI Expressとしては様々なフォームファクタ(形状)が考えられるが、具体化している例としては、アドインカード、プラグインカード(Express Card)、Mini PCI Expressなどがある。 Various form factors (shapes) are conceivable as PCI Express. Examples of specific examples include add-in cards, plug-in cards (Express Cards), and Mini PCI Express.
[PCI Express のアーキテクチャの詳細]
PCI Express のアーキテクチャの中心となっているトランザクション層153、データリンク層154、物理層155について、各々詳細に説明する。
[PCI Express architecture details]
The
A.トランザクション層153
トランザクション層153の主な役割は、前述したように、上位のソフトウェア層151と下位のデータリンク層154との間でトランザクションレイヤパケット(TLP)の組み立てと分解を行うことである。
The main role of the
a.アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間(メモリ空間とのデータ転送用)、I/O空間(I/O空間とのデータ転送用)、コンフィグレーション空間(デバイスのコンフィグレーションとセットアップ用)に加えて、メッセージ空間(PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信(交換)用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される)が追加され、4つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている(メモリ空間、I/O空間、コンフィグレーション空間は、リード/ライト、メッセージ空間は基本(ベンダ定義含む))。
a. Address space and transaction type
In PCI Express, memory space (for data transfer with memory space), I / O space (for data transfer with I / O space), and configuration space (device configuration and setup) supported by conventional PCI In addition to message space (in-band event notification between PCI Express devices and general message transmission (exchange) ... Interrupt requests and confirmations are communicated by using the message as a "virtual wire" And four address spaces are defined. Transaction types are defined for each space (memory space, I / O space, configuration space is read / write, and message space is basic (including vendor definition)).
b.トランザクションレイヤパケット(TLP)
PCI Expressは、パケット単位で通信を行う。図9に示したトランザクションレイヤパケット(TLP)のフォーマットにおいて、ヘッダのヘッダ長は3DW(DWはダブルワードの略;合計12バイト)又は4DW(16バイト)で、トランザクションレイヤパケット(TLP)のフォーマット(ヘッダ長とペイロードの有無)、トランザクションタイプ、トラフィッククラス(TC)、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は1024DW(4096バイト)である。
b. Transaction layer packet (TLP)
PCI Express performs communication in units of packets. In the transaction layer packet (TLP) format shown in FIG. 9, the header length of the header is 3DW (DW is an abbreviation of double word; total 12 bytes) or 4DW (16 bytes), and the transaction layer packet (TLP) format ( Information such as header length and presence / absence of payload), transaction type, traffic class (TC), attribute, and payload length are included. The maximum payload length in the packet is 1024 DW (4096 bytes).
ECRCは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット(TLP)部分の32ビットCRCである。これは、スイッチ内部などでトランザクションレイヤパケット(TLP)にエラーが発生した場合、LCRC(リンクCRC)ではエラーを検出できないためである(エラーとなったTLPでLCRCが再計算されるため)。 ECRC is an end-to-end data integrity guarantee and is a 32-bit CRC of the transaction layer packet (TLP) portion. This is because when an error occurs in the transaction layer packet (TLP) inside the switch or the like, the LCRC (link CRC) cannot detect the error (because the LCRC is recalculated with the TLP in error).
リクエストは、完了パケットが不要なものと必要なものとがある。 Some requests do not require a completion packet, and some requests.
c.トラフィッククラス(TC)と仮想チャネル(VC)
上位のソフトウェアは、トラフィッククラス(TC)を使用することによりトラフィックの差別化(優先度をつける)を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス(TC)はTC0からTC7まで8つある。
c. Traffic class (TC) and virtual channel (VC)
Upper software can differentiate (prioritize) traffic by using a traffic class (TC). For example, video data can be transferred with priority over network data. There are eight traffic classes (TC) from TC0 to TC7.
仮想チャネル(VC:Vertual Channel)は、各々独立した仮想通信バス(同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム)で、各々がリソース(バッファやキュー)を持ち、図11に示すように、独立したフロー制御を行う。これにより、1つの仮想チャネルのバッファが満杯の状態(full)になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には1つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図11中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。VC0は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル(VC1〜VC7)が実装される。図11中の実線矢印は、デフォルト仮想チャネル(VC0)を示し、破線矢印はその他の仮想チャネル(VC1〜VC7)を示している。 A virtual channel (VC) is an independent virtual communication bus (a mechanism that uses a plurality of independent data flow buffers sharing the same link), each having resources (buffers and queues) As shown in FIG. 11, independent flow control is performed. Thereby, even if the buffer of one virtual channel becomes full (full), the transfer of another virtual channel can be performed. In other words, it can be used effectively by physically dividing one link into a plurality of virtual channels. For example, as shown in FIG. 11, when a route link is divided into a plurality of devices via a switch, the priority of traffic of each device can be controlled. VC0 is indispensable, and other virtual channels (VC1 to VC7) are mounted in accordance with the cost performance trade-off. The solid line arrow in FIG. 11 indicates the default virtual channel (VC0), and the broken line arrow indicates the other virtual channels (VC1 to VC7).
トランザクション層内では、トラフィッククラス(TC)が仮想チャネル(VC)にマッピングされる。1つの仮想チャネル(VC)に対して1つ又は複数のトラフィッククラス(TC)をマッピングできる(仮想チャネル(VC)の数が少ない場合)。単純な例では、各トラフィッククラス(TC)から各仮想チャネル(VC)に1対1、全てのトラフィッククラス(TC)を仮想チャネルVC0にマッピングする、といったことが考えられる。TC0−VC0のマッピングは、必須/固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス(TC)を利用することで、トランザクションの優先度を制御することが可能となる。 Within the transaction layer, a traffic class (TC) is mapped to a virtual channel (VC). One or more traffic classes (TC) can be mapped to one virtual channel (VC) (when the number of virtual channels (VC) is small). In a simple example, it can be considered that each traffic class (TC) is mapped to each virtual channel (VC) on a one-to-one basis, and all traffic classes (TC) are mapped to the virtual channel VC0. The mapping of TC0-VC0 is essential / fixed, and the other mappings are controlled from the upper software. The software can control the priority of the transaction by using the traffic class (TC).
d.フロー制御
受信バッファのオーバーフローを避け、伝送順序を確立するためにフロー制御(FC:Flow Control)が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手(コンプリータ)にパケットが届いたことを確認することはできない。
d. Flow control Flow control (FC) is performed in order to avoid overflow of the reception buffer and establish the transmission order. Flow control is done point-to-point between links, not end-to-end. Therefore, it cannot be confirmed that the packet has reached the final partner (completer) by flow control.
PCI Expressのフロー制御は、クレジット・ベースで行われる(データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム)。即ち、受信側はリンク初期化時にバッファ容量(クレジット値)を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには6種類ある。 PCI Express flow control is performed on a credit basis (a mechanism that confirms the buffer availability on the receiving side before starting data transfer and prevents overflow and underflow). That is, the receiving side notifies the transmitting side of the buffer capacity (credit value) at the time of link initialization, and the transmitting side compares the credit value with the length of the packet to be transmitted, and transmits the packet only when there is a certain remaining. There are six types of credits.
フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット(DLLP)を使用して行われる。フロー制御はトランザクションレイヤパケット(TLP)のみに適用され、データリンクレイヤパケット(DLLP)には適用されない(DLLPは常時送受信可能)。 Flow control information exchange is performed using data link layer packets (DLLP) in the data link layer. The flow control is applied only to the transaction layer packet (TLP) and not to the data link layer packet (DLLP) (DLLP can always be transmitted / received).
B.データリンク層154
データリンク層154の主な役割は、前述したように、リンク上の2つのコンポーネント間での信頼性の高いトランザクションレイヤパケット(TLP)交換機能を提供することである。
B.
The main role of the
a.トランザクションレイヤパケット(TLP)の扱い
トランザクション層153から受け取ったトランザクションレイヤパケット(TLP)に対しては、先頭に2バイトのシーケンス番号、末尾に4バイトのリンクCRC(LCRC)を付加して、物理層155に渡す(図9参照)。トランザクションレイヤパケット(TLP)は、リトライバッファに保管され、相手から受信確認(ACK)が届くまで再送される。トランザクションレイヤパケット(TLP)の送信に失敗が続いた場合は、リンク異常であると判断して物理層155に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層154の状態はインアクティブに遷移する。
a. Handling of transaction layer packet (TLP) For the transaction layer packet (TLP) received from the
物理層155から受け取ったトランザクションレイヤパケット(TLP)は、シーケンス番号とリンクCRC(LCRC)が検査され、正常であればトランザクション層153に渡され、エラーがあった場合は再送を要求する。
The transaction layer packet (TLP) received from the
b.データリンクレイヤパケット(DLLP)
トランザクションレイヤパケット(TLP)は、物理層から送信されるときに自動的に図12に示すようなデータリンクレイヤパケット(DLLP)に分割されて各レーンに送信される。データリンク層154が生成するパケットは、データリンクレイヤパケット(DLLP)と呼ばれ、データリンク層154間でやり取りされる。データリンクレイヤパケット(DLLP)には、
・Ack/Nak:TLPの受信確認、リトライ(再送)
・InitFC1/InitFC2/UpdateFC:フロー制御の初期化とアップデート
・電源管理のためのDLLP
なる種類がある。
b. Data link layer packet (DLLP)
The transaction layer packet (TLP) is automatically divided into data link layer packets (DLLP) as shown in FIG. 12 and transmitted to each lane when transmitted from the physical layer. A packet generated by the
-Ack / Nak: TLP reception confirmation, retry (retransmission)
-InitFC1 / InitFC2 / UpdateFC: Flow control initialization and update-DLLLP for power management
There are different types.
図12に示すように、データリンクレイヤパケット(DLLP)の長さは6バイトで、種類を示すDLLPタイプ(1バイト)、DLLPの種類で固有の情報(3バイト)、CRC(2バイト)から構成される。 As shown in FIG. 12, the length of the data link layer packet (DLLP) is 6 bytes. From the DLLP type (1 byte) indicating the type, the information specific to the type of DLLP (3 bytes), and CRC (2 bytes) Composed.
C.物理層−論理サブブロック156
図8中に示す物理層155の論理サブブロック156での主な役割は、データリンク層154から受け取ったパケットを電気サブブロック157で送信できる形式に変換することである。また、物理層155を制御/管理する機能も有する。
C. Physical layer-
The main role of the
a.データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“0”や“1”が続かないように(長い期間、クロス・ポイントが存在しない状態が続かないようにするため)、データ符号化に8B/10B変換を用いる。変換されたデータは、図13中に示すように、シリアル変換され、LSBからレーン上に送信される。ここに、レーンが複数ある場合は(図13はx4リンクの場合を例示している)、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。
a. Data encoding and parallel-serial conversion
PCI Express uses 8B / 10B conversion for data encoding so that consecutive “0” s and “1” s do not continue (in order not to maintain a state where there is no cross point for a long period of time). The converted data is serial-converted and transmitted from the LSB onto the lane as shown in FIG. Here, when there are a plurality of lanes (FIG. 13 illustrates the case of x4 link), data is allocated to each lane in units of bytes before encoding. In this case, it looks like a parallel bus at first glance, but since the transfer is performed independently for each lane, the skew which is a problem with the parallel bus is greatly reduced.
b.電源管理とリンクステート
リンクの消費電力を低く抑えるために、表1に示すように、L0/L0s/L1/L2というリンクステートが定義されている。
b. Power management and link state As shown in Table 1, a link state of L0 / L0s / L1 / L2 is defined in order to keep the power consumption of the link low.
L0が通常モードで、L0sからL2へと低消費電力となるが、L0への復帰にも時間がかかるようになる。図14に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。 L0 is a normal mode, and power consumption is reduced from L0s to L2, but it takes time to return to L0. As shown in FIG. 14, by actively performing active state power management in addition to software power management, it is possible to reduce power consumption as much as possible.
D.物理層−電気サブブロック157
物理層155の電気サブブロック157での主な役割は、論理サブブロック156でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック156に渡すことである。
D. Physical layer—
The main role of the
a.ACカップリング
リンクの送信側では、ACカップリング用のコンデンサが実装される。これにより、送信側と受信側のDCコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。
a. AC coupling On the transmission side of the link, a capacitor for AC coupling is mounted. This eliminates the need for the DC common mode voltage on the transmission side and the reception side to be the same. For this reason, it is possible to use different designs, semiconductor processes, and power supply voltages on the transmission side and the reception side.
b.デエンファシス
PCI Expressでは、前述したように、8B/10Bエンコーディングによってできるだけ連続した“0”や“1”が続かないように処理されるが、連続した“0”や“1”が続くこともある(最大5回)。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、2つ目のビットからは差動電圧レベル(振幅)を3.5±0.5dB落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。
b. De-emphasis
In PCI Express, as described above, processing is performed so that continuous “0” and “1” do not continue as much as possible by 8B / 10B encoding, but continuous “0” and “1” may continue (maximum). 5 times). In this case, it is specified that the transmission side must perform de-emphasis transfer. When bits of the same polarity are consecutive, it is necessary to increase the noise margin of the signal received on the receiving side by dropping the differential voltage level (amplitude) from the second bit by 3.5 ± 0.5 dB. . This is called de-emphasis. Due to the frequency-dependent attenuation of the transmission line, there are many high-frequency components in the case of changing bits, and the waveform on the receiving side becomes small due to attenuation. Becomes larger. For this reason, de-emphasis is performed in order to make the waveform on the receiving side constant.
[画像形成システム]
本実施の形態のデジタル複写機やMFP等の画像形成システムは、その内部インタフェースに前述したようなPCI Express規格の高速シリアルバスを利用するようにしたものである。
[Image forming system]
The image forming system such as a digital copying machine or MFP according to the present embodiment uses a PCI Express standard high-speed serial bus as described above for its internal interface.
図15は、本実施の形態の画像形成システムの構成例を示す概略ブロック図である。本実施の形態の画像形成システム1は、例えばMFP等の機器に適用されるもので、その構成要素として、シリアル通信制御部2と画像入力部3と画像出力部4と画像処理部5とプリンタコントローラ6と記憶部9とを備える。ここに、シリアル通信制御部2は、インストールされているプログラム(ソフトウエア)に従いシリアル通信システムの制御を受け持つCPU等を含み、経路制御や経路判断等の処理を行うデバイス部分を含む。特に、PCI Express規格においては、ルートコンプレックスに相当する。画像入力部3とは、原稿画像等に基づく画像データを当該システム内に取り込むためのデバイスやユニット部分を示し、例えば、原稿画像を光電的に読み取って画像データを取得するスキャナエンジン等により構成されている。画像出力部4とは、画像データを紙などに印刷出力するデバイスやユニット部分を示し、例えば、電子写真方式のプロッタ(プリンタ)エンジン等により構成されている。画像処理部5とは、画像データに対して、γ補正、色変換、シェーディング補正、階調補正、地肌補正、拡大・縮小、回転、圧縮・伸長、等の何らかの画像処理を施すデバイスやユニット部分を示し、例えば、各種画像補正器、色変換器、変倍器、回転器、圧縮/伸長器等を含む構成とされている。プリンタコントローラ6とは、インストールされているプログラム(ソフトウエア)に従い当該システム全体の制御を受け持つCPU等を含み、プリンタ動作やMFP動作を制御するデバイスやユニット部分を示す。記憶部9とは、画像データを保存するメモリやHDD等を含むデバイスやユニット部分である。
FIG. 15 is a schematic block diagram illustrating a configuration example of the image forming system according to the present embodiment. An image forming system 1 according to the present embodiment is applied to a device such as an MFP, and includes, as its constituent elements, a serial
このような画像形成システム(MFP)の構成要素に関して、本実施の形態では、例えば画像処理部5は画像入力部3と画像出力部4とが一体化された構成とされ、かつ、プリンタコントローラ6がシリアル通信制御部2を有し記憶部9を一体に有する構成とされ、かつ、画像処理部5とプリンタコントローラ6とのデバイス間が上述したようなPCI Express規格による高速シリアルバス7により接続されている(従って、画像処理部5、プリンタコントローラ6はポートを有する)。
Regarding the components of such an image forming system (MFP), in the present embodiment, for example, the
このような構成において、シリアル通信制御部2による制御の下、画像入力部3から取り込まれた画像データは必要に応じて画像処理部5による画像処理を経て後、高速シリアルバス7を介してプリンタコントローラ6に転送され、プリンタコントローラ6内の記憶部9に一旦保存される。その後、プリンタコントローラ6の記憶部9に保存された画像データは高速シリアルバス7を介して画像処理部5に取り込まれ必要に応じて画像処理を経た後、画像出力部4に転送され、印刷出力等がなされる。なお、図15中、点線はMFP制御データの流れを示す(後述する図でも同様)。
In such a configuration, the image data fetched from the
本実施の形態の場合、MFP等の画像形成システム1の内部でPCI Express規格による高速シリアルバス7により画像処理部5とプリンタコントローラ6とを接続しているので、画像処理部5側とプリンタコントローラ6側とで各々のデバイスの電気系を別個の基板上に実装して構成することができ、高速性を損なうことなく、設計上の自由度を大幅に拡張することができ、基板面積低減によるコストダウンも図ることができる。また、プリンタコントローラ6がシリアル通信制御部2を有しているので、プリンタコントローラ6が有するCPUリソースを兼用することができる。
In the present embodiment, the
なお、図15に示した本実施の形態は、一例を示すに過ぎず、例えば、以下に示すような各種態様により構成することができる。 Note that the present embodiment shown in FIG. 15 is merely an example, and can be configured in various aspects as shown below, for example.
図16に示す構成例は、シリアル通信制御部2を画像処理部5内に持たせたものである。画像処理部5がシリアル通信制御部2を有しているので、画像処理部5が有するCPUリソースを兼用することができる。よって、プリンタコントローラ6を後付けするようなアプリケーション拡張、例えば、コピー機能からMFP機能への拡張、が容易に可能となる。
In the configuration example illustrated in FIG. 16, the serial
図17に示す構成例は、プリンタコントローラ6、画像入力部3、画像処理部5、記憶部9及び画像出力部4をシリアル通信制御部2に各々高速シリアルバス7a〜7eにより個別に接続することにより、シリアル通信制御部2を独立させ、プリンタコントローラ6、画像入力部3、画像処理部5、記憶部9及び画像出力部4を等価的に取り扱えるようにしたものである。従って、この場合のシリアル通信制御部2としては、例えばPCI Expressシステムの木構造において根元に位置するルートコンプレックスを用いることで容易に実現できる。
In the configuration example shown in FIG. 17, the
これにより、例えば画像入力部3により取り込まれた画像データを高速シリアルバス7bを経てシリアル通信制御部2内に転送し、高速シリアルバス7cを経て画像処理部5に転送して必要な画像処理を施し、さらに高速シリアルバス7dを経て一旦記憶部9に保存させ、再び高速シリアルバス7d,7cを経て画像処理部5に転送して必要な画像処理を施し、さらに高速シリアルバス7c,7eを経て画像出力部4に転送させ、印刷出力等に供することができる。このように、構成要素中、シリアル通信制御部2が独立しているため、アプリケーション拡張の自由度を最大に発揮させることができる。
As a result, for example, the image data captured by the
図18に示す構成例は、シリアル通信制御部2を有するプリンタコントローラ6に対して、入力部3、画像処理部5、記憶部9及び画像出力部4を各々高速シリアルバス7a〜7dにより個別に接続し、プリンタコントローラ6が画像入力部3、画像処理部5、記憶部9及び画像出力部4を等価的に取り扱えるようにしたものである。この場合のシリアル通信制御部2も、図17の場合と同様に、例えばPCI Expressシステムの木構造において根元に位置するルートコンプレックスを用いることができる。
In the configuration example shown in FIG. 18, the
これにより、例えば画像入力部3により取り込まれた画像データを高速シリアルバス7aを経てプリンタコントローラ6内に転送し、高速シリアルバス7bを経て画像処理部5に転送して必要な画像処理を施し、さらに高速シリアルバス7bを経て記憶部9に転送させ、一旦保存させ、再び高速シリアルバス7c,7bを経て画像処理部5に転送して必要な画像処理を施し、さらに高速シリアルバス7b,7dを経て画像出力部4に転送させ、印刷出力等に供することができる。これによれば、図15の場合の効果に加えて、画像入力部3と画像出力部4との拡張の自由度を増大させることができる。
As a result, for example, image data captured by the
図19に示す構成例は、図18との対比では、画像入力部3とプリンタコントローラ6とを入れ替えたものである。画像入力部3がシリアル通信制御部2を有しているので、画像入力部3が有するCPUリソースを兼用することができる。また、画像入力部3のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。
The configuration example shown in FIG. 19 is obtained by replacing the
図20に示す構成例は、図18との対比では、画像処理部5とプリンタコントローラ6とを入れ替えたものである。これによれば、画像処理部5がシリアル通信制御部2を有しているので、画像処理部5が有するCPUリソースを兼用することができる。
The configuration example shown in FIG. 20 is obtained by replacing the
図21に示す構成例は、図18との対比では、画像出力部4とプリンタコントローラ6とを入れ替えたものである。これによれば、画像出力部4がシリアル通信制御部2を有しているので、画像出力部4が有するCPUリソースを兼用することができる。また、画像出力部4のアプリケーションをベースとして、その他の機能を後付けするようなアプリケーション拡張を容易に実現することができる。
The configuration example shown in FIG. 21 is obtained by replacing the
図22に示す構成例は、図17に示した構成において、シリアル通信制御部2よりも下流側にPCI Expressシステムの木構造におけるスイッチ8を、高速シリアルバス7eを介して介在させ、画像入力部3、画像処理部5、画像出力部4、プリンタコントローラ6をパケットスイッチ8の下流側ポートに各々高速シリアルバス7a〜7dにより接続したものである。
In the configuration example shown in FIG. 22, in the configuration shown in FIG. 17, the
図23ないし図26は、各々図18ないし図21に示した構成において、同様に、PCI Expressシステムの木構造におけるパケットスイッチ8を介在させた構成としたものである。ここに、パケットスイッチとは、高速シリアルインタフェースの通信パケットをルーティングする機能を有するデバイス又はデバイス群或いはユニットを意味し、本実施の形態では、PCI Express規格のスイッチが用いられている。
FIGS. 23 to 26 are similar to the configurations shown in FIGS. 18 to 21, respectively, in which the
このように、高速シリアルバス7経路上にパケットスイッチ8が介在されているので、シリアル通信制御部2を有する構成要素の出力を複数持たなくてもよくなる上に、パケットスイッチ8の有する拡張性に基づき必要に応じて拡張でき、拡張性を増大させることができる。
As described above, since the
ところで、PCI Expressシステムの木構造におけるスイッチ(パケットスイッチ)をPCI Express規格の高速シリアルバス経路上に介在させて拡張性と高速性とを両立させる場合の画像形成システムの最適構成例について図27を参照して説明する。図27に示す画像形成システムの構成例は、前述したMFPのような単体構成の画像形成システム例ではなく、複数の機器を接続することにより構築される画像形成システム例である。その基本として、まず、画像出力部に相当するプロッタ(又は、プリンタ)11と記憶部に相当する画像メモリ12,13とが、PCI Express規格の高速シリアルバス14a,14b,14c及び1段のみのPCI Express規格のスイッチ15を介して近傍で接続されている。ここに、画像メモリ12,13は、例えばプロッタ11で印字出力するための最終ドットデータを格納する専用メモリが用いられている。もっとも、必ずしも最終ドットデータである必要はなく、途中経路上にリアルタイムの圧縮伸長器等がある場合には、圧縮データを格納するメモリであってもよい。このようにプロッタ11と画像メモリ12,13とを1段のスイッチ15で近傍接続する基本構成に加えて、CPU16やシステムメモリ17が接続されてシリアル通信制御部に相当するルートコンプレックス18を接続する場合にはスイッチ15の上流側にPCI Express規格の高速シリアルバス14dで接続すればよい。さらに、タイミング制約のないもの、或いは、遅くてもよいもの、例えば画像入力部としてのスキャナ19や画像処理部としての画処理演算ユニット20などを接続する場合には、スイッチ15の下流側に拡張用のPCI Express規格のスイッチ21を介在させて、PCI Express規格の高速シリアルバス14e,14f,14gで接続すればよい。即ち、スイッチ15を介在させることにより、当該スイッチ15の有する拡張性に基づきシステムを任意に構成することができるとともに、ライン同期信号に同期させて画像データを転送させる必要がある等、高速処理上のタイミング制御の厳しいプロッタ11と画像メモリ12,13とを近傍で接続しているので、データ転送の遅延を抑え、画像メモリ12又は13からプロッタ11への高速データ転送に対処し得る。
By the way, FIG. 27 shows an optimal configuration example of the image forming system in the case where a switch (packet switch) in a tree structure of a PCI Express system is interposed on a PCI Express standard high-speed serial bus path to achieve both expandability and high speed. The description will be given with reference. The configuration example of the image forming system shown in FIG. 27 is an example of an image forming system constructed by connecting a plurality of devices, not an example of a single-configuration image forming system such as the MFP described above. Basically, first, a plotter (or printer) 11 corresponding to an image output unit and image memories 12 and 13 corresponding to a storage unit are provided with a PCI Express standard high-speed
なお、図27に示すシステム構成例では、インタフェースが共通なため、画像入力部としてのスキャナと画像出力部としてのプロッタとを併有するMFP22も、プロッタ11と同様に、スイッチ15に対してPCI Express規格の高速シリアルバス14hを介して接続されている例を示している。この場合も、MFP22中のプロッタと画像メモリ12,13とは1段のスイッチ15を介して近傍で接続された構成となっており、画像メモリ12又は13から当該プロッタへのライン同期信号に同期した画像データの転送を遅延なく行わせることができる。
In the system configuration example shown in FIG. 27, since the interface is common, the
これらの構成例におけるデータ転送について、さらに説明する。例えば、図28に示すように、画像処理部5と記憶部9とを一体に有するプリンタコントローラ6がシリアル通信制御部2を内蔵し、画像入力部3からプリンタコントローラ6に直接的に(必要に応じてパケットスイッチ8を介して)データ転送可能で、かつ、プリンタコントローラ6から画像出力部4に直接的に(必要に応じてパケットスイッチ8を介して)データ転送可能な実際的なシステム構成例に適用可能なデータ転送例としては、高速シリアルバス7により、ライン同期信号に同期して画像データを画像入力部3からプリンタコントローラ6に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ6から画像出力部4に転送させることを基本とする。この場合、プリンタコントローラ6から画像出力部4へのデータ転送を、画像入力部3からプリンタコントローラ6へのデータ転送よりも優先的に行わせる転送方式とすることが好ましい。この方式は、図15、図16、図18、図22ないし図26の構成例に対しても適用可能なデータ転送例である。
Data transfer in these configuration examples will be further described. For example, as shown in FIG. 28, a
より具体的には、本実施の形態では、画像入力部3及び画像出力部4が画像データ転送のイニシエータとなる転送方式とし、画像入力部3ではメモリライトトランザクションを用い、画像出力部4ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの2つのトランザクションを別のトラフィッククラスTCに割り当てる方式とされている。この際、仮想チャネルVCの設定により、画像出力部4のメモリリードトランザクションのトラフィッククラスTCのプライオリティを画像入力部3のメモリライトトランザクションのトラフィッククラスTCのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することにより、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能になるとともに、複数の画像データ転送を同時に行うことができる。
More specifically, in the present embodiment, the
図29はコマンド発行順を示す模式的なタイミングチャートである。図29(a)はライン同期信号XLDSYNCに同期して画像データの読出し要求コマンドMemReadReq.とメモリ書込み要求コマンドMemWriteReq.とにプライオリティを設定せずに高速シリアルバス7を利用して送信するとともに読出し要求コマンドMemReadReq.に従いメモリ読出しコマンドMemReadComn.を受信する場合の動作例であって、ライン同期転送のタイミング制約の関係上、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信できないケース例を示している。
FIG. 29 is a schematic timing chart showing the order of command issuance. FIG. 29A shows an image data read request command MemReadReq. And a memory write request command MemWriteReq. Which are transmitted using the high-speed
これに対して、図29(b)は、上記と同様のケースにおいて、上述したように、画像出力部4(Engine TX)のメモリリードトランザクション(読出し要求コマンドMemReadReq.)のトラフィッククラスTCのプライオリティを画像入力部3(Engine RX)のメモリライトトランザクション(メモリ書込み要求コマンドMemWriteReq.)のトラフィッククラスTCのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定しているので、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能となり、読出し要求コマンドMemReadReq.をライン有効期間XLGATE内に受信でき、複数の画像データ転送を同時に行うことができる。 On the other hand, FIG. 29B shows the priority of the traffic class TC of the memory read transaction (read request command MemReadReq.) Of the image output unit 4 (Engine TX) in the same case as described above. The priority of the traffic class TC of the memory write transaction (memory write request command MemWriteReq.) Of the image input unit 3 (Engine RX) is set so that the memory write transaction is issued after all the memory read transactions are issued. Since the strict priority is set, it is possible to output image data at high speed even if there is a timing constraint on line synchronous transfer, the read request command MemReadReq. Can be received within the line valid period XLGATE, and multiple image data transfer can be performed. Can be done simultaneously.
なお、スイッチ8(スイッチ15でも同様)を介在させて高速シリアルバス7により、ライン同期信号に同期して画像データを画像入力部3からプリンタコントローラ6に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ6から画像出力部4に転送させる場合に、プリンタコントローラ6から画像出力部4へのデータ転送を、画像入力部3からプリンタコントローラ6へのデータ転送よりも優先的に行わせる転送方式の仕組みについて図30を参照して説明する。図30に示す例では、スイッチ8の各々異なるポートB,D,Eに対してノード1,2,3が各々物理的に1つのポートA,C,Fにより接続された構成例であり、例えば、ノード1が画像入力部3、ノード2が画像出力部4、ノード3が画像処理部5と記憶部9とを一体に有するプリンタコントローラ6なるデバイスに各々相当する例である(図27に示したシステム構成例参照)。
The image data is transferred from the
ここに、画像入力部3及び画像出力部4が画像データ転送のイニシエータとなる転送方式とし、画像入力部3ではメモリライトトランザクションを用い、画像出力部4ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの2つのトランザクションを同一のトラフィッククラスTCに割り当てる方式とされている。本実施の形態の例では、TC0〜TC3で示す4つのトラフィッククラスTCを割り当てるものであり、線種を変えて示す4本の経路がこれらの2つのトランザクションを同一のトラフィッククラスTCに割り当てられている様子を模式的に示している。また、各ノード1,2,3内の各ポートA,C,FにはPCI Express規格に従いトラフィッククラスTC0〜TC3に関してプライオリティ設定可能な仮想チャネルVC0〜VC3が用意されており、どのトラフィッククラスTC0〜TC3をどの仮想チャネルVC0〜VC3に割り当てるかが設定されている。スイッチ8側の入力ポートB,D及び出力ポートEに関してもポートA,C,Fに対応する仮想チャネルVC0〜VC3が割り当てられている。ここに、ポートA,Bの仮想チャネルVC0〜VC3間のアービトレーションを行いシリアル化させるVCアービトレーション9a、ポートC,Dの仮想チャネルVC0〜VC3間のアービトレーションを行いシリアル化させるVCアービトレーション9b、ポートE,Fの仮想チャネルVC0〜VC3間のアービトレーションを行いシリアル化させるVCアービトレーション9cが各ポートA,C,E内に設けられている。
Here, the
このような構成に加えて、スイッチ8内には、ポートB,Dに接続されて、ノード3(プリンタコントローラ6)からノード2(画像出力部4)への画像データの転送を、ノード1(画像入力部3)からノード3(プリンタコントローラ6)への画像データの転送より優先的に行わせるようにポートEに対するアービトレーションを行うポートアービトレーション10が設けられている。このポートアービトレーション10は、ポートB,Dから2つのトラフィックスがあった場合に、同じトラフィッククラスTC0〜TC3同士のものを一旦集めて、同じ仮想チャネルVC0〜VC3のものに対して入力ポートB,Dの違うものを設定されたプライオリティに従いアービトレーションするものであり、入力ポートB,Dの違いによりアービトレーションされて残った各仮想チャネルVC0〜VC3をVCアービトレーション9cによりシリアル化させてノード3(プリンタコントローラ6)側に転送出力させることとなる。
In addition to this configuration, the
PCI Express規格に従ったこのような仕組みによりノード3(プリンタコントローラ6)からノード2(画像出力部4)への画像データの転送を、ノード1(画像入力部3)からノード3(プリンタコントローラ6)への画像データの転送より優先的に行わせるわけであるが、この場合のポートアービトレーション10におけるトラフィック分配アルゴリズムとしては、PCI Express規格に従い、ラウンドロビン(RR)、ウエイテッドラウンドロビン(WRR)、時間の概念の管理も含むタイムベースウエイテッドラウンドロビン(TBWRR)の何れのアルゴリズムであってもよい。ここに、ウエイテッドラウンドロビン(WRR)なるアルゴリズムを利用する場合には、ペイロードサイズを合わせて考慮することが好ましい。ちなみに、ラウンドロビン(RR)やタイムベースウエイテッドラウンドロビン(TBWRR)なるアルゴリズムを利用する場合でも、ペイロードサイズを考慮することが好ましい。ペイロードサイズを考慮することにより、より決め細やかなプライオリティ制御が実現できるようになる。 With such a mechanism according to the PCI Express standard, image data is transferred from the node 3 (printer controller 6) to the node 2 (image output unit 4), and from the node 1 (image input unit 3) to the node 3 (printer controller 6). However, according to the PCI Express standard, round robin (RR), weighted round robin (WRR), Any algorithm of time-based weighted round robin (TBWRR) including management of the concept of time may be used. Here, when using an algorithm called weighted round robin (WRR), it is preferable to consider the payload size together. Incidentally, even when using an algorithm such as round robin (RR) or time base weighted round robin (TBWRR), it is preferable to consider the payload size. By considering the payload size, more precise priority control can be realized.
前述したストリクト(strict)アルゴリズムを含めて、トラフィッククラスTC0〜TC3の4種類のデータ転送を行わせる場合のこれらの各アルゴリズムの基本特性を図31を参照して簡単に説明する。何れにしても、アービトレーション特性の測定結果は動的な変動を観測する必要があるため、図31ではデータ積算図として示す。図において、横軸は時間、縦軸は転送されたデータ量(積算値)である。なお、ペイロードサイズは、4種類とも128byte(約8000)の条件での測定例とする。図31(a)はストリクト(strict)特性を示すもので、単純に、順番にデータを流していくアルゴリズムである。図31(b)はラウンドロビン(RR)特性を示し、4種類のデータを順番に均等に分けながら流していくアルゴリズムであり、図面上、4種類の特性は1本の特性に重なって表現されている。図31(c)はウエイテッドラウンドロビン(WRR)特性として、4種類に関して1:2:4:8の比率でデータ転送させるように設定した場合の特性例を示し、1つのトラフィッククラスのデータ転送が終了すると、残りのトラフィッククラスについて8:4:2、さらには、8:4の如く、比率を変遷させながらデータ転送させるアルゴリズムである。タイムベースウエイテッドラウンドロビン(TBWRR)はこのようなウエイテッドラウンドロビン(WRR)に時間の概念の管理も含ませたものである。 The basic characteristics of each of these algorithms when the four types of data transfer of the traffic classes TC0 to TC3 are performed including the strict algorithm described above will be briefly described with reference to FIG. In any case, since the measurement result of the arbitration characteristic needs to observe dynamic fluctuation, it is shown as a data integration diagram in FIG. In the figure, the horizontal axis represents time, and the vertical axis represents the amount of transferred data (integrated value). Note that the payload size is an example of measurement under the condition of 128 bytes (about 8000) for all four types. FIG. 31 (a) shows a strict characteristic, which is an algorithm that simply flows data in order. FIG. 31 (b) shows the round robin (RR) characteristic, which is an algorithm for flowing four types of data while dividing them evenly in order. In the drawing, the four types of characteristics are represented by overlapping one characteristic. ing. FIG. 31 (c) shows an example of characteristics when weighted round robin (WRR) characteristics are set so that data transfer is performed at a ratio of 1: 2: 4: 8 for four types. Data transfer of one traffic class Is completed, the data is transferred while changing the ratio of the remaining traffic class, such as 8: 4: 2 and further 8: 4. The time-based weighted round robin (TBWRR) includes management of the concept of time in such a weighted round robin (WRR).
また、ストリクト(strict)のアルゴリズムで測定した場合のペイロードの基本特性を図32に示す。図32によれば、ペイロードサイズが小さいほど転送レートが遅く、ペイロードサイズが大きいほど転送レートが大きいことが分かる。このようなペイロード特性は、他のアービトレーションのアルゴリズムを用いた場合も同様であり、特に、ウエイテッドラウンドロビン(WRR)なるアルゴリズムの場合には、比率に応じた転送レートを決定するためにペイロードサイズを考慮することは有効である。 FIG. 32 shows the basic characteristics of the payload when measured by the strict algorithm. As can be seen from FIG. 32, the smaller the payload size, the slower the transfer rate, and the larger the payload size, the greater the transfer rate. Such payload characteristics are the same when other arbitration algorithms are used. In particular, in the case of a weighted round robin (WRR) algorithm, the payload size is determined in order to determine the transfer rate according to the ratio. It is effective to consider
なお、高速シリアルバス7経路上にPCI Express規格のスイッチ8を介在させ、画像入力部3と画像出力部4とプリンタコントローラ6とが各々スイッチ8の別のポートに接続され、高速シリアルバス7により、ライン同期信号に同期して画像データを画像入力部3からプリンタコントローラ6に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ6から画像出力部4に転送させる2つのトランザクションを別のトラフィッククラスTCに割当てる場合であれば、図30を参照すれば、スイッチ8における出力ポートEの仮想チャネルVCのアービトレーション9cのストリクトプライオリティの設定により、プリンタコントローラ6から画像出力部4への画像データの転送を、画像入力部3からプリンタコントローラ6への画像データの転送より優先的に行わせる仕組みとさせることが望ましい。
A PCI Express
一方、例えば、画像処理部5から記憶部9を一体に有するプリンタコントローラ6に直接的にデータ転送可能で、かつ、プリンタコントローラ6から画像出力部4に直接的にデータ転送可能な図17、図18、図19、図22ないし図26の構成例に適用可能なデータ転送例としては、高速シリアルバス7により、ライン同期信号に同期して画像データを画像処理部5からプリンタコントローラ6に転送させるとともに、ライン同期信号に同期して画像データをプリンタコントローラ6から画像出力部4に転送させることを基本とする。この場合、プリンタコントローラ6から画像出力部4へのデータ転送を、画像処理部5からプリンタコントローラ6へのデータ転送よりも優先的に行わせる転送方式とすることが好ましい。
On the other hand, for example, data can be directly transferred from the
より具体的には、本実施の形態では、画像処理部5及び画像出力部4が画像データ転送のイニシエータとなる転送方式とし、処理部5ではメモリライトトランザクションを用い、画像出力部4ではメモリリードトランザクションを用いるデータ転送方式とし、かつ、これらの2つのトランザクションを別のトラフィッククラスTCに割り当てる方式とされている。この際、仮想チャネルVCの設定により、画像出力部4のメモリリードトランザクションのトラフィッククラスTCのプライオリティを画像処理部5のメモリライトトランザクションのトラフィッククラスTCのプライオリティより高くし、かつ、メモリリードトランザクションが全て発行されてからメモリライトトランザクションが発行されるようにストリクトプライオリティを設定することにより、ライン同期転送のタイミング制約があっても高速で画像データの出力が可能になるとともに、複数の画像データ転送を同時に行うことができる。
More specifically, in the present embodiment, the
この場合も、図29に示す例を適用できる。 In this case as well, the example shown in FIG. 29 can be applied.
ところで、前述の説明では、シリアル通信制御部2が1個のみ存在するシステム構成例への適用例として説明したが、シリアル通信制御部自体は複数存在するシステム構成であっても適用可能であり、実際のシステム稼動時にこれらのシリアル通信制御部が動的に調停され、何れか一つのみが有効なシリアル通信制御部として稼動する形態であればよい。
By the way, in the above description, the application example to the system configuration example in which only one serial
この点について、図33及び図34を参照して説明する。リンクアップ前の状態において、例えば図32に示すように、画像形成システム内に2つのシリアル通信制御部2a,2bが存在しているものとする。このようなシステム構成において、リンクアップ直後に、シリアル通信制御部2a,2bはシステム全体に制御部の存在を通知するパケット(通知パケット)を相互に出力する。当該制御部の存在を通知するパケットを受信した相互のシリアル通信制御部2b,2aは、受信した通知パケットに記載されている優先順位と自己側の優先順位との大小関係を比較し、システム設計者が事前に定義していた優先順位に従い、自己側が最も優先順位が高い場合のみ当該システムにおいて有効なシリアル通信制御部2であると判断し、それ以外の場合は、当該システムにおけるシリアル通信制御部として動作しない選択をする。図34は、シリアル通信制御部2a側の方がシリアル通信制御部2bよりも優先度が大きく、シリアル通信制御部2aが当該システムにおいて有効となり、シリアル通信制御部2bが破線で示すように動作しない状態となったリンクアップ後の様子を模式的に示すブロック図である。前述したようなPCI Express規格においては、メッセージパケットを利用してこれらの制御を行うことで容易に実現できる。
This point will be described with reference to FIGS. 33 and 34. FIG. Assume that two serial communication control units 2a and 2b exist in the image forming system in a state before link-up as shown in FIG. In such a system configuration, immediately after link-up, the serial communication control units 2a and 2b mutually output packets (notification packets) for notifying the existence of the control unit to the entire system. The serial communication control units 2b and 2a that have received the packet notifying the presence of the control unit compare the magnitude relation between the priority order described in the received notification packet and the priority order of the self side, and system design In accordance with the priority order previously defined by the user, it is determined that the serial
また、画像入力部3、画像出力部4、画像処理部5、記憶部9及びプリンタコントローラ6に関しては、各々1つの例で説明したが、これらの構成要素に関しては、同時に複数存在していてもよい。
Further, the
1 画像形成システム
2 シリアル通信制御部
3 画像入力部
4 画像出力部
5 画像処理部
6 プリンタコントローラ
7 PCI Express規格による高速シリアルバス
8 PCI Express規格のスイッチ、パケットスイッチ
9 記憶部
9c 仮想チャネルVCのアービトレーション
10 ポートアービトレーション
11 画像出力部
12,13 記憶部
14 PCI Express規格による高速シリアルバス
15 PCI Express規格のスイッチ、パケットスイッチ
DESCRIPTION OF SYMBOLS 1
Claims (27)
さらに、前記画像処理部と、前記シリアル通信制御部を有する前記プリンタコントローラとの間が前記高速シリアルバスにより接続されている、ことを特徴とする画像形成システム。 And serial communication control unit, images input unit, image output unit, an image processing unit, at least one of a storage unit and the printer controller are connected by high-speed serial bus,
Further, the image forming system , wherein the image processing unit and the printer controller having the serial communication control unit are connected by the high-speed serial bus.
さらに、前記シリアル通信制御部を有する前記画像処理部と、前記プリンタコントローラとの間が前記高速シリアルバスにより接続されている、ことを特徴とする画像形成システム。 A serial communication control unit and at least one of an image input unit, an image output unit, an image processing unit, a storage unit, and a printer controller are connected by a high-speed serial bus,
Further, the image processing unit and, between the printer controller are connected by the high-speed serial bus, images formed system that comprises said serial communication controller.
さらに、前記画像入力部、前記画像出力部、前記画像処理部及び前記記憶部の各々と、前記シリアル通信制御部を有する前記プリンタコントローラとの間が前記高速シリアルバスにより接続されている、ことを特徴とする画像形成システム。 A serial communication control unit and at least one of an image input unit, an image output unit, an image processing unit, a storage unit, and a printer controller are connected by a high-speed serial bus,
Furthermore, each of the image input unit, the image output unit, the image processing unit, and the storage unit and the printer controller having the serial communication control unit are connected by the high-speed serial bus. images formed system that is characterized.
さらに、前記プリンタコントローラ、前記画像出力部、前記画像処理部及び前記記憶部の各々と、前記シリアル通信制御部を有する前記画像入力部との間が前記高速シリアルバスにより接続されている、ことを特徴とする画像形成システム。 A serial communication control unit and at least one of an image input unit, an image output unit, an image processing unit, a storage unit, and a printer controller are connected by a high-speed serial bus,
Furthermore, each of the printer controller, the image output unit, the image processing unit, and the storage unit and the image input unit having the serial communication control unit are connected by the high-speed serial bus. images formed system that is characterized.
さらに、前記画像入力部、前記画像出力部、前記プリンタコントローラ及び前記記憶部の各々と、前記シリアル通信制御部を有する前記画像処理部との間が前記高速シリアルバスにより接続されている、ことを特徴とする画像形成システム。 A serial communication control unit and at least one of an image input unit, an image output unit, an image processing unit, a storage unit, and a printer controller are connected by a high-speed serial bus,
Furthermore, each of the image input unit, the image output unit, the printer controller, and the storage unit and the image processing unit having the serial communication control unit are connected by the high-speed serial bus. images formed system that is characterized.
さらに、前記画像入力部、前記プリンタコントローラ、前記画像処理部及び前記記憶部の各々と、前記シリアル通信制御部を有する前記画像出力部との間が前記高速シリアルバスにより接続されている、ことを特徴とする画像形成システム。 A serial communication control unit and at least one of an image input unit, an image output unit, an image processing unit, a storage unit, and a printer controller are connected by a high-speed serial bus,
Furthermore, each of the image input unit, the printer controller, the image processing unit and the storage unit and the image output unit having the serial communication control unit are connected by the high-speed serial bus. images formed system that is characterized.
前記画像入力部と前記画像出力部と前記プリンタコントローラとが各々前記パケットスイッチの別のポートに接続され、
前記シリアル通信制御部は、
前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記画像入力部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記画像出力部に転送させる2つのトランザクションを同一のトラフィッククラスTCに割当て、
前記パケットスイッチにおけるポートアービトレーションにより、前記プリンタコントローラから前記画像出力部への画像データの転送を、前記画像入力部から前記プリンタコントローラへの画像データの転送より優先的に行うようにした、ことを特徴とする請求項1,2,3,7又は8記載の画像形成システム。 A packet switch is interposed on the high-speed serial bus path,
The image input unit, the image output unit, and the printer controller are each connected to another port of the packet switch,
The serial communication control unit
By the high-speed serial bus, image data is transferred from the image input unit to the printer controller in synchronization with a line synchronization signal, and image data is transferred from the printer controller to the image output unit in synchronization with a line synchronization signal. Assign two transactions to the same traffic class TC
According to the port arbitration in the packet switch, transfer of image data from the printer controller to the image output unit is performed with priority over transfer of image data from the image input unit to the printer controller. 9. The image forming system according to claim 1, 2, 3, 7, or 8 .
前記画像入力部と前記画像出力部と前記プリンタコントローラとが各々前記パケットスイッチの別のポートに接続され、
前記シリアル通信制御部は、
前記高速シリアルバスにより、ライン同期信号に同期して画像データを前記パケット入力部から前記プリンタコントローラに転送させるとともに、ライン同期信号に同期して画像データを前記プリンタコントローラから前記画像出力部に転送させる2つのトランザクションを別のトラフィッククラスTCに割当て、
前記パケットスイッチにおける出力ポートの仮想チャネルVCのアービトレーションのストリクトプライオリティの設定により、前記プリンタコントローラから前記画像出力部への画像データの転送を、前記画像入力部から前記プリンタコントローラへの画像データの転送より優先的に行うようにした、ことを特徴とする請求項1,2,3,7又は8記載の画像形成システム。 A packet switch is interposed on the high-speed serial bus path,
The image input unit, the image output unit, and the printer controller are each connected to another port of the packet switch,
The serial communication control unit
By the high-speed serial bus, image data is transferred from the packet input unit to the printer controller in synchronization with a line synchronization signal, and image data is transferred from the printer controller to the image output unit in synchronization with a line synchronization signal. Assign two transactions to different traffic classes TC,
By setting the strict priority of arbitration of the virtual channel VC of the output port in the packet switch, the image data is transferred from the printer controller to the image output unit, and the image data is transferred from the image input unit to the printer controller. was performed preferentially, the image forming system according to claim 1,2,3,7 or 8, wherein the.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004324554A JP4425766B2 (en) | 2003-11-10 | 2004-11-09 | Image forming system |
US11/121,060 US20050254085A1 (en) | 2004-05-12 | 2005-05-04 | Image forming system |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003379355 | 2003-11-10 | ||
JP2004142084 | 2004-05-12 | ||
JP2004324554A JP4425766B2 (en) | 2003-11-10 | 2004-11-09 | Image forming system |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009256257A Division JP5218377B2 (en) | 2003-11-10 | 2009-11-09 | Image forming system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005354658A JP2005354658A (en) | 2005-12-22 |
JP4425766B2 true JP4425766B2 (en) | 2010-03-03 |
Family
ID=35588689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004324554A Active JP4425766B2 (en) | 2003-11-10 | 2004-11-09 | Image forming system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4425766B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7536489B2 (en) | 2005-08-30 | 2009-05-19 | Ricoh Company Limited | Information processing system for determining payload size based on packet-to-payload size ratio |
JP2007062076A (en) * | 2005-08-30 | 2007-03-15 | Ricoh Co Ltd | Information processing system, program, and data transferring method |
JP2007282187A (en) * | 2006-03-16 | 2007-10-25 | Ricoh Co Ltd | Information processor, information processing system, and data communication method |
JP2007272871A (en) * | 2006-03-10 | 2007-10-18 | Ricoh Co Ltd | Information processing apparatus and data communication method |
US7664904B2 (en) | 2006-03-10 | 2010-02-16 | Ricoh Company, Limited | High speed serial switch fabric performing mapping of traffic classes onto virtual channels |
JP2008172727A (en) * | 2007-01-15 | 2008-07-24 | Ricoh Co Ltd | Control apparatus and image processing system |
JP5531427B2 (en) * | 2009-03-16 | 2014-06-25 | 株式会社リコー | Switch, information processing apparatus, arbitration method, and image forming system |
JP5337890B2 (en) | 2012-02-29 | 2013-11-06 | 京セラドキュメントソリューションズ株式会社 | Image forming apparatus |
-
2004
- 2004-11-09 JP JP2004324554A patent/JP4425766B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2005354658A (en) | 2005-12-22 |
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Legal Events
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RD01 | Notification of change of attorney |
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|
A621 | Written request for application examination |
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|
RD01 | Notification of change of attorney |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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