JP4410919B2 - 電力ラインの電圧測定器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電力ラインの電圧測定器に関し、さらに詳しく言えば、１台の測定器で電力ラインの電圧波形とそれに含まれる突発的なインパルス波形とを同時に測定する測定技術に関するものである。
【０００２】
【従来の技術】
商用電力ラインの計測においては、まず、実効値などのパラメータを演算するうえで電圧測定が行なわれるが、同一電力ラインに例えば冷凍システムの圧縮機を駆動するモータなどの重い負荷が接続されている場合には、その負荷のオンオフによって髭状のインパルス波形が生ずるため、電源の品質を解析するうえで、そのインパルス波形を捕らえることも測定上重要なことである。
【０００３】
測定された電圧は、まず、入力部のＡ／Ｄ変換回路によってディジタルに変換されるが、電圧波形の場合、そのサンプリング数は通常では１波あたり２５６もしくは５１２であるため、低速のＡ／Ｄ変換回路が用いられる。
【０００４】
これに対して、インパルス波形は、その出現が不規則でしかもきわめて短時間であるため、通常の電圧測定の場合よりも、１００〜２００倍程度（例えば２ＭＨｚ程度）の高速サンプリングが必要となる。このため、従来では低速用の測定器と高速用の測定器を２台用意して、電圧測定とインパルス測定を行なうようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、測定現場に２台の測定器を持ち込まなければならないという煩わしさがあった。また、２台の測定器を別々に動かしたのでは、電圧波形のどの部分でインパルス波形が乗っているのか判断することができないため、２台の測定器間で同期をとる必要があった。この同期調整には細心の注意を要し、手間のかかるものであった。
【０００６】
【課題を解決するための手段】
本発明によれば、１台の測定器で電力ラインの電圧波形とそれに含まれる突発的なインパルス波形とを同時に測定することができ、また、両波形の位置関係も正確に知ることができる。
【０００７】
すなわち、本発明は、電力ラインの電圧波形と、同電圧波形に含まれる突発的なインパルス波形とを同時に測定する電力ラインの電圧測定器であって、上記電圧波形を低速のサンプリングクロックでＡ／Ｄ変換する低速Ａ／Ｄ変換回路と、上記電圧波形を高速のサンプリングクロックでＡ／Ｄ変換する高速Ａ／Ｄ変換回路と、上記各Ａ／Ｄ変換回路の波形データを対比してインパルス波形を検出する制御部と、上記低速Ａ／Ｄ変換回路の低速変換データが格納される第１メモリおよび上記高速Ａ／Ｄ変換回路の高速変換データが格納される第２メモリとを含み、上記制御部は、少なくとも上記低速サンプリングクロックの単位時間間隔ごとに上記低速変換データと上記高速変換データとの差を絶対値として求め、その差があらかじめ設定されたトリガレベルを超えたときには、上記第２メモリにトリガをかけて、その時点から所定時間経過後に上記高速変換データの書き込みを停止させることを特徴としている。
【０００９】
この場合、上記制御部は、上記低速サンプリングクロックの単位時間内は、そのときにサンプリングされた低速変換データを次の低速変換データが到来するまで維持し、その低速変換データと高速変換データとの差（絶対値）を上記高速サンプリングクロックごとにさらに求めるようにすることが好ましい。
【００１０】
なお、インパルス波形の測定には高速のＡ／Ｄ変換回路を用いるため、そのデータ量が大量となることと、インパルス波形は頻繁に現れるものでなく、しかも出現が短期間であることから、上記高速変換データの上記第２メモリへの書き込みは、所定のメモリ領域を上書きしながら繰り返して使用するリングカウンタで行なうようにするとよい。
【００１１】
【発明の実施の形態】
まず、図１を参照して、本発明の参考実施形態について説明する。この電力ラインの電圧測定器は、その基本的な構成として、低速Ａ／Ｄ変換回路１１および高速Ａ／Ｄ変換回路１２と、波形整形回路１３と、制御部（コントローラ）１４と、メモリ１５とを備えている。
【００１２】
低速Ａ／Ｄ変換回路１１は、その前段にノイズ除去用のローパスフィルタ１１１を含み、図示しない商用電源ラインから測定されたアナログの電圧波形を、その１波あたりのサンプリング数を２５６もしくは５１２としてディジタル変換する。この低速変換データは制御部１４を介してメモリ１５内の第１メモリ領域１５１に書き込まれる。
【００１３】
高速Ａ／Ｄ変換回路１２は、低速Ａ／Ｄ変換回路１１と並行して、例えば２ＭＨｚ程度の高速サンプリングクロックで上記電圧波形をディジタル変換する。この高速変換データも制御部１４を介してメモリ１５内の第２メモリ領域１５２に書き込まれるが、そのデータ書き込みはリングカウンタ１５３（図２参照）によって行なわれる。
【００１４】
すなわち、高速変換データはデータ量が大量であり、また、インパルス波形は頻繁に現れるものでなく、しかも出現が短期間であることから、限られたメモリ領域を有効に使用するため、メモリが一杯になったら先頭アドレスに戻り、順次データを上書きして行きこれを繰り返す。トリガが発生したら、その時点から所定のアドレスまで書き込んだ後、書き込みを停止する。これにより、トリガ前後のインパルス波形が取り込まれる。
【００１５】
波形整形回路１３はローパスフィルタからなり、電圧波形の基本波についてクロックを生成する。この基本波クロックはゼロクロス検出用（同期制御用）として制御部１４に与えられる。
【００１６】
図２に示されているように、制御部１４にはインパルス波形検出用の比較基準データ１４１が設定されているとともに、比較回路１４２が設けられている。比較基準データ１４１は、ともに同位相の上限正弦波および下限正弦波よりなる所定管理幅を有する１波形分データである。
【００１７】
比較回路１４２は、高速Ａ／Ｄ変換回路１２より取り込まれる変換データと比較基準データ１４１の管理幅とを比較するが、その際、波形整形回路１３より得られる上記基本波クロックを参照して、上記比較基準データと上記高速変換データとのゼロクロス点の位置合わせを行なう。このゼロクロス位置合わせは、基本波クロックの例えば１周期ごとに行なわれる。
【００１８】
そして、高速サンプリングクロックの各サンプリング時点で両データの比較を行ない、高速変換データが比較基準データ１４１の管理幅から外れた際には、リングカウンタ１５３により、その時点から所定期間分の高速変換データを第２メモリ領域１５２に書き込む。これにより、１台の電圧測定器で、通常波形とインパルス波形を同時に測定でき、また、両波形の位置関係も正確に知ることができる。
【００１９】
次に、図３および図４により、本発明の実施形態について説明する。この実施形態では、波形整形回路１３は不要であり、上記参考実施形態と異なる方法によってインパルス波形を検出する。なお、この実施形態でも、低速および高速の各Ａ／Ｄ変換回路１１，１２、制御部１４およびリングカウンタ１５３を有するメモリ１５は使用する。
【００２０】
すなわち、この実施形態においては、図３に模式的に示されているように、高速Ａ／Ｄ変換回路１２により得られる高速波形Ｗ１と、低速Ａ／Ｄ変換回路１２により得られる低速波形Ｗ２の差を求め、その差の波形Ｗ３があらかじめ設定されているトリガレベルを超えた場合にインパルス波形ありとする。
【００２１】
図４を参照して、実際に行なわれる高速波形Ｗ１と低速波形Ｗ２の差の求め方を説明する。高速変換データＨ（Ｈ１，Ｈ２，Ｈ３，…）の方が、低速変換データＬ（Ｌ１，Ｌ２，Ｌ３…）よりもデータ数が多いため、単純には差演算を行なうことができない。
【００２２】
そこで、低速変換データＬについては、例えば第１回目のサンプリングによる低速変換データがＬ１で、第２回目のサンプリングによる低速変換データがＬ２であるとすると、第２回目のサンプリングが行なわれるまでは、第１回目の低速変換データＬ１をそのまま維持して、高速変換データＨとの差演算に利用する。
【００２３】
例えば、低速Ａ／Ｄ変換回路１１のサンプリング期間内に、高速Ａ／Ｄ変換回路１２では５回のサンプリングが実行されたとすると、制御部１４は、高速変換データが得られるごとに次の絶対値演算を行なって演算データＣを得る。
【００２４】
Ｃ１＝｜Ｈ１−Ｌ１｜
Ｃ２＝｜Ｈ２−Ｌ１｜
：
Ｃ５＝｜Ｈ５−Ｌ１｜
Ｃ６＝｜Ｈ６−Ｌ２｜
：
【００２５】
そして、演算データＣ１，Ｃ２，…の内、一つでも所定のトリガレベルを超えた場合には、リングカウンタ１５３により、その時点から所定期間分の高速変換データを第２メモリ領域１５２に書き込む。これにより、上記第１実施形態と同じく、１台の電圧測定器で、通常波形とインパルス波形を同時に測定でき、また、両波形の位置関係も正確に知ることができる。
【００２６】
なお、上記の演算例でＣ２〜Ｃ５はいわば仮想値であるが、インパルス波形は急峻に現れるため、低速変換データをＬ１に固定しても、インパルス波形の検出に支障は生じない。また、上記の演算例では、高速サンプリングごとに演算を行なっているが、低速サンプリングごと、すなわち低速変換データが得られるごとに高速変換データとの差演算を行なうようにしてもよい。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、低速Ａ／Ｄ変換回路から得られる低速変換データと、高速Ａ／Ｄ変換回路から得られる高速変換データとの差によりインパルス波形を検出するようにしたことにより、１台の測定器で電力ラインの電圧波形とそれに含まれる突発的なインパルス波形とを同時に測定することができ、また、両波形の位置関係も正確に知ることができる。
【図面の簡単な説明】
【図１】本発明の参考実施形態に係る電圧測定器の回路構成図。
【図２】上記参考実施形態における制御部の構成および動作説明用の模式図。
【図３】本発明によるインパルス波形の求め方を示した説明図。
【図４】上記インパルス波形の求め方の実際の演算手法を説明するための模式的な波形データ図。
【発明の属する技術分野】
本発明は電力ラインの電圧測定器に関し、さらに詳しく言えば、１台の測定器で電力ラインの電圧波形とそれに含まれる突発的なインパルス波形とを同時に測定する測定技術に関するものである。
【０００２】
【従来の技術】
商用電力ラインの計測においては、まず、実効値などのパラメータを演算するうえで電圧測定が行なわれるが、同一電力ラインに例えば冷凍システムの圧縮機を駆動するモータなどの重い負荷が接続されている場合には、その負荷のオンオフによって髭状のインパルス波形が生ずるため、電源の品質を解析するうえで、そのインパルス波形を捕らえることも測定上重要なことである。
【０００３】
測定された電圧は、まず、入力部のＡ／Ｄ変換回路によってディジタルに変換されるが、電圧波形の場合、そのサンプリング数は通常では１波あたり２５６もしくは５１２であるため、低速のＡ／Ｄ変換回路が用いられる。
【０００４】
これに対して、インパルス波形は、その出現が不規則でしかもきわめて短時間であるため、通常の電圧測定の場合よりも、１００〜２００倍程度（例えば２ＭＨｚ程度）の高速サンプリングが必要となる。このため、従来では低速用の測定器と高速用の測定器を２台用意して、電圧測定とインパルス測定を行なうようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、測定現場に２台の測定器を持ち込まなければならないという煩わしさがあった。また、２台の測定器を別々に動かしたのでは、電圧波形のどの部分でインパルス波形が乗っているのか判断することができないため、２台の測定器間で同期をとる必要があった。この同期調整には細心の注意を要し、手間のかかるものであった。
【０００６】
【課題を解決するための手段】
本発明によれば、１台の測定器で電力ラインの電圧波形とそれに含まれる突発的なインパルス波形とを同時に測定することができ、また、両波形の位置関係も正確に知ることができる。
【０００７】
すなわち、本発明は、電力ラインの電圧波形と、同電圧波形に含まれる突発的なインパルス波形とを同時に測定する電力ラインの電圧測定器であって、上記電圧波形を低速のサンプリングクロックでＡ／Ｄ変換する低速Ａ／Ｄ変換回路と、上記電圧波形を高速のサンプリングクロックでＡ／Ｄ変換する高速Ａ／Ｄ変換回路と、上記各Ａ／Ｄ変換回路の波形データを対比してインパルス波形を検出する制御部と、上記低速Ａ／Ｄ変換回路の低速変換データが格納される第１メモリおよび上記高速Ａ／Ｄ変換回路の高速変換データが格納される第２メモリとを含み、上記制御部は、少なくとも上記低速サンプリングクロックの単位時間間隔ごとに上記低速変換データと上記高速変換データとの差を絶対値として求め、その差があらかじめ設定されたトリガレベルを超えたときには、上記第２メモリにトリガをかけて、その時点から所定時間経過後に上記高速変換データの書き込みを停止させることを特徴としている。
【０００９】
この場合、上記制御部は、上記低速サンプリングクロックの単位時間内は、そのときにサンプリングされた低速変換データを次の低速変換データが到来するまで維持し、その低速変換データと高速変換データとの差（絶対値）を上記高速サンプリングクロックごとにさらに求めるようにすることが好ましい。
【００１０】
なお、インパルス波形の測定には高速のＡ／Ｄ変換回路を用いるため、そのデータ量が大量となることと、インパルス波形は頻繁に現れるものでなく、しかも出現が短期間であることから、上記高速変換データの上記第２メモリへの書き込みは、所定のメモリ領域を上書きしながら繰り返して使用するリングカウンタで行なうようにするとよい。
【００１１】
【発明の実施の形態】
まず、図１を参照して、本発明の参考実施形態について説明する。この電力ラインの電圧測定器は、その基本的な構成として、低速Ａ／Ｄ変換回路１１および高速Ａ／Ｄ変換回路１２と、波形整形回路１３と、制御部（コントローラ）１４と、メモリ１５とを備えている。
【００１２】
低速Ａ／Ｄ変換回路１１は、その前段にノイズ除去用のローパスフィルタ１１１を含み、図示しない商用電源ラインから測定されたアナログの電圧波形を、その１波あたりのサンプリング数を２５６もしくは５１２としてディジタル変換する。この低速変換データは制御部１４を介してメモリ１５内の第１メモリ領域１５１に書き込まれる。
【００１３】
高速Ａ／Ｄ変換回路１２は、低速Ａ／Ｄ変換回路１１と並行して、例えば２ＭＨｚ程度の高速サンプリングクロックで上記電圧波形をディジタル変換する。この高速変換データも制御部１４を介してメモリ１５内の第２メモリ領域１５２に書き込まれるが、そのデータ書き込みはリングカウンタ１５３（図２参照）によって行なわれる。
【００１４】
すなわち、高速変換データはデータ量が大量であり、また、インパルス波形は頻繁に現れるものでなく、しかも出現が短期間であることから、限られたメモリ領域を有効に使用するため、メモリが一杯になったら先頭アドレスに戻り、順次データを上書きして行きこれを繰り返す。トリガが発生したら、その時点から所定のアドレスまで書き込んだ後、書き込みを停止する。これにより、トリガ前後のインパルス波形が取り込まれる。
【００１５】
波形整形回路１３はローパスフィルタからなり、電圧波形の基本波についてクロックを生成する。この基本波クロックはゼロクロス検出用（同期制御用）として制御部１４に与えられる。
【００１６】
図２に示されているように、制御部１４にはインパルス波形検出用の比較基準データ１４１が設定されているとともに、比較回路１４２が設けられている。比較基準データ１４１は、ともに同位相の上限正弦波および下限正弦波よりなる所定管理幅を有する１波形分データである。
【００１７】
比較回路１４２は、高速Ａ／Ｄ変換回路１２より取り込まれる変換データと比較基準データ１４１の管理幅とを比較するが、その際、波形整形回路１３より得られる上記基本波クロックを参照して、上記比較基準データと上記高速変換データとのゼロクロス点の位置合わせを行なう。このゼロクロス位置合わせは、基本波クロックの例えば１周期ごとに行なわれる。
【００１８】
そして、高速サンプリングクロックの各サンプリング時点で両データの比較を行ない、高速変換データが比較基準データ１４１の管理幅から外れた際には、リングカウンタ１５３により、その時点から所定期間分の高速変換データを第２メモリ領域１５２に書き込む。これにより、１台の電圧測定器で、通常波形とインパルス波形を同時に測定でき、また、両波形の位置関係も正確に知ることができる。
【００１９】
次に、図３および図４により、本発明の実施形態について説明する。この実施形態では、波形整形回路１３は不要であり、上記参考実施形態と異なる方法によってインパルス波形を検出する。なお、この実施形態でも、低速および高速の各Ａ／Ｄ変換回路１１，１２、制御部１４およびリングカウンタ１５３を有するメモリ１５は使用する。
【００２０】
すなわち、この実施形態においては、図３に模式的に示されているように、高速Ａ／Ｄ変換回路１２により得られる高速波形Ｗ１と、低速Ａ／Ｄ変換回路１２により得られる低速波形Ｗ２の差を求め、その差の波形Ｗ３があらかじめ設定されているトリガレベルを超えた場合にインパルス波形ありとする。
【００２１】
図４を参照して、実際に行なわれる高速波形Ｗ１と低速波形Ｗ２の差の求め方を説明する。高速変換データＨ（Ｈ１，Ｈ２，Ｈ３，…）の方が、低速変換データＬ（Ｌ１，Ｌ２，Ｌ３…）よりもデータ数が多いため、単純には差演算を行なうことができない。
【００２２】
そこで、低速変換データＬについては、例えば第１回目のサンプリングによる低速変換データがＬ１で、第２回目のサンプリングによる低速変換データがＬ２であるとすると、第２回目のサンプリングが行なわれるまでは、第１回目の低速変換データＬ１をそのまま維持して、高速変換データＨとの差演算に利用する。
【００２３】
例えば、低速Ａ／Ｄ変換回路１１のサンプリング期間内に、高速Ａ／Ｄ変換回路１２では５回のサンプリングが実行されたとすると、制御部１４は、高速変換データが得られるごとに次の絶対値演算を行なって演算データＣを得る。
【００２４】
Ｃ１＝｜Ｈ１−Ｌ１｜
Ｃ２＝｜Ｈ２−Ｌ１｜
：
Ｃ５＝｜Ｈ５−Ｌ１｜
Ｃ６＝｜Ｈ６−Ｌ２｜
：
【００２５】
そして、演算データＣ１，Ｃ２，…の内、一つでも所定のトリガレベルを超えた場合には、リングカウンタ１５３により、その時点から所定期間分の高速変換データを第２メモリ領域１５２に書き込む。これにより、上記第１実施形態と同じく、１台の電圧測定器で、通常波形とインパルス波形を同時に測定でき、また、両波形の位置関係も正確に知ることができる。
【００２６】
なお、上記の演算例でＣ２〜Ｃ５はいわば仮想値であるが、インパルス波形は急峻に現れるため、低速変換データをＬ１に固定しても、インパルス波形の検出に支障は生じない。また、上記の演算例では、高速サンプリングごとに演算を行なっているが、低速サンプリングごと、すなわち低速変換データが得られるごとに高速変換データとの差演算を行なうようにしてもよい。
【００２７】
【発明の効果】
以上説明したように、本発明によれば、低速Ａ／Ｄ変換回路から得られる低速変換データと、高速Ａ／Ｄ変換回路から得られる高速変換データとの差によりインパルス波形を検出するようにしたことにより、１台の測定器で電力ラインの電圧波形とそれに含まれる突発的なインパルス波形とを同時に測定することができ、また、両波形の位置関係も正確に知ることができる。
【図面の簡単な説明】
【図１】本発明の参考実施形態に係る電圧測定器の回路構成図。
【図２】上記参考実施形態における制御部の構成および動作説明用の模式図。
【図３】本発明によるインパルス波形の求め方を示した説明図。
【図４】上記インパルス波形の求め方の実際の演算手法を説明するための模式的な波形データ図。
Claims (3)
- 電力ラインの電圧波形と、同電圧波形に含まれる突発的なインパルス波形とを同時に測定する電力ラインの電圧測定器であって、
上記電圧波形を低速のサンプリングクロックでＡ／Ｄ変換する低速Ａ／Ｄ変換回路と、上記電圧波形を高速のサンプリングクロックでＡ／Ｄ変換する高速Ａ／Ｄ変換回路と、上記各Ａ／Ｄ変換回路の波形データを対比してインパルス波形を検出する制御部と、上記低速Ａ／Ｄ変換回路の低速変換データが格納される第１メモリおよび上記高速Ａ／Ｄ変換回路の高速変換データが格納される第２メモリとを含み、
上記制御部は、少なくとも上記低速サンプリングクロックの単位時間間隔ごとに上記低速変換データと上記高速変換データとの差を絶対値として求め、その差があらかじめ設定されたトリガレベルを超えたときには、上記第２メモリにトリガをかけて、その時点から所定時間経過後に上記高速変換データの書き込みを停止させることを特徴とする電力ラインの電圧測定器。 - 上記制御部は、上記低速サンプリングクロックの単位時間内は、そのときにサンプリングされた低速変換データを次の低速変換データが到来するまで維持し、その低速変換データと高速変換データとの差（絶対値）を上記高速サンプリングクロックごとにさらに求めることを特徴とする請求項１に記載の電力ラインの電圧測定器。
- 上記高速変換データの上記第２メモリへの書き込みにリングカウンタが用いられることを特徴とする請求項１または２に記載の電力ラインの電圧測定器。
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000281615A JP4410919B2 (ja) | 2000-09-18 | 2000-09-18 | 電力ラインの電圧測定器 |
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