JP4401078B2 - 判定帰還型等化器における誤差伝播を低減する判定帰還型シーケンス推定装置及び方法 - Google Patents

判定帰還型等化器における誤差伝播を低減する判定帰還型シーケンス推定装置及び方法 Download PDF

Info

Publication number
JP4401078B2
JP4401078B2 JP2002584563A JP2002584563A JP4401078B2 JP 4401078 B2 JP4401078 B2 JP 4401078B2 JP 2002584563 A JP2002584563 A JP 2002584563A JP 2002584563 A JP2002584563 A JP 2002584563A JP 4401078 B2 JP4401078 B2 JP 4401078B2
Authority
JP
Japan
Prior art keywords
equalizer
trellis decoder
trellis
output
decision feedback
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002584563A
Other languages
English (en)
Other versions
JP2004534440A (ja
Inventor
ゴーシュ，モニシャ
ディー ケリハー，パトリック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JP2004534440A publication Critical patent/JP2004534440A/ja
Application granted granted Critical
Publication of JP4401078B2 publication Critical patent/JP4401078B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0059—Convolutional codes
    • H04L1/006—Trellis-coded modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/015—High-definition television systems
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0054—Maximum-likelihood or sequential decoding, e.g. Viterbi, Fano, ZJ algorithms
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/438—Interfacing the downstream path of the transmission network originating from a server, e.g. retrieving encoded video stream packets from an IP network
    • H04N21/4382—Demodulation or channel decoding, e.g. QPSK demodulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/0335—Arrangements for removing intersymbol interference characterised by the type of transmission
    • H04L2025/03375—Passband transmission
    • H04L2025/03382—Single of vestigal sideband
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439—Fixed structures
    • H04L2025/03445—Time domain
    • H04L2025/03471—Tapped delay lines
    • H04L2025/03484—Tapped delay lines time-recursive
    • H04L2025/0349—Tapped delay lines time-recursive as a feedback filter

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Multimedia (AREA)
  • Power Engineering (AREA)
  • Artificial Intelligence (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Description

発明の詳細な説明
［関連出願］
本願に開示された発明は、本願と同時に出願され、発明者がD.Birruであり、発明の名称が"A Two Stage Equalizer for Trellis Coded Systems"である米国特許出願（代理人書類番号PHIL06-01429）に開示された発明に関連している。また、本願に開示された発明は、本願と同時に出願され、発明の名称が"Generation of Decision Feedback Equalizer Data Using Trellis Decoder Traceback Output in an ATSC HDTV Receiver"にも関連している。これらの関連出願の出願人は本願と同一の出願人である。関連出願の開示内容は、本願明細書に完全に記述されているかのように参考のため本願明細書に引用される。
本発明は、一般的に、デジタル通信装置に係り、より詳しくは、トレリスデコーダからのシンボルストリーム情報を利用することによってＡＴＳＣ方式残留側波帯（ＶＳＢ）受信機の判定帰還型等化器における誤差を低減するシステム及び方法に関する。
デジタル高品位テレビ（ＨＤＴＶ）グランド・アライアンス(Grand Alliance)は、テレビ産業におけるテレビ製造者と研究機関のグループである。何年もの協調的努力の後、グランド・アライアンスは、デジタル高品位テレビシステムの標準を開発し提案した。グランド・アライアンス標準は、（僅かな変更を加えた後）米国連邦通信委員会（ＦＣＣ）によってＨＤＴＶの公式放送標準として採用された。この標準は、次世代テレビシステム委員会標準（ＡＴＳＣ標準）として知られている。
地上波放送チャネルによるＨＤＴＶ伝送用のＡＴＳＣ標準は、１０．７６ＭＨｚのレートで８レベルの残留側波帯（ＶＳＢ）シンボルストリームとして変調された１２個の独立した時間多重化トレリス符号化データストリームにより構成された信号を使用する。この信号は、標準ＶＨＦ若しくはＵＨＦ地上波テレビ６ＭＨｚ周波数帯域に変換され、その周波数帯域によって信号が放送される。
ＡＴＳＣ標準は、８レベル（即ち、３ビット）の１次元信号点配置に従ってトレリス符号化されるＨＴＤＶ信号の２ビットのデータシンボルを要求する。各データシンボルのうちの一方のビットは予め符号化され、もう一方のビットは、４状態トレリス符号に従って２個の符号化ビットを生成する１／２符号化レートに従う。インターリーブの目的のため、１２個の同一のエンコーダ及びプレコーダは、１２個の連続したデータシンボル毎に連続的に動作する。シンボル０、１２、２４、３６、．．．は、第１の系列として符号化される。シンボル１、１３、２５、３７、．．．は、第２の系列として符号化される。シンボル３、１４、２６、３８、．．．は、第３の系列として符号化される。以下同様に、全部で１２個の系列ができる。したがって、ＡＴＳＣ標準は、信号の時分割インターリーブデータシンボルの１２個の系列のため、ＨＤＴＶ受信機に１２個のトレリスデコーダを必要とする。ＨＤＴＶ受信機の各トレリスデコーダは、符号化されたデータシンボルのストリーム内の１１個おきのデータシンボルを復号化する。
ＡＴＳＣ標準受信機において、トレリスデコーダは、８−ＶＳＢシンボルに変換される直前にトレリス符号化された元のデジタルデータを獲得するため使用される。トレリス符号化を使用することにより、受信信号の信号対雑音比が改善され、１２個の独立したストリームの時間多重化は、同一周波数に含まれるアナログＮＴＳＣ放送信号からの同一チャネル干渉の可能性を低下させる。尚、ＮＴＳＣは、米国テレビジョン方式委員会(National Television Standards Committee)の略である。
４状態トレリス符号のための各トレリスデコーダは、周知のビタビ復号化アルゴリズムに従って動作する。各デコーダは、ブランチメトリック発生器ユニットと、加算・比較・選択ユニットと、パスメモリユニットと、を含む。例えば、文献：G.Ungerboeck,
"Trellis-coded Modulation With Redundant Signal Set, Part I, Introduction;
Part II, State of the Art," IEEE Communications Magazine, Vol.25, pp.5-21,
February 1987を参照。
雑音によって改悪されるだけではなく、伝送された信号は、決定論的なチャネル歪みと、マルチパス干渉によって生じる歪みの影響を受ける。その結果として、適応チャネル等化器は、一般的に、これらの影響を補償するため、トレリスデコーダよりも前で使用される。その目的は、送信機側で１２個のトレリスエンコーダによって作成されたシンボルストリームとできる限り類似しているシンボルストリームを作成することである。
慣用されている一つの等化器アーキテクチャは、判定帰還型等化器（ＤＦＥ）として知られている第２の等化器を利用する。このアーキテクチャでは、通常の、即ち、前向き等化器（ＦＥ）は、判定帰還型等化器によって補完される。判定帰還型等化器の入力は、完全な等化器（前向き等化器と判定帰還型等化器）の現在の出力シンボルの元の送信された値の推定値である。この判定帰還型等化器（ＤＦＥ）の出力は、次に、出力シンボルを生成するため、前向き等化器（ＦＥ）の出力に加算される。典型的な実施形態では、この出力シンボルの推定値は、単に等化器出力をスライスすることによって獲得される。用語「スライス」は、実際の出力のシンボル値に最も近い（８−ＶＳＢのＡＴＳＣ標準によって指定された８レベルの）許容シンボル値を選ぶ処理を表す。しかし、このアプローチは、スライス誤差によって生じた誤差伝播からの影響を受ける可能性がある。ＨＤＴＶ信号の等化器より後の典型的なシンボル誤り率は２０％まで増加する可能性があるので、判定帰還型等化器フィルタタップの個数が多い場合には重大な問題になり得る。
等化器の後、ＨＤＴＶ信号は、送信機で実行された１／２レートのトレリス符号化に基づいてシンボルストリームを復号化するため、トレリスデコーダで復号化される。上述の通り、ＡＴＳＣ標準は、１２個のトレリスエンコーダ及びデコーダが時間多重化形式で並列に使用されることを規定する。トレリス復号化の後には、更に信号の伝送誤りを訂正するため、バイトのデインターリーブと、リード・ソロモン復号化とが続けられる。
技術的には、ＡＴＳＣ方式残留側波帯受信機で使用される判定帰還型等化器の誤差伝播を低減するシステム及び方法が求められている。
（発明の開示）
従来技術の上記の欠点を解決するため、本発明のシステム及び方法は、トレリスデコーダからのシンボルストリーム情報を利用することにより、ＡＴＳＣ方式残留側波帯受信機における判定帰還型等化器の誤差伝播を低減する。
適応チャネル量子化器からの出力シンボルはトレリスデコーダへ入力される。トレリスデコーダは、当初に送信された可能性の最も高いシンボル値を判定するため、スライスのような強固な意思決定(hard decision making)ではなく、柔軟な意思決定(soft decision making)を使用する。柔軟な意思決定法は、所与の値をとるシンボルの後に続くシンボルがトレリスエンコーダによって前提とされる限定された値の組を考慮する。柔軟な意思決定法は、現在のシンボルだけを考慮する強固な意思決定法によって獲得されるよりも信頼性の高い実際の値の推定値を得るため、この付加情報を使用する。
本発明のシステム及び方法は、判定帰還型等化器（ＤＦＥ）への入力として役立つ等化器出力の推定値を生成するため、トレリスデコーダからの情報を使用する。本発明のシステム及び方法は、本質的に、判定帰還型等化器（ＤＦＥ）によって要求される実際のシンボル値の推定値を得るため、トレリスデコーダを等化器に組み込む。前に受信されたシンボルにより構成され、指定された長さを有するパス上でトレースバックを実行するビタビアルゴリズムの性質に依存して、推定値は、現在シンボルに対して与えられるだけではなく、このパスを構成するすべての先行シンボルに対しても与えられる。ビタビアルゴリズムは、ガウシアンチャネル雑音の条件下で伝送シンボルの値の最良推定値を与えることが知られているので、このようなアプローチによって、等化器出力の簡単なスライス処理を使用して実現できるよりも高信頼性のデータが判定帰還等化器（ＤＦＥ）へ入力される。これにより、等化器性能が向上し、より信頼性の高いデータがトレリスデコーダへ入力される。
関連した方法は第２の等化器を使用する。第２の等化器の判定帰還型等化器（ＤＦＥ）の入力は、トレリスデコーダの出力であり、等化器適応のためのトレーニングシーケンスでもある。トレリスデコーダは、シンボルデータの最適推定値を与えるので、その出力は、単なる推定値であり、既知トレーニングシーケンスの場合のような伝送データの事前知識ではないとしても、トレーニングシーケンスとして容易に使用することができる。
１２個の時間多重化ビタビデコーダにより構成されたＡＴＳＣ方式トレリスデコーダシステムは、かなり複雑であり、実現するためにはかなりの量のハードウェアを必要とする。また、適応チャネル等化器は、一般的に、実現するために必要なハードウェアの量という観点でデジタルデータ復調器の最も複雑なコンポーネントである。したがって、適応チャネル等化器は最も高価なコンポーネントでもある。
本発明の原理によるトレリスデコーダは、複数のインターリーブされたデータシンボルの系列の各々を復号化するために適応している。各系列は、許容可能なトレリス符号値を含むマルチレベル信号点配置に従って符号化されている。このようなデコーダは、系列毎に、このような系列の連続的なデータシンボルに対して連続的に判定されるような各トレリス状態のブランチメトリックを獲得するブランチメトリック発生器を含む。ブランチメトリック及びトレリス状態情報は、加算・比較・選択（ＡＣＳ）ユニットへ供給され、加算・比較・選択ユニットは、各系列内の連続して受信されたデータシンボルに従って、系列ごとに連続的に更新された最良メトリック・パスを判定する。デコーダは、連続的なパスメモリステージを更に含み、各ステージは、先行ステージから、各系列内で先に受信されたデータシンボルに対するトレリスの中で最良メトリックを有するパスを特定するポインタを受け取り、格納する。第１のステージは、ＡＣＳユニットから、各系列内で現在受信されたデータシンボルに対するトレリスの中で最良メトリックを有するパスを特定するポインタを受け取り、格納する。最後の記憶ステージは、すべてのパスメモリステージに格納されたトレリス状態の系列毎に最先のデータシンボルに対応したトレリス状態に対するポインタを格納する。このトレリス状態から、完全に復号化された最先のデータシンボルの値が示される。
本発明の一つの特徴によれば、デコーダは、ＡＴＳＣ標準の４個の状態符号を含むある種のトレリス符号に関して、トレリス状態は、所定のグループに任意の時点で存在する状態は、同じグループ内の先行のトレリス状態だけから得られるように、複数の別々のグループに分割され得るという事実を利用する。更に、既存の状態は、より少数の考えられる先行状態だけから生じ得る。これらの両方の特性を備えた符号は、「明確な(well-defined)」符号と呼ばれる。特に、多数の明確な符号に対し、起こり得る先行状態の数は、トレリス符号化された入力ビットの数に依存する。ＡＴＳＣ標準の４状態のトレリス符号は、明確な符号の一例であり、第１のグループと第２のグループの各々で２個のトレリス状態だけに対する最良メトリック・パスデータを得るため、２個のＡＣＳサブユニットを設けることが可能である。このような各ＡＣＳサブユニットは、設計及び動作が非常に簡単であり、第１のグループと第２のグループの両方のグループに対して単一のＡＣＳユニットが存在するかのようである。このアプローチは、任意の状態数の明確な符号に対して選ぶことができる。例えば、８状態の符号の場合、２状態のグループが４個存在し、４個のＡＣＳユニットは、それぞれ、このようなグループを一つずつ処理する。
本発明の更なる特徴によれば、パスメモリユニットの簡単化は、要求される入出力を同じ量ずつ減少させるので、パスメモリユニットは、単一のランダムアクセスメモリ（ＲＡＭ）に連続的な記憶セクションとして構築される。
本発明において利用される明確な符号の別の特徴は、トレリス符号の状態毎に要求されるパスメモリの簡単化である。既存の状態へ到達できる先行状態は、僅かに個数ｓ個の起こり得る先行状態に限られるので、起こり得るすべての先行状態へのポインタを格納する必要はない。その代わりに、小規模の組の中の起こり得る先行状態を区別するポインタが格納される。このためには、
ｌｏｇ2ｓ
程度に一致する個数の記憶素子だけが必要である。先行状態へのポインタを明確に判定するため、特定の組を識別する情報を利用する。これは、先行状態へのポインタを判定するために追加ロジックが必要な場合には、僅かなペナルティが課されることを意味する。しかし、明確な符号の第２の条件、即ち、所定のグループに任意の時点で存在する符号状態は、同じグループの先行状態だけから得られるという区別可能な符号状態のグループの条件は、通常のパスメモリユニットを実現するために要求されるよりも実際には追加ロジックが簡単化されることを保証する。このような簡単化は、４状態のＡＴＳＣ符号に対して要求されるメモリを２倍の倍率で縮小することが可能であり、８状態のＡＴＳＣ符号の場合には３倍の倍率で縮小を達成することができる。メモリ容量の節約は、かなりの量である。
４状態のＡＴＳＣ符号に固有である本発明の更なる特徴は、各ステージで起こり得る先行状態の間でポインタを選択するために要求されるパスメモリロジックは、パス全体の各トレースバック部分を計算するために要求される組み合わせロジックにおける遅延伝播が２倍の倍率で短縮されるように簡単化される。これは、トレリスデコーダを動作させることができる速度の点で著しい効果を奏し、ロジック素子を減少させる。
本発明による高品位テレビ（ＨＤＴＶ）受信機は、連続的なデータフレームを有するデジタル高品位テレビ信号を受信するように適応し、各データフレームは連続的なデータセグメントを収容し、各セグメントは連続的なデータシンボルを含み、データシンボルは、許容可能符号値のマルチレベル信号点配置を備えた符号に従って複数のデータストリームを形成するためインターリーブされる。このような受信機は、上述のトレリスデコーダを含む。
本発明の目的は、トレリスデコーダからのシンボルストリーム情報を利用することにより、ＡＴＳＣ方式残留側波帯受信機の判定帰還型等化器における誤差を低減するシステム及び方法を提供することである。
本発明の別の目的は、トレリスデコーダにおいてシンボルの「最良推定」値を復号化するシステム及び方法を提供することである。
更に、本発明の目的は、ＡＴＳＣ方式ＶＳＢ受信機において、トレリスデコーダから判定帰還型等化器へシンボルの最良推定値を送信するシステム及び方法を提供することである。
本発明の別の目的は、ＡＴＳＣ方式ＶＳＢ受信機において、トレリスデコーダからのシンボルの最良推定値を使用する判定帰還型等化器を用いて、チャネル等化を実行するシステム及び方法を提供することである。
更に、本発明の目的は、ＡＴＳＣ方式ＶＳＢ受信機の判定帰還型等化器において、第１の等化器ユニット及び第１のトレリスデコーダの第１の組み合わせと、第２の等化器ユニット及び第２のトレリスデコーダの第２の組み合わせと、を利用して誤差を低減するシステム及び方法を提供することである。
ここまでに、本発明の特徴及び技術的効果を概略的に説明したので、当業者は、以下の本発明の詳細な説明をより良く理解するであろう。後述する本発明の更なる特徴及び効果は本願の請求項に係る発明の対象を構成する。当業者は、本発明と同じ目的を実現する他の構成を変形若しくは設計するための基礎として、開示された概念及び具体的な実施例を容易に使用するであろう。当業者は、このような等価的な構成が本発明の最広義の形式の精神及び範囲に含まれることがわかるであろう。
本発明の詳細な説明を行う前に、本願の書類を通じて使用される一部の語又は句の定義を明らかにする方が有利である。用語「含む」及び「有する」、並びに、これらの派生語は、無制限に包含することを意味する。用語「又は」は包括的であり、「及び／又は」の意味である。「関連した」や「関連させられた」等の句、及び、それらの派生句は、「包含する」、「包含される」、「相互に連結する」、「格納する」、「格納される」、「つながる」若しくは「連結する」、「つなぐ」若しくは「結び付く」、「連絡可能である」、「協働する」、「交互にする」、「並列にする」、「接近する」、「付く」若しくは「付けられる」、「もつ」、「所有する」などを表す。用語「コントローラ」、「プロセッサ」若しくは「機器」は、少なくとも一つの動作を制御する装置、システム、或いは、それらの一部を意味し、このような装置は、ハードウェア、ファームウェア、ソフトウェア、或いは、それらのうちの少なくとも二つの組み合わせによって実現される。尚、特定のコントローラに関連付けられた機能は、局所的でも遠隔的でもよく、集中型若しくは分散型のいずれでもよい。このような語句の定義は、本願の書類の全体で行われている。当業者は、殆どの場合ではなくても、多くの場合に、このような定義がこのような定義された語句の過去並びに未来の用法にも当てはまることを認めるであろう。
本発明と本発明の効果がより十分に理解されるように、以下の記述では、添付図面を参照する。添付図面中、同じ番号は同じ対象を表している。
本明細書において本発明の原理を説明するために使用される後述の図１乃至１２、並びに、種々の実施例は、説明のための例示に過ぎず、如何なる形であっても本発明の範囲を限定するために解釈されるべきではない。以下の典型的な実施例の説明において、本発明は、高品位テレビシステムに統合されるか、又は、高品位テレビシステムと共に使用される。当業者は、本発明の典型的な実施例が、デジタルデータを変調、復調する他の同様のタイプのシステムで使用するために容易に変形されることを認めるであろう。
図１は、典型的な高品位テレビ（ＨＤＴＶ）送信機１００のブロック図である。ＭＰＥＧ互換データパケットは、リード・ソロモン（ＲＳ）エンコーダ１１０によって前方誤り訂正（ＦＥＣ）のため符号化（エンコード）される。各データフィールドの連続的なセグメント内のデータパケットは、データインターリーバー１２０によってインターリーブされ、インターリーブされたデータパケットは、トレリスエンコーダ・ユニット１２０によって更にインターリーブされ、符号化される。トレリスエンコーダ・ユニット１３０は、シンボル毎に３ビットを表現するデータシンボルのストリームを生成する。３ビットのうちの１ビットは、プレコードされ、それ以外の２ビットは、４状態トレリス符号化によって生成される。
後で詳述するように、トレリスエンコーダ・ユニット１３０は、１２個のインターリーブされた符号化データシーケンスを与えるため、１２個の並列式トレリスエンコーダ及びプレコーダ・ユニットを含む。各トレリスエンコーダ及びプレコーダ・ユニットの符号化された３ビットは、マルチプレクサ１４０で、フィールド及びセグメント同期ビットシーケンスと合成される。パイロット信号は、パイロット挿入ユニット１５０によって挿入される。データストリームは、次に、残留側波帯（ＶＳＢ）変調器１６０によって、残留側波帯（ＶＳＢ）の抑制された搬送波の８レベル変調を受ける。データストリームは、次に、最終的に、無線周波数変換器１７０によって無線周波数へアップコンバージョンされる。
図２は、典型的な高品位テレビ（ＨＤＴＶ）受信機２００のブロック図である。受信されたＲＦ信号は、チューナー２１０によって中間周波数（ＩＦ）へダウンコンバートされる。信号は、次に、ＩＦフィルタ及び検出器２２０によってフィルタ処理され、デジタル形式に変換される。検出された信号は、データシンボルの形式であり、各データシンボルは、８レベルの信号点配置内のレベルを指定する。信号は、次に、ＮＴＳＣ阻止フィルタ２３０によってフィルタ処理され、等化器及び位相追跡器ユニット２４０による等化及び位相追跡を受ける。再現された符号化データシンボルは、次に、トレリスデコーダ・ユニット２５０によってトレリス復号化処理される。復号化されたデータシンボルは、データ・デインターリーバー２６０によって更にデインターリーブされる。データシンボルは、次に、リード・ソロモン・デコーダ２７０によるリード・ソロモン復号化を受ける。これにより、送信機１００によって送信されたＭＰＥＧ互換性のあるデータパケットが再生される。
図３は、データインターリーバー１２０からインターリーブされたデータがトレリス符号化処理中に更にインターリーブされる状況の説明図である。トレリスエンコーダ・ユニット１３０のデマルチプレクサ３１０は、１２個の連続したトレリスエンコーダ及びプレコーダ・ユニット３２０Ａ、３２０Ｂ、３２０Ｃ、．．．、３２０Ｋ及び３２０Ｌの間で１２個のデータシンボルの連続的な系列の各々を配分する。１２個の連続したトレリスエンコーダ及びプレコーダの符号化された出力は、マルチプレクサ３３０によって時分割多重化され、単一のデータストリームを形成する。単一のデータストリームは、トレリスエンコーダ・ユニット１３０の８レベルのシンボルマッパー４３０へ送信される。
図４は、典型的なトレリスエンコーダ及びプレコーダ・ユニット３２０Ａと、その８レベルシンボルマッパー４３０への出力を説明するブロック図である。図４には示されていないが、マルチプレクサ３３０は、トレリスエンコーダ及びプレエンコーダ・ユニット３２０Ａを８レベルシンボルマッパー４３０へ連結する。トレリスエンコーダ及びプレコーダ・ユニット３２０Ａは、プレコーダ４１０とトレリスエンコーダ４２０を含む。符号化されるべき各データシンボルは、Ｘ1とＸ2の２ビットにより構成される。ビットＸ2は、１ビットレジスタ４４０を含むプレコーダ４１０によってプレ符号化され、プレ符号化されたビットＹ2が得られる。ビットＹ2は、トレリスエンコーダ４２０によってこれ以上変更されずに、ビットＺ2として出力される。
もう一方の入力ビットＸ1は、プレコーダ４１０を通らない。ビットＸ1（ビットＹ1としても表される）は、トレリスエンコーダ４２０に渡される。トレリスエンコーダ４２０は、１ビットデータレジスタ４５０及び４６０を利用してレート１／２のトレリス符号に従ってビットＸ1を符号化する。その結果は、ビットＺ0及びＺ1として出力される。従って、３ビット（即ち、ビットＺ0、ビットＺ1、及びビットＺ2）がトレリスエンコーダ４２０によって、８レベルのシンボルマッパー４３０へ出力される。８レベルのシンボルマッパー４３０は、３ビットを許容可能な符号値の８レベル信号点配置内の値Ｒに変換する。Ｒに対する許容可能な符号値は、−７、−５、−３、−１、＋１、＋３、＋５及び＋７である。これらの値は、８レベルのシンボルマッパー４３０に示された３ビットの組み合わせに対応する。
上記の処理は、データシンボルの１２個のインターリーブされた系列の各々に対して実行される。８レベルのシンボルマッパー４３０は、所与の３入力ビットの組に対する正確なＲ符号を選択するルックアップテーブルを含む。８レベルの信号点配置は、ビットＺ1とビットＺ0の考えられる４通りのサブセットをもち、各サブセットは、プレ符号化されたビットＺ2が零（０）であるか、１であるかに依存して、両方の起こり得る信号点配置値を含む。これらのサブセット及び対応した信号点配置値は、図４Ａに示されている。エンコーダのより詳細な内容及び動作は、ＡＴＳＣ標準のアペンディックスＤに記載されている。トレリス符号化と復号化に含まれる論理演算についての基本的な説明は、文献：H.Taub外, "Principles of Communication Systems," 2nd Edition, pp.562-571, McGraw Hill, New York, 1986を参照。
単一のトレリスデコーダが、ＨＤＴＶ信号から得られたデータシンボルの１２個のインターリーブされた系列を復号化する方法を理解するために、図５Ａの４状態のトレリス線図を参照のこと。図５Ａと、対応した図５Ｂの状態図は、トレリスエンコーダ４２０を補完する図４のプレコーダ４１０を無視している。なぜならば、プレ符号化は、ＡＴＳＣ標準に記載されている非常に簡単なインバースを含むからである。図５Ａのトレリス線図は、連続的なシンボル期間における図４における符号化されていないビットＸ1の連続的な値に関係する。２個のアクティブ状態のレジスタ４５０及び４６０は、任意のシンボル期間中に、４通りの起こり得る符号状態「００」、「０１」、「１０」、「１１」を判定するビット値を有する。次のＸ1ビット値が零であるならば、現在の符号状態は、現在の状態から離れる実線で示された後続の状態へ変化し、Ｘ1ビットが１であるならば、現在の状態は、現在の状態から離れる破線で示された後続の状態へ変化する。デコーダの出力は、各々の場合に、状態遷移ラインの終わりに示されているＺ1、Ｚ0サブセットである。
例えば、現在の符号状態Ｄ1、Ｄ0が「０１」であり、次のＸ1ビットが「０」であるならば、次の符号状態Ｄ1、Ｄ0は、「１０」になり、デコーダのＺ1、Ｚ0出力サブセットは「０１」である。デコーダによって受信されたプレ符号化ビットＺ2は、上述のように、トレリス状態の間の各遷移から生じ得る二つの実現可能性のある出力を識別するために役立つ。符号化されていない入力ビットＸ1から得られる実現可能な符号化出力サブセットＺ1、Ｚ0と、現在（ＰＳ）と次（ＮＳ）の符号状態Ｄ1、Ｄ0の間で起こり得る遷移は、図５Ｃに示されている。所与の符号状態（即ち、レジスタ４５０及び４６０ビットの値Ｄ1、Ｄ0）に対して、入力ビットＸ1が「０」であるか「１」であるかに応じて、入力ビットＸ1によって、２個の起こり得る遷移だけが生成される。図５Ａに示されるように、特定の初期符号状態Ｄ1、Ｄ0（典型的に「００」である）が与えられた場合、入力ビットＸ1の特定のシーケンスは、トレリス線図の中の特定のパスを選択する。出力Ｚ1、Ｚ0の考えられる４通りの値は、図４Ａに示され、図５Ａでは状態遷移ライン上にマークされている上記の４個のサブセットａ、ｂ、ｃ及びｄを構成する。符号状態及び考えられる遷移は、図５Ｂの状態図に示されている。状態図中の各遷移ラインは、
（Ｘ1）／（Ｚ1Ｚ0） （１）
のマークが付けられ、ここで、Ｘ1は入力ビット値であり、Ｚ1Ｚ0は得られた符号化出力サブセットである。
トレリスデコーダは、データシンボルの送信シーケンスを、雑音による間違いが多い符号化された送信シーケンスを受信したものから再構成する。第１のステップでは、受信シンボルによって示された符号サブセットを識別する。そのサブセットに対応した２個の信号点配置の点の中の最近傍の点の選択は、受信シンボルを、２個の信号点配置の点の厳密に中間のレベルに設定された閾値を有する検出器へ渡すことによって行われる。このようにして、送信された符号化シンボルに関して正確な判定を行うことが可能になる。
符号化シンボルの受信シーケンスを評価するため、トレリス線図を通るパスは、正確に判定されなければならない。本質的に、トレリス線図に存在するすべての考えられるパスの中から、実際の受信シンボルシーケンスに最も近づくパスを選択しなければならない。そのためには、当初は、過度の回数の計算が必要であるように思われるが、ビタビアルゴリズムを使用することにより著しい簡単化が達成される。この簡単化は、文献：Veterbi外, "Principles of Digital Communication and Coding," McGraw Hill, New York, 1979に記載されている。ビタビアルゴリズムによると、トレリス復号化処理のあらゆるステージにおける生き残りパスの数は、トレリス符号のトレリス状態の総数と一致する。即ち、実際に受信されたシーケンスに最も良く一致する唯一の生き残りパスは、後続のトレリスの状態へ続けられる。これは、受信シーケンスと、トレリスの特定のブランチとの一致は、メトリックに関して記述することができ、ブランチメトリックは加法的である、という観察に基づいている。パスの累積的なメトリックは、パスメトリックと呼ばれ、当該パスに関するすべてのブランチメトリックの合計である。各ブランチメトリックは、図５Ａのトレリス線図内の特定のブランチに対応した出力と、そのブランチに対応した実際の受信シンボル値との間の差に対応する。
従って、ビタビ復号化は、ブランチメトリック発生器（ＢＭＧ）ユニットを要求する。ブランチメトリック発生器ユニットは、ビット期間毎に、受信ビット値と、そのビット期間中に存在する符号状態に通じるすべてのトレリスパスのビット値との差（ブランチメトリック）を計算する。ブランチメトリックは、符号状態毎に一つずつの累積したパスメトリックを維持する加算・比較・選択（ＡＣＳ）ユニットへ供給される。ＡＣＳユニットは、連続的な新符号状態毎に、その状態までの最小（即ち、最良）パスメトリックを有するパスを判定し、このパスが選択され、その符号状態への新しいパスを定義するポインタの形式でパスメモリユニット（ＰＭＵ）に格納される。この新しいパスは、その符号状態への最尤（生き残り）パスを構成する。最後に、トレースバックユニットは、累積された生き残りパスに沿って遡り（トレースバックし）、最も確からしい送信データシーケンスを構成するビットのシーケンスを判定する。トレースバックステップの数は、復号化の深さと呼ばれ、トレースバックパス上の最も旧いビットは復号化されたビットとして出力される。トレースバックユニットは、上記の最新のトレースバックステップの番号を、ポインタ若しくは「判定ベクトル」の形式で記憶する。
上記の説明によれば、（図５Ａの右側の）行き先状態のすべてに対して、ＡＣＳユニットは、行き先状態で終了し先行状態へ戻る既に累積されたパスメトリックに加算するための適切なブランチメトリックを判定し、生き残りパスとして、最小の合成パスメトリックを有するパスを選択しなければならない。
生き残りパスを生ずる状態遷移の記述は、連続的な各受信シンボルの後にシーケンス内に格納しなければならない。これは、現在の状態までつながる累積パスメトリックと、現在の状態へ到達するためのすべての先行の状態の間の正確な遷移のシーケンスと、により構成される。明らかに、所定の状態へ通じる可能性のあるすべての遷移を蓄積することは不可能である。準最適解は、現在の状態よりも先行する指定された数の状態までのすべての遷移を蓄積することである。現在の遷移に存在するすべての状態の中で最良のメトリックが得られた最先のブランチに対応したパスメモリユニット（ＰＭＵ）に蓄積されたポインタに対応するトレリス状態遷移は、復号化されたシンボルを判定するため使用される。このような復号化されたシンボルは、プレ符号化されたビットを識別し、サブセットａ、ｂ、ｃ、ｄの中で上述のように符号化されたビットに対応したサブセットはどれであるかを識別することにより記述される。このトレリス復号化方策は、周知であり、Viterbi著の上述の参考文献に記載され、また、論文：H.Lou外, "A Programmable Parallel Processor Architecture For A Viterbi Detector," Globecom, 1990に記載されている。
各生き残りパスメトリックの遷移履歴はパスメモリユニット（ＰＭＵ）に保存される。記憶ベース機能をロジック機能から分離するＰＭＵの簡単化された実装形態は、文献：C.M.Rader, "Memory Management in a Viterbi Decoder," IEEE Trans. Comms., Vol.Com-29, No.9, September 1981に記載されている。基本的にこのアイデアは、現在の状態に最もよく対応する過去の状態遷移シーケンスを計算することである。したがって、あらゆる状態に関して記憶されるべき内容は、最もよく対応する先行状態への選択的なポインタである。これらのポインタは、ＰＭＵの最先のステージで選択されたブランチ、即ち、完全なシーケンス内の最初に復号化されたシンボルを識別するため順番に使用される。
図６は、典型的なＡＴＳＣ方式トレリスデコーダ２５０のブロック図である。トレリスデコーダユニット２５０は、ブランチメトリック発生器（ＢＭＧ）ユニット６１０と、加算・比較・選択（ＡＣＳ）ユニット６２０と、パスメモリユニット（ＰＭＵ）６３０と、トレースバックユニット６４０と、サブセットビット遅延ユニット６５０と、を含む。トレリスデコーダユニット２５０は、サブセットビットマルチプレクサ６７０と、出力復号ロジックユニット６８０と、を更に含む。ブランチメトリック発生器（ＢＭＧ）ユニット６１０における表現"ｍｅｔ＿ａ"、"ｍｅｔ＿ｂ"、"ｍｅｔ＿ｃ"及び"ｍｅｔ＿ｄ"は、各サブセット（ａ，ｂ，ｃ，ｄ）に対応したブランチメトリックを表す。ブランチメトリック発生器（ＢＭＧ）ユニット６１０の表現”ｓｕｂ＿ａ”、”ｓｕｂ＿ｂ”、”ｓｕｂ＿ｃ”及び”ｓｕｂ＿ｄ”は、各サブセット（ａ，ｂ，ｃ，ｄ）に対応した現在の入力シンボルに対する各サブセット（符号化されていない）ビットを表す。加算・比較・選択（ＡＣＳ）ユニット６２０の表現”ｓｖｒ０”、”ｓｖｒ１”、”ｓｖｒ２”及び”ｓｖｒ３”は、起こり得る各現在状態に対応する生き残りパスに対する先行トレリスへのポインタを表す。加算・比較・選択（ＡＣＳ）ユニット６２０の表現”ＳＶＲ”は、累積メトリックが最小である生き残りパスを表す。各生き残りパス内の先行状態へのポインタ”ｓｖｒ０”、”ｓｖｒ１”、”ｓｖｒ２”及び”ｓｖｒ３”は、各々に１ビット若しくは２ビットを使用して実現される。
ここで説明しているトレリスデコーダユニット２５０のコンポーネント要素は、単なる例示に過ぎないので、機能的な説明に基づいて、当業者は、トレリスデコーダユニット２５０の各コンポーネント要素を様々なロジック回路で実施することができるであろう。
ＢＭＧユニット６１０への入力は、図２のデジタル受信機に関して説明したように、送信された８レベルのＶＳＢ信号の復調と検出によって得られたデジタル化されたベースバンドデータシンボルストリームである。ストリームの各シンボルは、チャネル歪み若しくは雑音の無い完全な伝送の理想的な場合には、図４のシンボルマッパー４３０によって示されるように、８−ＶＳＢ復調器の信号点配置を構成する８個の離散的なレベルのうちの一つのレベルにある。実際には、伝送チャネルの雑音は、各シンボルの値に影響を与える。雑音が非常に低い場合、検出されたシンボル値（３ビット）は、他の７レベルのうちの何れかのレベルよりも実際に伝送されたシンボルのレベルの方に近くなるので、原理的には、簡単な８レベルのスライス処理によって獲得できる。雑音レベルがある値を超えたとき、検出されたシンボルレベルは、８個の信号点配置の値のうちの不正確な一つの値に近づくかもしれない。このような条件下で、符号化された各シンボルの値は現在のシンボル値及び過去のシンボル値に依存し、トレリス符号化は受信機ビット誤り率を著しく改善する。
図７は、等化器及び位相追跡ユニット２４０で使用するための従来技術による適応チャネル等化器７００のブロック図である。従来技術による適応チャネル等化器ユニット７００は、前向き等化器（ＦＥ）フィルタ７１０と判定帰還型等化器（ＤＦＥ）フィルタ７２０とを含む。前向き等化器（ＦＥ）フィルタ７１０からの出力は、加算器ユニット７３０で判定帰還型等化器（ＤＦＥ）フィルタ７２０の出力に加算され、適応チャネル等化器ユニット７００の出力を形成する。
前向き等化器（ＦＥ）フィルタ７１０は、入力として、補償されていないチャネルシンボルデータを受け取る。これに対して、判定帰還型等化器（ＤＦＥ）フィルタ７２０は、その入力として、シンボルが雑音によって改変される前にチャネルによって伝送されたシンボルの「推定値」を要求する。
周知のように、ＤＦＥフィルタ７２０は、単に等化器出力をスライス処理することによって、出力シンボルの推定値を受けることができる。用語「スライス」処理は、（８−ＶＳＢのＡＴＳＣ標準によって指定された８レベルのなかで）実際の出力のシンボル値に最も近い許容シンボル値を選択する処理を表す。図７に示された実施例において、レベルスライサ７４０は、スライスされたシンボルを、マルチプレクサ７５０を介して、ＤＦＥフィルタ７２０へ供給する。出力シンボルの推定値をＤＦＥフィルタ７２０へ供給するこの方法は、スライス処理誤差によって生じる誤差伝播による影響を受ける可能性がある。
周知のように、ＤＦＥフィルタ７２０は、「トレーニングされた」モードと、「ブラインド」モードの何れかに適応させることができる。「トレーニングされた」モードでは、ＤＦＥフィルタ７２０は、ある既知の時間に、既知シンボルの「トレーニング用シーケンス」を（マルチプレクサ７５０を介して）受け取る。ＤＦＥフィルタ７２０は、既知のトレーニング用シーケンスを「トレーニングされた適応のための等化器誤差」と比較する。トレーニングされた適応に対する等化器誤差は、既知のトレーニング用シーケンスから等化器出力を減算することによって得られる。ＤＦＥフィルタ７２０は、等化器出力をトレーニング用信号の既知シーケンスに一致させるため、その動作を調整する。
或いは、ＤＦＥフィルタ７２０は、「ブラインドモード」で動作する。「ブラインドモード」の場合、ＤＦＥフィルタ７２０は、ブラインド誤差ユニット７６０から「ブラインド適応のための等化器誤差」を受け取る。ブラインド誤差ユニット７６０は、ブラインド適応のための等化器誤差を生成するため、等化器出力をデータの予想統計的分布と比較する。ＤＦＥフィルタ７２０は、等化器出力をデータの予想統計的分布と一致させるため、その動作を調整する。
図８は、前向き等化器（ＦＥ）フィルタ７１０と判定帰還型等化器（ＤＦＥ）フィルタ７２０で使用するための通常の適応有限インパルス応答（ＦＩＲ）フィルタ８００の説明図である。ＦＩＲフィルタ８００の係数は、できるだけ多くのチャネル歪みを補償するように計算される。ＦＩＲフィルタ８００の長さは、ＦＩＲフィルタ８００が訂正するように設計されている最大欠陥遅延に対応する。
ＦＩＲフィルタ８００は、多数のフィルタタップセル８１０（フィルタタップとも呼ばれる）を含む。各フィルタタップ８１０は、データ記憶レジスタ８２０と、係数記憶レジスタ８３０と、マルチプレクサ８４０と、を含む。マルチプレクサ８４０の出力は加算器ユニット８５０へ入力される。加算器ユニット８５０は、フィルタ出力を生成するため、すべての重み付きタップ値を合計する。フィルタタップ８１０は、更新されたフィルタ係数を計算する係数適応ユニット８６０を含む。係数適応ユニット８６０の入力には、（１）現在係数値と、（２）データタップ値と、（３）等化器誤差の測定量（即ち、予想信号値と実際の出力信号値の差）が含まれる。係数適応ユニット８６０は、適応処理が実行されているときに限り動作する。
フィルタ係数を計算する慣用されている方法は、周知の最小２乗（ＬＭＳ）アルゴリズムを使用する。ＬＭＳアルゴリズムは、新しい係数値を計算するため、現在係数及びデータタップ値と、等化器誤差を使用する逐次近似技術である。ＬＭＳアルゴリズムは、各フィルタ係数が希望最適値に収束するまで手続を繰り返す。
典型的なＬＭＳアルゴリズムでは、係数ベクトルは、以下の式：
Ｃn+1＝Ｃn＋μＥｄn （２）
を用いて判定される。式中、Ｃnは、時点ｎにおける係数ベクトルであり、μは、適応速度定数であり、ｄnは、時点ｎにおけるフィルタ内のデータベクトルである。Ｅは、等化器の出力から計算された誤差である。Ｅは、データストリームに埋め込まれた既知のトレーニング用シーケンスを使用して判定指向形式で計算することができる。或いは、Ｅは、ＣＭＡアルゴリズムを使用してブラインド形式で計算してもよい。ＣＭＡは、定モジュラスアルゴリズム(constant modulus algorithm)の略である。
図９は、前向き等化器（ＦＥ）フィルタ７１０からトレリスデコーダ２５０への接続、及び、トレリスデコーダ２５０から判定帰還型等化器（ＤＦＥ）フィルタ７２０への接続を示す本発明のブロック図である。前向き等化器（ＦＥ）フィルタ７１０からの出力は、加算器ユニット７１０で、判定帰還型等化器（ＤＦＥ）フィルタ７２０からの出力に加算され、トレリスデコーダ２５０への入力を形成する。トレリスデコーダ２５０からのパスメモリ出力は、判定帰還型等化器（ＤＦＥ）フィルタ７２０へ帰還される。より詳細に説明されるように、パスメモリ出力からの情報は、判定帰還型等化器（ＤＦＥ）フィルタ７２０の誤差を低減するため使用される。
ＡＴＳＣ標準は、シンボルが１２種類のトレリスデコーダにインターリーブされるレート１／２符号トレリスデコーダを規定する。ＡＴＳＣ標準は、１２シンボルから１６シンボルまでのパスメモリ出力長さを指定する。このようにして、現時点で利用可能なＡＴＳＣ方式トレリスデコーダの実施例において、１２遅延から１６遅延のパスメモリは、典型的に、シンボル判定を行う前に使用される。インターリーブ処理と組合された場合、遅延は、１４４シンボル（即ち、１２遅延×１２シンボル）から１９２シンボル（即ち、１６遅延×１２シンボル）の待ち時間に達する。これらの遅れ時間が伴う場合、トレリスデコーダの出力は、殆ど判定帰還型等化器（ＤＦＥ）フィルタの役に立たない。
しかし、本発明によれば、トレリスデコーダ２５０の各パスメモリステージの後に、８レベルの等化器出力に関して行われる強固な判定よりも誤差の発生する確率が低い「最良推定値」をシンボル毎に生成することができる。これらの「最良推定値」は、利用できるようになると直ぐにＤＦＥフィルタ７２０へ戻すことができる。
トレリスデコーダ２５０は、１２個のトレリス符号化されたデータストリームの一つに対して全トレースバックパスを同時に利用する。トレリスデコーダ２５０のトレースバックメモリのあらゆるステージにおいて、ブランチメトリック及び生き残りパスを利用して、シンボルを復号化することができる。各シンボルの最良推定値は、ＤＦＥフィルタ７２０へ供給されるべきシンボルの改良された推定値として用いることができる。
したがって、パスメモリ長さが１６であるとき、トレリスデコーダ２５０は、最近の１６個のシンボルに関係した現在情報を提供することができる。１６個のシンボルの組の中の第１の（最先の）シンボルに関する情報は正確である。なぜならば、そのシンボルは完全に復号化されているからである。組の中の残りの１５個のシンボルに関する現在情報は、残りの１５個のシンボルが完全に復号化された後に得られる現在情報のように正確ではない。しかし、組の残りの１５個のシンボルに関する現在情報は、従来技術の方法を使用して利用可能な強固なスライス判定から得られる現在情報よりも正確であろう。
図１０は、トレリスデコーダから判定帰還型等化器（ＤＦＥ）フィルタへの接続を詳細に示す本発明のブロック図である。前向き等化器（ＦＥ）フィルタ７１０は、Ｍ個のタップを有するフィルタである。判定帰還型等化器（ＤＦＥ）フィルタ７２０は、Ｎ個のタップを有する等化フィルタである。トレリスデコーダ２５０のブランチメトリック発生器（ＢＭＧ）ユニット６１０と、加算・比較・選択（ＡＣＳ）ユニット６２０は、図１０では、トレリスデコーダユニット１０１０として表されている。
上述の通り、前向き等化器（ＦＥ）フィルタ７１０からの出力は、加算器ユニット７３０内で、判定帰還型等化器（ＤＦＥ）フィルタ７２０からの出力と加算され、トレリスデコーダユニット１０１０への入力を形成する。最小２乗（ＬＭＳ）計算ユニット１０２は、トレリスデコーダユニット１０１０への入力のコピーを受け取る。パスメモリユニット（ＰＭＵ）６３０、トレースバックユニット６４０、及び、サブセットビット遅延ユニット６５０は、図１０において、連続的なステージとして概略的に表されている。特に、ステージは、第１ステージ１０３０、第２ステージ１０４０、第３ステージ１０５０、．．．、及び第Ｘステージ１０６０を含む。ＡＴＳＣ標準では、この値Ｘは、典型的に、１２乃至１６の値をとる。
図１０に示されているように、Ｘ段の各ステージからのパスメモリ出力は、ＮタップＤＦＥフィルタ７２０のタップ付き遅延ライン（ＴＤＬ）へ接続される。各ステージは、１２個のシンボル入力（ＡＴＳＣ標準の場合、１２個のすべてのシンボルに対して１個のシンボル入力）を準備する。各タップ付き遅延ライン（ＴＤＬ）は、対応した乗算器に接続される。乗算器は、それぞれのデータタップ係数Ｃ［０：１１］、Ｃ［１２：２３］、Ｃ［２４：３５］、．．．、Ｃ［１２（Ｘ−１）：Ｎ］を備えている。各乗算器の出力は、加算器ユニット１０７０で加算される。加算器ユニット１０７０の出力は、加算器ユニット７３０へ戻される。
このようにして、ＮタップＤＦＥフィルタ７２０は、トレリスデコーダのシンボルストリームのシンボル毎に改良された推定値、即ち、最良推定値を受け取る。改良された推定値は、従来技術の方法を用いて利用可能な強固なスライサー判定よりも誤差の発生確率が低い。
図１１は、第１の等化器ユニット１１１０と第１のトレリスデコーダ１１２０の組み合わせ、並びに、第２の等化器ユニット１１４０と第２のトレリスデコーダ１１５０の組み合わせを表す本発明のブロック図である。第１の等化器ユニット１１１０は、上述のタイプの前向き等化器（ＦＥ）と判定帰還型等化器（ＤＦＥ）とを含む。第２の等化器ユニット１１４０は、上述のタイプの前向き等化器（ＦＥ）と判定帰還型等化器（ＤＦＥ）とを含む。
本発明のこの実施例では、第１の等化器とトレリスデコーダの組み合わせは、シンボルストリームを推定するため使用され、受信されたシンボルストリームは、第２の等化器とトレリスデコーダの組み合わせで使用される。第１のトレリスデコーダ１１２０は、第１の等化器ユニット１１１０の出力で動作する。第１のトレリスデコーダ１１２０のスループット待ち時間（即ち、トレースバック深さの約１２倍）の後、強固な判定結果が出力される。
第１の等化器ユニット１１１０及び第１のトレリスデコーダ１１２０に並列したパスにおいて、データは、先入れ先出し（ＦＩＦＯ）バッファ１１３０に一時的に記憶される。バッファ１１３０は、第１の等化器ユニット１１１０と第１のトレリスデコーダ１１２０の待ち時間を補償する。バッファ１１３０からのチャネル歪みを含むシンボルは、第２の等化器ユニット１１２０へ供給される。第２の等化器ユニット１１４０の適応は、第１の等化器ユニット１１１０とは異なる誤差メトリックを使用する。誤差は、第１のトレリスデコーダ１１２０からの強固な判定結果を使用して計算される。このようにして、第２の等化器ユニット１１４０は、データに基づく判定指向モードで動く。
更に、第２の等化器ユニット１１４０の判定帰還型等化器（ＤＦＥ）部は、第２の等化器ユニット１１４０における誤差伝播を最小限に抑えるため、第１のトレリスデコーダ１１２０からの強固な判定結果を入力として使用する。更に、信頼性の高い最良推定値が第２のトレリスデコーダ１１５０から得られるので、信頼性の高い最良推定値は、誤差伝播を更に最小限に抑えるため、第２の等化器ユニット１１４０の判定帰還型等化器（ＤＦＥ）部へ帰還される。第２のトレリスデコーダ１１５０の強固な判定の出力は、ＡＴＳＣ標準に規定されるように、データ・デインターリーバー２６０へ戻され、次に、リード・ソロモン・デコーダへ渡される。
図１２は、本発明の有利な一実施例を説明するフローチャートである。この方法のステップは、全体として、参照番号１２００で参照される。トレリスデコーダ２５０のＸ個のパスメモリユニットの各出力は、ＤＦＥフィルタ７２０のＸ個のフィルタタップセルの入力に接続される（ステップ１２１０）。トレリスデコーダ２５０のパスメモリユニット６３０の各ステージ（第１ステージ１０３０、第２ステージ１０４０、以下同様に続く）において、シンボルの最良推定値を表現するシンボルが復号化される（ステップ１２２０）。
Ｘ個の符号化された最良推定シンボルの各々は、ＤＦＥフィルタ７２０の対応したフィルタタップのＸ個の入力へ送られる（ステップ１２３０）。ＤＦＥフィルタ７２０は、チャネル等化を実行するため、推定値としてＸ個の復号化された最良推定シンボル値を使用する。この処理は、トレリスデコーダ２５０のパスメモリユニット６３０に現れる後続のＸ個のシンボルの各組に対して続けられる（ステップ１２５０）。
本発明はある種の実施例に関して詳細に説明されているが、当業者は、本発明の最広義の形で本発明の精神及び範囲から逸脱することなく様々な変更、置換、変形及び代替をなし得ることを認めるであろう。
例示的な高品位テレビ（ＨＤＴＶ）送信機のブロック図である。 例示的な高品位テレビ（ＨＤＴＶ）受信機のブロック図である。 インターリーブされたデータシンボルの１２個のグループに対する１２個の並列したトレリスエンコーダ及びプレコーダを含むトレリスエンコーダのブロック図である。 一例によるトレリスエンコーダ及びプレコーダ・ユニット（図３に示された１２個のユニットのうちの一つのユニット）と８レベルのシンボルマッパーのブロック図である。 信号点配置符号値Ｒの４個のサブセットａ，ｂ，ｃ，ｄの説明図である。 図４に示された例示的なＡＴＳＣ方式トレリスエンコーダに適用可能なトレリス線図である。 図４に示された例示的なＡＴＳＣ方式トレリスエンコーダに適用可能な状態図である。 図４に示された例示的なＡＴＳＣ方式トレリスエンコーダに適用可能なトレリス符号値の表形式の説明図である。 例示的なＡＴＳＣ方式トレリスデコーダのブロック図である。 前向き等化器（ＦＥ）フィルタと判定帰還型等化器（ＤＦＥ）フィルタとを含む適応チャネル等化器のブロック図である。 適応チャネル等化器で使用するための適応有限インパルス応答（ＦＩＲ）フィルタのブロック図である。 前向き等化器（ＦＥ）フィルタからトレリスデコーダへの接続、及び、トレリスデコーダから判定帰還型等化器（ＤＦＥ）フィルタへの接続を示す本発明のブロック図である。 トレリスデコーダから判定帰還型等化器（ＤＦＥ）フィルタへの接続を詳細に示す本発明のブロック図である。 第１の等化器と第１のトレリスデコーダの組み合わせ、及び、第２の等化器と第２のトレリスデコーダの組み合わせを示すブロック図である。 本発明の方法の有利な実施例の説明するフローチャートである。

Claims (14)

  1. 判定帰還型等化器の誤差を低減する装置であって、
    第１の前向き等化器及び第１の判定帰還型等化器を含む第１の等化器ユニットと、
    第１のトレリスデコーダの入力が該第１の等化器ユニットの出力に接続され、該第１のトレリスデコーダの出力が該第１の等化器ユニットの入力に接続された該第１のトレリスデコーダと、
    を有し、
    該第１の判定帰還型等化器は、チャネル等化の際に推定値として使用するため該第１のトレリスデコーダの少なくとも一つのパスメモリ出力からシンボル値を獲得する能力を具備し、
    当該装置は、
    第２の等化器ユニットの入力が第１のトレリスデコーダの更なる出力に接続され、第２の前向き等化器及び第２の判定帰還型等化器を含む該第２の等化器ユニットと、
    第２のトレリスデコーダの入力が該第２の等化器ユニットの出力に接続され、該第２のトレリスデコーダの出力が該第２の等化器ユニットの更なる入力に接続された該第２のトレリスデコーダと、
    を更に有し、
    該第２の判定帰還型等化器は、チャネル等化の際に推定値として使用するため該第２のトレリスデコーダの少なくとも一つのパスメモリ出力からシンボル値を獲得する能力を具備する、
    装置。
  2. 該第１の等化器ユニットは第１の誤差メトリックを使用し、
    該第２の等化器ユニットは該第１の誤差メトリックと異なる第２の誤差メトリックを使用する、
    請求項１記載の装置。
  3. バッファの出力が、該第２の等化器ユニットの更にもう一つの入力に接続され、該バッファの入力は、該第１の等化器ユニットの更なる入力に供給された入力信号を受信するために該第１の等化器ユニットの更なる入力に接続された、該バッファを更に有し、
    該バッファは、該第１の等化器ユニット及び該第１のトレリスデコーダの待ち時間を補償する能力を具備している、
    請求項１記載の装置。
  4. 該第１のトレリスデコーダは、該第２の等化器ユニットへ強固な判定結果を出力し、該第２の等化器ユニットの該第２の判定帰還型等化器は、該第２の等化器ユニットの誤差を最小限に抑えるため、該第１のトレリスデコーダからの該強固な判定結果を使用する、請求項１記載の装置。
  5. データ・デインターリーバの入力が該第２のトレリスデコーダの更なる出力に接続されている、該データ・デインターリーバを、更に有する請求項１に記載の装置。
  6. 該第１の判定帰還型等化器が、チャネル等化の推定値としての使用のためのシンボル毎の最良推定値を生成するために、該第１のトレリスデコーダの各パスメモリ出力からシンボル値を獲得する能力を具備し、かつ、該第２の判定帰還型等化器が、チャネル等化の推定値としての使用のためのシンボル毎の最良推定値を生成するために、該第２のトレリスデコーダの各パスメモリ出力からシンボル値を獲得する能力を具備する、請求項１に記載の装置。
  7. 該第１の判定帰還型等化器のＸ個のタップ付き遅延ラインは、該第１のトレリスデコーダのパスメモリユニットの対応したＸ段のステージに接続されている、請求項６記載の装置。
  8. 該第１のトレリスデコーダの該パスメモリ出力の対応した該Ｘ段のステージの各々は、該第１の判定帰還型等化器へ１２個のシンボル入力を供給する、請求項７記載の装置。
  9. 当該装置はＡＴＳＣ標準のトレリス符号化信号を復号化する能力を具備し、
    Ｘの値は、１２と１６のうちの一方である、
    請求項８記載の装置。
  10. 高品位テレビ受信機に使用されるための請求項１記載の装置。
  11. 請求項１記載の装置を有する、高品位テレビ受信機。
  12. 装置によって、判定帰還型等化器の誤差を低減する方法であって、
    該装置は、
    第１の前向き等化器及び第１の判定帰還型等化器を含む第１の等化器ユニットと、
    第１のトレリスデコーダの入力が該第１の等化器ユニットの出力に接続され、該第１のトレリスデコーダの出力が該第１の等化器ユニットの入力に接続された該第１のトレリスデコーダと、
    第２の等化器ユニットの入力が第１のトレリスデコーダの更なる出力に接続され、第２の前向き等化器及び第２の判定帰還型等化器を含む該第２の等化器ユニットと、
    第２のトレリスデコーダの入力が該第２の等化器ユニットの出力に接続され、該第２のトレリスデコーダの出力が該第２の等化器ユニットの更なる入力に接続された該第２のトレリスデコーダと、
    を有し、
    当該方法は、
    該第１の判定帰還型等化器によって、チャネル等化の際に推定値として使用するため該第１のトレリスデコーダの少なくとも一つのパスメモリ出力からシンボル値を獲得するステップ、
    該第２の判定帰還型等化器によって、チャネル等化の際に推定値として使用するため該第２のトレリスデコーダの少なくとも一つのパスメモリ出力からシンボル値を獲得するステップ、
    を有する方法。
  13. 該第１の等化器ユニットは第１の誤差メトリックを使用し、
    該第２の等化器ユニットは該第１の誤差メトリックと異なる第２の誤差メトリックを使用する、
    請求項１２記載の方法。
  14. 請求項１２記載の方法であって、
    該装置は、バッファの出力が、該第２の等化器ユニットの更にもう一つの入力に接続され、該バッファの入力は、該第１の等化器ユニットの更なる入力に供給された入力信号を受信するために該第１の等化器ユニットの更なる入力に接続された、該バッファを更に有し、
    当該方法は、該バッファによって、該第１の等化器ユニット及び該第１のトレリスデコーダの待ち時間を補償するステップ、
    を有する請求項１２記載の方法。
JP2002584563A 2001-04-23 2002-04-22 判定帰還型等化器における誤差伝播を低減する判定帰還型シーケンス推定装置及び方法 Expired - Fee Related JP4401078B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/840,204 US6734920B2 (en) 2001-04-23 2001-04-23 System and method for reducing error propagation in a decision feedback equalizer of ATSC VSB receiver
PCT/IB2002/001294 WO2002087180A1 (en) 2001-04-23 2002-04-22 Apparatus and method for decision feedback sequence estimation for reduction of error propagation in a decision feedback equalizer

Publications (2)

Publication Number Publication Date
JP2004534440A JP2004534440A (ja) 2004-11-11
JP4401078B2 true JP4401078B2 (ja) 2010-01-20

Family

ID=25281712

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002584563A Expired - Fee Related JP4401078B2 (ja) 2001-04-23 2002-04-22 判定帰還型等化器における誤差伝播を低減する判定帰還型シーケンス推定装置及び方法

Country Status (6)

Country Link
US (1) US6734920B2 (ja)
EP (1) EP1386459A1 (ja)
JP (1) JP4401078B2 (ja)
KR (1) KR100915846B1 (ja)
CN (1) CN1463525B (ja)
WO (1) WO2002087180A1 (ja)

Families Citing this family (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072392B2 (en) * 2000-11-13 2006-07-04 Micronas Semiconductors, Inc. Equalizer for time domain signal processing
US7151796B2 (en) * 2001-02-01 2006-12-19 Broadcom Corporation High performance equalizer with enhanced DFE having reduced complexity
US7006563B2 (en) * 2001-02-01 2006-02-28 Broadcom Corporation Decision feedback equalizer for minimum and maximum phase channels
US6940557B2 (en) 2001-02-08 2005-09-06 Micronas Semiconductors, Inc. Adaptive interlace-to-progressive scan conversion algorithm
US6829297B2 (en) * 2001-06-06 2004-12-07 Micronas Semiconductors, Inc. Adaptive equalizer having a variable step size influenced by output from a trellis decoder
US7190744B2 (en) * 2001-06-07 2007-03-13 Micronas Semiconductors, Inc. Error generation for adaptive equalizer
US7418034B2 (en) * 2001-06-19 2008-08-26 Micronas Semiconductors. Inc. Combined trellis decoder and decision feedback equalizer
KR100510679B1 (ko) * 2003-03-21 2005-08-31 엘지전자 주식회사 디지털 ｖｓｂ 전송 시스템 및 부가 데이터 다중화 방법
US7017104B1 (en) * 2001-08-24 2006-03-21 Mediatek Inc. Method and system for decoding block codes by calculating a path metric according to a decision feedback sequence estimation algorithm
US7298798B1 (en) * 2001-08-24 2007-11-20 Mediatek, Inc. Method and system for decoding block codes
US8095857B2 (en) * 2001-12-18 2012-01-10 Agere Systems Inc. Method and apparatus for joint equalization and decoding of multidimensional codes transmitted over multiple symbol durations
KR100442255B1 (ko) * 2002-02-27 2004-07-30 엘지전자 주식회사 채널 등화 장치
US20030235259A1 (en) * 2002-04-04 2003-12-25 Jingsong Xia System and method for symbol clock recovery
US20030206053A1 (en) * 2002-04-04 2003-11-06 Jingsong Xia Carrier recovery for DTV receivers
US7376181B2 (en) * 2002-04-05 2008-05-20 Micronas Semiconductors, Inc. Transposed structure for a decision feedback equalizer combined with a trellis decoder
US6995617B2 (en) * 2002-04-05 2006-02-07 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop
US7272203B2 (en) * 2002-04-05 2007-09-18 Micronas Semiconductors, Inc. Data-directed frequency-and-phase lock loop for decoding an offset-QAM modulated signal having a pilot
US7321642B2 (en) * 2002-04-05 2008-01-22 Micronas Semiconductors, Inc. Synchronization symbol re-insertion for a decision feedback equalizer combined with a trellis decoder
US6980059B2 (en) * 2002-04-05 2005-12-27 Micronas Semiconductors, Inc. Data directed frequency acquisition loop that synchronizes to a received signal by using the redundancy of the data in the frequency domain
US7158568B2 (en) * 2002-04-17 2007-01-02 Thomson Licensing Equalizer/forward error correction automatic mode selector
US6948114B2 (en) * 2002-04-25 2005-09-20 Lsi Logic Corporation Multi-resolution Viterbi decoding technique
KR20040025009A (ko) * 2002-09-18 2004-03-24 대한민국(전남대학교총장) 비터비와 연계한 격자구조 채널 등화기
KR100451750B1 (ko) * 2002-10-31 2004-10-08 엘지전자 주식회사 디지털 텔레비전 수신기의 채널 등화 장치
KR100985578B1 (ko) 2002-12-03 2010-10-07 삼성전자주식회사 트렐리스 복호기와 연동하여 동작하는 채널등화장치를가지는 단일반송파수신기 및 그의 채널등화방법
WO2004086762A1 (en) * 2003-02-11 2004-10-07 Electronics And Telecommunications Research Institute Decision feedback equalizer for digital tv and method thereof
KR100540171B1 (ko) * 2003-05-20 2006-01-10 한국전자통신연구원 지상파 디지털 텔레비젼 방송신호를 위한 동일채널중계장치 및 그 방법
KR100556401B1 (ko) * 2003-12-04 2006-03-03 엘지전자 주식회사 Ｖｓｂ 수신 시스템의 등화 장치
KR100539248B1 (ko) * 2004-02-05 2005-12-27 삼성전자주식회사 결정 피드백 이퀄라이저 및 피드백 필터 계수 업데이트 방법
FR2866166B1 (fr) * 2004-02-06 2006-06-16 Anagram Technologies Sa Modulateur en treillis vectoriel
WO2005101655A1 (en) * 2004-04-09 2005-10-27 Micronas Semiconductors, Inc. Advanced digital receiver
US7995648B2 (en) * 2004-04-09 2011-08-09 Trident Microsystems (Far East) Ltd. Advanced digital receiver
KR100594275B1 (ko) 2004-05-14 2006-06-30 삼성전자주식회사 Ｎｔｓｃ 코채널 간섭 제거를 위한 채널 상태 생성 회로를구비한 디지털 텔레비전 수신기 및 그 방법
US20080298518A1 (en) * 2004-08-12 2008-12-04 Gopalan Krishnamurthy Automatic Gain Control Unit of a Receiver
US7908542B2 (en) * 2004-08-25 2011-03-15 Asocs Ltd Method of and apparatus for implementing a reconfigurable trellis-type decoding
KR100723479B1 (ko) * 2004-12-04 2007-05-31 삼성전자주식회사 디지털 텔레비전 수신 장치의 결정-피드백 등화기 및 그방법
US7613238B2 (en) * 2005-09-13 2009-11-03 Mediatek Inc. Apparatus and method for decision error compensation in an adaptive equalizer
US7840868B2 (en) * 2005-10-05 2010-11-23 Lg Electronics Inc. Method of processing traffic information and digital broadcast system
CA2562194C (en) * 2005-10-05 2012-02-21 Lg Electronics Inc. Method of processing traffic information and digital broadcast system
WO2007081102A1 (en) * 2006-01-10 2007-07-19 Lg Electronics Inc. Digital broadcasting system and method of processing data
US20070183489A1 (en) * 2006-02-07 2007-08-09 Samsung Electronics Co., Ltd. Apparatus for decoding a signal and method thereof and a trellis coded modulation decoder and method thereof
WO2007091779A1 (en) 2006-02-10 2007-08-16 Lg Electronics Inc. Digital broadcasting receiver and method of processing data
US8331512B2 (en) 2006-04-04 2012-12-11 Rambus Inc. Phase control block for managing multiple clock domains in systems with frequency offsets
US7639737B2 (en) 2006-04-27 2009-12-29 Rambus Inc. Adaptive equalization using correlation of edge samples with data patterns
WO2007126196A1 (en) * 2006-04-29 2007-11-08 Lg Electronics Inc. Digital broadcasting system and method of processing data
WO2007136166A1 (en) 2006-05-23 2007-11-29 Lg Electronics Inc. Digital broadcasting system and method of processing data
US7646806B2 (en) 2006-07-05 2010-01-12 Zoran Corporation Double equalizer for multi-path rejection
JP2008020556A (ja) * 2006-07-11 2008-01-31 Uniden Corp デジタル無線通信装置
JP4783432B2 (ja) 2006-09-28 2011-09-28 パナソニック株式会社 波形等化装置
US7873104B2 (en) 2006-10-12 2011-01-18 Lg Electronics Inc. Digital television transmitting system and receiving system and method of processing broadcasting data
US7966175B2 (en) * 2006-10-18 2011-06-21 Polycom, Inc. Fast lattice vector quantization
US7953595B2 (en) * 2006-10-18 2011-05-31 Polycom, Inc. Dual-transform coding of audio signals
KR101253185B1 (ko) 2007-03-26 2013-04-10 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
KR101285887B1 (ko) 2007-03-26 2013-07-11 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
KR101285888B1 (ko) 2007-03-30 2013-07-11 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
KR20080090784A (ko) 2007-04-06 2008-10-09 엘지전자 주식회사 전자 프로그램 정보 제어 방법 및 수신 장치
BRPI0811586A2 (pt) 2007-05-16 2015-07-14 Thomson Licensing Aparelho e método para codificar e decodificar sinais
US7965466B1 (en) 2007-05-18 2011-06-21 Marvell International Ltd. Equalization and detection
KR101405966B1 (ko) * 2007-06-26 2014-06-20 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
KR101456002B1 (ko) 2007-06-26 2014-11-03 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
WO2009005326A2 (en) 2007-07-04 2009-01-08 Lg Electronics Inc. Digital broadcasting system and method of processing data
US8433973B2 (en) 2007-07-04 2013-04-30 Lg Electronics Inc. Digital broadcasting system and method of processing data
KR20090012180A (ko) * 2007-07-28 2009-02-02 엘지전자 주식회사 디지털 방송 시스템 및 데이터 처리 방법
CA2697453C (en) * 2007-08-24 2013-10-08 Lg Electronics Inc. Digital broadcasting system and method of processing data in digital broadcasting system
CA2694704C (en) 2007-08-24 2013-06-25 Lg Electronics Inc. Digital broadcasting system and method of processing data in digital broadcasting system
EP2191644A4 (en) * 2007-08-24 2015-01-07 Lg Electronics Inc DIGITAL BROADCASTING SYSTEM AND METHOD OF PROCESSING DATA IN A DIGITAL BROADCASTING SYSTEM
MX2010001831A (es) 2007-08-24 2010-03-11 Lg Electronics Inc Sistema de difusion digital y metodo para procesar datos en sistema de difusion digital.
KR101513283B1 (ko) * 2007-10-15 2015-04-17 톰슨 라이센싱 버스트 모드 활동을 통신하기 위한 장치 및 방법
KR101532315B1 (ko) 2007-10-15 2015-06-30 톰슨 라이센싱 모바일 역량을 지닌 고선명 텔레비전 송신
WO2009085210A2 (en) * 2007-12-21 2009-07-09 Thomson Licensing Training for mobile data transmission
KR101466695B1 (ko) * 2008-04-30 2014-12-01 삼성전자주식회사 멀티 비트 레벨 데이터의 부호화 및 복호화 방법
US8559497B2 (en) * 2011-03-14 2013-10-15 Lsi Corporation Adaptation of delay line feedback equalizer
US8848776B1 (en) * 2013-03-25 2014-09-30 Lsi Corporation Systems and methods for multi-dimensional signal equalization
US9197458B1 (en) * 2014-05-01 2015-11-24 Samsung Display Co., Ltd. Edge equalization via adjustment of unroll threshold for crossing slicer
US10171182B2 (en) 2015-01-25 2019-01-01 Valens Semiconductor Ltd. Sending known data to support fast convergence
US9685991B2 (en) 2015-01-25 2017-06-20 Valens Semiconductor Ltd. Reducing transmission rate to support fast convergence
US10256920B2 (en) 2015-01-25 2019-04-09 Valens Semiconductor Ltd. Mode-conversion digital canceller for high bandwidth differential signaling
KR101797196B1 (ko) 2015-01-25 2017-11-13 발렌스 세미컨덕터 엘티디. 고속 적응형 모드-변환 디지털 캔설러
US9621445B2 (en) 2015-01-25 2017-04-11 Valens Semiconductor Ltd. Utilizing known data for status signaling
JP6532777B2 (ja) * 2015-07-02 2019-06-19 株式会社日立製作所 等化器
TWI565270B (zh) * 2015-09-02 2017-01-01 晨星半導體股份有限公司 序列估測裝置及序列估測方法
CN109076041B (zh) * 2016-08-15 2020-07-07 华为技术有限公司 一种目标星座图的确定方法、数据发送方法及装置
US11385875B2 (en) 2019-01-31 2022-07-12 Google Llc Propagating reduced-precision on computation graphs
CN115765918A (zh) * 2021-09-03 2023-03-07 华为技术有限公司 一种数据交织方法及数据交织装置
CN115499024B (zh) * 2022-09-15 2024-03-15 香港科技大学 一种pam4信号接收机及其自适应均衡控制方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5453797A (en) * 1993-02-22 1995-09-26 Massachusetts Institute Of Technology Method and apparatus for decoding broadcast digital HDTV in the presence of quasi-cyclostationary interference
US5513215A (en) * 1993-09-20 1996-04-30 Glenayre Electronics, Inc. High speed simulcast data system using adaptive compensation
US5414738A (en) * 1993-11-09 1995-05-09 Motorola, Inc. Maximum likelihood paths comparison decoder
US5539774A (en) * 1994-06-15 1996-07-23 International Business Machines Corporation Dual decision equalization method and device
US5572262A (en) 1994-12-29 1996-11-05 Philips Electronics North America Corporation Receiver based methods and devices for combating co-channel NTSC interference in digital transmission
US6067319A (en) * 1996-09-04 2000-05-23 Integrated Device Technology, Inc. Method for equalization of a quadrature amplitude modulated signal
KR100212854B1 (ko) * 1997-03-31 1999-08-02 전주범 트렐리스 디코더에서의 디인터리빙 및 출력 처리 장치
KR100244767B1 (ko) * 1997-06-25 2000-02-15 전주범 디지탈 자기 기록/재생 시스템의 선택적 동기/비동기 부분 응답 채널 데이터 검출 장치
US5872817A (en) 1997-07-02 1999-02-16 Lucent Technologies Inc. Joint viterbi decoder and decision feedback equalizer
US6246723B1 (en) * 1998-05-04 2001-06-12 Cirrus Logic, Inc. Sampled amplitude read channel employing early-decisions from a trellis sequence detector for sampling value estimation
US6724844B1 (en) 1998-06-30 2004-04-20 Koninklijke Philips Electronics N.V. Method and device for improving DFE performance in a trellis-coded system
DE69920737T2 (de) * 1998-11-03 2005-10-13 Broadcom Corp., Irvine Qam/vsb zweimodenempfänger
US6438164B2 (en) * 1998-11-03 2002-08-20 Broadcom Corporation Technique for minimizing decision feedback equalizer wordlength in the presence of a DC component
US6201831B1 (en) * 1998-11-13 2001-03-13 Broadcom Corporation Demodulator for a multi-pair gigabit transceiver
US6253345B1 (en) * 1998-11-13 2001-06-26 Broadcom Corporation System and method for trellis decoding in a multi-pair transceiver system
US6418164B1 (en) * 1999-01-14 2002-07-09 Nxtwave Communications, Inc. Adaptive equalizer with enhanced error quantization
EP1065851A1 (en) 1999-07-02 2001-01-03 Motorola, Inc. Decision feedback equaliser with reduced-state sequence estimation
US6307901B1 (en) * 2000-04-24 2001-10-23 Motorola, Inc. Turbo decoder with decision feedback equalization

Also Published As

Publication number Publication date
CN1463525A (zh) 2003-12-24
US6734920B2 (en) 2004-05-11
KR20030014725A (ko) 2003-02-19
KR100915846B1 (ko) 2009-09-07
US20020154247A1 (en) 2002-10-24
JP2004534440A (ja) 2004-11-11
WO2002087180A1 (en) 2002-10-31
EP1386459A1 (en) 2004-02-04
CN1463525B (zh) 2012-12-05

Similar Documents

Publication Publication Date Title
JP4401078B2 (ja) 判定帰還型等化器における誤差伝播を低減する判定帰還型シーケンス推定装置及び方法
JP4063677B2 (ja) トレリス符号化されたシステム用の２段等化器
US6823489B2 (en) Generation of decision feedback equalizer data using trellis decoder traceback output in an ATSC HDTV receiver
KR100299289B1 (ko) 신호 수신기용 슬라이스 예측기
US7194047B2 (en) Receiver for robust data extension for 8VSB signaling
US7218672B2 (en) Apparatus and method for constraining the value of feedback filter tap coefficients in a decision feedback equalizer
US6775335B2 (en) Method and apparatus for equalization and tracking of coded digital communications signals
US5841484A (en) Blind equalizer method and apparatus for HDTY transmission using an NTSC rejection filter for mitigating co-channel interference
KR100782088B1 (ko) Ａｔｓｃ-ｈｄｔｖ 트렐리스 디코더에서 ｎｔｓｃ 간섭 제거를 위한 절단 매트릭을 이용하는 신호 처리 방법
JP2004509521A (ja) 適応アルゴリズムを用いて適応チャネル等化器の重みベクトルのスパーシティを活用する装置および方法
US7218673B2 (en) Channel equalizer of single carrier receiver and equalizing method thereof
KR100644952B1 (ko) 디지털 신호 수신 시스템용 판정 귀환형 등화기
US7738603B2 (en) Decision feedback equalizer and method used in digital television receiver
CA2440064C (en) Channel equalizer of single carrier receiver and equalizing method thereof
KR100323665B1 (ko) 디지털 티브이의 수신 장치

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080805

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081104

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091020

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091027

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121106

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131106

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees