JP4396272B2

JP4396272B2 - ディスプレイ装置

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Publication number: JP4396272B2
Application number: JP2003433446A
Authority: JP
Inventors: 淳一山下; 勝秀内野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2010-01-13
Anticipated expiration: 2023-12-26
Also published as: JP2005189676A

Description

本発明は、ディスプレイ装置に関し、例えば有機ＥＬ（Electro Luminescence）素子によるディスプレイ装置に適用することができる。本発明は、画素部を囲むように形成された配線パターンについて、この配線パターンの外側配線パターンとの間で、接続用の部位を入れ子に形成し、この外側配線パターン側にも外部接続用の電極により引き出せるようにすることにより、配線パターンの抵抗による画質劣化を有効に回避することができるようにする。

従来、有機ＥＬ素子においては、例えばＵＳＰ５，６８４，３６５、特開平８−２３４６８３号公報等にディスプレイ装置への応用が種々に提案されるようになされている。

このようなディスプレイ装置１においては、図４に示すように、例えばガラス等による基板２上に、マトリックス状に画素４を配置して画素部３が形成されるようになされ、この画素４において、駆動用トランジスタＴＲ２により有機ＥＬ素子５を駆動するようになされている。このためこのディスプレイ装置１においては、トランジスタＴＲ１をオンオフ制御して信号線ＳＩＧの信号レベルにより信号レベル保持用のコンデンサＣｓの端子電圧を設定し、この信号レベル保持用のコンデンサＣｓによるゲート電圧により駆動用トランジスタＴＲ２で有機ＥＬ素子５を電流駆動するようになされている。なお以下においては、このように各画素において、有機ＥＬ素子５の駆動に供するトランジスタ等による回路を画素回路と呼ぶ。

しかしてこのような電流駆動による各画素４においては、電源Ｖｃｃより有機ＥＬ素子５の駆動電流が供給されて、この電流が駆動用トランジスタＴＲ２、有機ＥＬ素子５を流れて有機ＥＬ素子５のカソード電源Ｖcathode に流出することになり、電源Ｖｃｃ及びカソード電源Ｖcathode の配線パターンにおいては、画素部３を構成する全ての画素４について有機ＥＬ素子５の駆動電流が流れることになる。これによりディスプレイ装置１では、電源Ｖｃｃ及びカソード電源Ｖcathode の配線パターンに膨大な電流が流れることになり、僅かの配線抵抗であっても無視し得ない程度の電圧降下がこれらの配線パターンで発生する。

これに対して図４に示すディスプレイ装置１においては、このような電圧降下により画素４に供給される電源Ｖｃｃ、カソード電源Ｖcathode の電圧が変化すると、有機ＥＬ素子５の動作点が変化し、これにより所望する輝度により有機ＥＬ素子５を発光できなくなる。これによりこの種のディスプレイ装置においては、これら電源Ｖｃｃ及びカソード電源Ｖcathode の配線パターンを極力、低抵抗化することが求められる。

図５は、これらの配線パターンを低抵抗化し得ると考えられるディスプレイ装置１１の構成を示す分解斜視図である。このディスプレイ装置１１においては、ガラス基板１２上の画素部となる領域ＡＲに各画素の画素回路、この画素回路に係る走査線、信号線が形成された後、絶縁層による平坦化膜１４、アノードレイヤーの配線層１５が形成される。ディスプレイ装置１１では、このアノードレイヤーの配線層１５により駆動用トランジスタＴＲ２を有機ＥＬ素子５のアノードに接続する電極１６が形成される。ディスプレイ装置１１は、続いて有機ＥＬ素子５の材料層が形成された後、有機ＥＬ素子５のカソード電極の配線パターン１７、封止部材が設けられる。

しかしてこのようにして形成されるディスプレイ装置１１において、カソード電極の配線パターン１７にあっては、有機ＥＬ素子５の光を透過して出射することが必要なことにより、透明電極により形成され、これにより低抵抗化が困難な欠点がある。これに対して平坦化膜１４の下層側にあっては、アルミニウムによる配線材料を適用し得ることにより、カソード電極の配線パターン１７に比して低抵抗化し得るものの限度がある。これに対してアノードレイヤーの配線層１５は、平坦化膜１４上に下層の配線パターンと絶縁されて設けられることにより、低抵抗化が比較的容易な特徴がある。

これによりディスプレイ装置１１では、アノードレイヤーの配線層１５を利用して、カソード電極の配線パターン１７と電源Ｖｃｃの配線パターンとが形成される。すなわちアノードレイヤーの配線層１５は、画素部となる矩形の領域を囲むように、幅広の配線パターン１８が形成され、破線により示すように、カソード電極の配線パターン１７の周囲がこの幅広の配線パターン１８に接続される。またこの配線パターン１８がこのディスプレイ装置１１の短辺側、対向する２辺よりそれぞれ飛び出すように形成された外部接続用の電極であるカソード用のパッド２０Ａ〜２０Ｄに接続され、これらにより低抵抗であるアノードレイヤーの配線層１５を介してカソード電極の配線パターン１７がカソード電源に接続される。なおこのカソード電源用のパッド２０Ａ〜２０Ｄにあっては、両短辺の両端側にそれぞれ設けられ、これによりディスプレイ装置１１では、パッド２０Ａ〜２０Ｄによる接続部分で電圧降下を十分に低減するようになされている。

またアノードレイヤーの配線層１５は、このカソード電極の配線パターン１７に係る配線パターン１８の上下、このディスプレイ装置１１の長辺に沿って、１組の幅広による配線パターン１９Ａ、１９Ｂが形成され、この幅広の配線パターン１９Ａ、１９Ｂがディスプレイ装置１１の上下の長辺より飛び出すように形成された外部接続用の電極である電源用のパッド２１Ａ及び２１Ｂ、２１Ｃ及び２１Ｄに接続される。なおこの電源用のパッド２１Ａ及び２１Ｂ、２１Ｃ及び２１Ｄにあっても、両長辺の両端にそれぞれ設けられ、これによりディスプレイ装置１１では、パッド２１Ａ〜２１Ｄによる接続部分で電圧降下を十分に低減するようになされている。

ディスプレイ装置１１は、平坦化膜１４の下層において、このディスプレイ装置１１による表示画面の上下方向に画素部となる領域ＡＲを横切るように、また水平方向に連続する画素毎に、アルミニウムにより電源Ｖｃｃの画素部に係る配線パターン１３が形成される。ここでこの電源Ｖｃｃの画素部に係る配線パターン１３は、画素部となる領域ＡＲの上下で、このディスプレイ装置１１の長辺に沿って延長する幅広の配線パターン２２Ａ、２２Ｂに接続され、破線により示すように、この配線パターン２２Ａ、２２Ｂの長手方向に連続するように形成された複数の電極２５を介して、アノードレイヤーの配線層１５に形成された幅広の配線パターン１９Ａ、１９Ｂに接続される。

これらによりこのディスプレイ装置１１では、中間層であるアノードレイヤーの配線層１５を有効に利用して、電源Ｖｃｃ及びカソード電源Ｖcathode の配線パターンを極力、低抵抗化するようになされている。なお基板１２には、長辺の、電源用のパッド２１Ａ〜２１Ｄの内側に、信号線用、走査線用のパッド２４Ａ〜２４Ｄが設けられるようになされている。

しかしながらこのようにアノードレイヤーの配線層１５を利用して電源Ｖｃｃ及びカソード電源Ｖcathode の配線パターンを極力、低抵抗化するようにしても、アノードレイヤーの配線層１５自体、ある程度の抵抗値を有することにより、カソード電源用のパッド２０Ａ〜２０Ｄに近い部位と、これらカソード電源用のパッド２０Ａ〜２０Ｄより遠い部位とでカソード電極の配線パターン１７に係る配線パターン１８による電圧降下の影響を避け得ず、これにより図６に示すように、水平方向に画面中央部分で輝度レベルが低下してなるシェーディングが発生し、これにより画質が劣化する問題があった。
ＵＳＰ５，６８４，３６５特開平８−２３４６８３号

本発明は以上の点を考慮してなされたもので、配線パターンの抵抗による画質劣化を有効に回避することができるディスプレイ装置を提案しようとするものである。

かかる課題を解決するため請求項１の発明においては、略長方形形状による領域にマトリックス状に画素を配置してなる画素部と、画素部を囲むように第１の配線パターン層に設けられて、画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンと、第１の配線パターン層とは異なる第２の配線パターン層に、対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、各画素に接続された第２の配線パターンと、第１の配線パターン層に、異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第２の配線パターンの対応する配線パターン部に接続され、異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンとを有し、第１の配線パターンは、少なくとも異なる２辺のほぼ中央の部位において、第３の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第１の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなるようにする。

また請求項５の発明においては、略長方形形状による領域に有機ＥＬ素子による画素をマトリックス状に配置してなる画素部と、画素部を囲むように第１の配線パターン層に設けられて、画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンと、第１の配線パターン層とは異なる第２の配線パターン層に、対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、各画素に接続された第２の配線パターンと、第１の配線パターン層に、異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第２の配線パターンの対応する配線パターン部に接続され、異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンとを有し、第１の配線パターンは、少なくとも異なる２辺のほぼ中央の部位において、第３の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第１の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなり、第１、第２、第３の配線パターンが、有機ＥＬ素子の駆動電流の経路であるようにする。

請求項１の構成により、略長方形形状による領域にマトリックス状に画素を配置してなる画素部と、画素部を囲むように第１の配線パターン層に設けられて、画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンと、第１の配線パターン層とは異なる第２の配線パターン層に、対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、各画素に接続された第２の配線パターンと、第１の配線パターン層に、異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第２の配線パターンの対応する配線パターン部に接続され、異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンとを有し、第１の配線パターンは、少なくとも異なる２辺のほぼ中央の部位において、第３の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第１の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなるようにすれば、この第１の配線パターンは、画素部を囲むように形成されて対向する２辺の外部接続用の電極と、入れ子による接続用の部位を介した他の２辺側の外部接続用の電極とから、外部の電源等に接続することができる。しかしてこの場合、この他の２辺に沿った側においては、この他の２辺側の外部接続用の電極による接続により、２辺側の外部接続用の電極による接続の場合に比して、この２辺に沿った側の配線パターンによる各画素に至るまでの配線パターンの抵抗値を低減し得、これにより配線パターンの抵抗による画質劣化を有効に回避することができる。

また請求項５の構成により、略長方形形状による領域に有機ＥＬ素子による画素をマトリックス状に配置してなる画素部と、画素部を囲むように第１の配線パターン層に設けられて、画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンと、第１の配線パターン層とは異なる第２の配線パターン層に、対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、各画素に接続された第２の配線パターンと、第１の配線パターン層に、異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して第２の配線パターンの対応する配線パターン部に接続され、異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンとを有し、第１の配線パターンは、少なくとも異なる２辺のほぼ中央の部位において、第３の配線パターンの接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、第１の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなり、第１、第２、第３の配線パターンが、有機ＥＬ素子の駆動電流の経路であるようにすれば、この第１の配線パターンは、画素部を囲むように形成されて対向する２辺の外部接続用の電極と、入れ子による接続用の部位を介した他の２辺側の外部接続用の電極とから、外部の電源に接続して有機ＥＬ素子の駆動電流を流すことができる。しかしてこの場合、この他の２辺に沿った側においては、この他の２辺側の外部接続用の電極による接続により、この他の２辺に沿った側の配線パターンによる各画素に至るまでの配線パターンの抵抗値を低減し得、これにより配線パターンの抵抗による画質劣化を有効に回避することができる。

本発明によれば、配線パターンの抵抗による画質劣化を有効に回避することができる。

以下、適宜図面を参照しながら本発明の実施例を詳述する。

（１）実施例の構成
図１は、図５との対比により本発明の実施例１に係るディスプレイ装置を示す分解斜視図である。このディスプレイ装置４１において、図５について上述したディスプレイ装置１１と同一の構成は対応する符号を付して示し、重複した説明は省略する。

このディスプレイ装置４１は、ガラス基板１２上の矩形の領域ＡＲに有機ＥＬ素子による画素がマトリックス状に配置されて画素部が形成され、周囲に形成されたパッド４２Ａ〜４２Ｄ、４３Ａ〜４３Ｄ、４４Ａ〜４４Ｄを介してこの画素部を駆動して所望の画像を表示する。

このためディスプレイ装置４１は、この矩形の領域ＡＲに各画素の画素回路、この画素回路に係る走査線、信号線が形成された後、絶縁層による平坦化膜１４、アノードレイヤーの配線層１５が形成され、このアノードレイヤーの配線層１５により駆動用トランジスタＴＲ２を有機ＥＬ素子５のアノードに接続する電極１６が形成される（図４）。またディスプレイ装置４１は、続いて有機ＥＬ素子５の材料層が形成された後、有機ＥＬ素子５のカソード電極の配線パターン１７、封止部材が設けられる。

このようにして作成したディスプレイ装置４１において、アノードレイヤーの配線層１５は、画素部となる矩形の領域を囲むように、幅広の配線パターン４５が形成され、破線により示すように、カソード電極の配線パターン１７の周囲がこの幅広の配線パターン４５に接続される。またこの配線パターン４５がこのディスプレイ装置４１の短辺側、対向する２辺にそれぞれ形成された外部接続用の電極であるカソード用のパッド４３Ａ〜４３Ｄに接続され、これらにより低抵抗であるアノードレイヤーの配線層１５を介してカソード電極の配線パターン１７がカソード電源に接続される。なおこのカソード電源用のパッド４３Ａ〜４３Ｄにあっては、両短辺の上下にそれぞれ設けられ、これによりディスプレイ装置４１では、パッド４３Ａ〜４３Ｄによる接続部分で電圧降下を十分に低減するようになされている。

またアノードレイヤーの配線層１５は、このカソード電極の配線パターン１７に係る配線パターン４５の上下、このディスプレイ装置４１の長辺に沿って、１組の幅広による配線パターン４６Ａ、４６Ｂが形成され、この幅広の配線パターン４６Ａ、４６Ｂがディスプレイ装置４１の上下の長辺に形成された外部接続用の電極である電源用のパッド４４Ａ及び４４Ｂ、４４Ｃ及び４４Ｄに接続される。なおこの電源用のパッド４４Ａ及び４４Ｂ、４４Ｃ及び４４Ｄにあっても、両長辺の両端にそれぞれ設けられ、これによりディスプレイ装置４１では、パッド４４Ａ〜４４Ｄによる接続部分で電圧降下を十分に低減するようになされている。

ディスプレイ装置４１は、平坦化膜１４の下層において、このディスプレイ装置４１による表示画面の上下方向に画素部となる領域ＡＲを横切るように、また水平方向に連続する画素毎に、アルミニウムにより電源Ｖｃｃの画素部に係る配線パターン１３が形成される。ここでこの電源Ｖｃｃの画素部に係る配線パターン１３は、画素部となる領域ＡＲの上下で、このディスプレイ装置４１の長辺に沿って延長する幅広の配線パターン４８Ａ、４８Ｂに接続され、破線により示すように、この配線パターン４８Ａ、４８Ｂの長手方向に連続するように形成された複数の電極４９を介して、アノードレイヤーの配線層１５に形成された幅広の配線パターン４６Ａ、４６Ｂに接続される。

これによりディスプレイ装置４１では、アノードレイヤーの配線層１５に形成された幅広の配線パターン４６Ａ、４６Ｂに、配線パターン４８Ａ、４８Ｂに形成された複数の電極４９に対応する接続用の部位である電極５０が形成されるようになされている。

このディスプレイ装置４１において、画素部を囲むように形成される配線パターン４５は、符号Ａ及びＢにより示す部分を拡大して図２に示すように、長辺側の略中央の部位において、これら複数の電極５０と入れ子となるように電極５１が形成され、この電極５１を介して外部接続用の端子であるパッド４２Ａ〜４２Ｄに接続される。なおこの図２においては、図１において正面側の部位のみを示すが、図１において背面側の部位においても、同様に構成される。

すなわち配線パターン４６Ａ、４６Ｂは、内側の辺に沿って、電極５０が所定ピッチにより形成される。配線パターン４５は、長辺側のほぼ中央の部位において、これら連続する電極５０の間を通って外側に延長するように形成され、この延長した先端に電極５１が形成され、配線パターン４６Ａ、４６Ｂにおいては、この電極５１の外側にて、これら中央の部位の連続する電極５０が相互に接続されるようになされている。

ディスプレイ装置４１は、アノードレイヤーの配線層１５の下層の配線パターン層において、これら電極５１に対応する部位に配線パターン５２が形成され、この配線パターン５２に形成された電極５３により、矢印に示すように、この配線パターン５２が配線パターン４５に接続される。またこの配線パターン５２が、信号線用、走査線用のパッド４２Ａ〜４２Ｄの内側の３つの電極に接続され、これらにより画素部を囲むように形成される配線パターン４５が、電極５１を介して外部接続用の端子であるパッド４２Ａ〜４２Ｄに接続されるようになされている。

これらによりこの実施例において、配線パターン４５は、画素部を囲むようにアノードレイヤーの配線層による第１の配線パターン層に設けられて、画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンを構成するようになされている。また配線パターン４８Ａ、４８Ｂは、この第１の配線パターン層とは異なる第２の配線パターン層に、配線パターン４５に係る対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、各画素に接続された第２の配線パターンを形成するようになされている。また配線パターン４６Ａ、４６Ｂは、第１の配線パターン層に、先の異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位である電極５０を介して第２の配線パターン４８Ａ、４８Ｂの対応する配線パターン部に接続され、異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンを構成するようになされている。

（２）実施例の動作
以上の構成において、このディスプレイ装置４１では、周囲に形成されたパッド４２Ａ〜４２Ｄ、４３Ａ〜４３Ｄ、４４Ａ〜４４Ｄが電源、駆動回路等に接続されて所望の画像が画素部で表示される。すなわちディスプレイ装置４１では、これらパッド４２Ａ〜４２Ｄ、４３Ａ〜４３Ｄ、４４Ａ〜４４Ｄのうち、長辺側の両端に設けられたパッド４４Ａ〜４４Ｄが電源Ｖｃｃ用に割り当てられ、また短辺側の両端に設けられたパッド４３Ａ〜４３Ｄがカソード用に割り当てられ、残る信号線用、走査線用のパッド４２Ａ〜４２Ｄを介して各画素の階調が設定されて所望の画像が表示される。

ディスプレイ装置４１では、このようにして各画素を駆動するにつき、長辺側の両端に設けられたパッド４４Ａ〜４４Ｄより供給される電源Ｖｃｃが、このパッド４４Ａ〜４４Ｄよりアノードレイヤーの配線層１５に形成された配線パターン４６Ａ、４６Ｂに供給され、さらにこの配線パターン４６Ａ、４６Ｂに設けられた電極５０を介して下層の配線パターン層に形成された配線パターン４８Ａ、４８Ｂに供給され、この配線パターン４８Ａ、４８Ｂから画素部を横切って上下方向に延長する配線パターン１３を介して各画素に供給される。

またこのようにして各画素に電源Ｖｃｃを供給して、ディスプレイ装置４１では、各画素に設けられた駆動用トランジスタＴＲ２（図４）が、アノードレイヤーの配線層１５に形成された電極１６により上層の有機ＥＬ素子に接続され、この駆動用トランジスタＴＲ２による有機ＥＬ素子の駆動電流がさらに上層のカソード電極の配線パターン１７により画素部でまとめられる。ディスプレイ装置４１では、このカソード電極の配線パターン１７にまとめられた有機ＥＬ素子の駆動電流が、このカソード電極の配線パターン１７の周囲より、画素部を囲むようにアノードレイヤーの配線層１５に形成された配線パターン４５に導かれ、この配線パターン４５に接続されてなる短辺側のカソード用のパッド４３Ａ〜４３Ｄより流出し、この配線パターン４５の外側に、先の電源用の配線パターン４６Ａ、４６Ｂが形成される。

これによりディスプレイ装置４１では、多数の配線パターン層の中で最も抵抗値の低いアノードレイヤーの配線層１５を有効に利用して、有機ＥＬ素子に係る駆動電流の経路を低抵抗化し、消費電力を低減すると共に、配線パターンの抵抗による画質劣化を有効に回避するようになされている。

しかしながらこのようにして配線パターンを形成しても、カソード電極の引き出しに係る配線パターン４５においては、画素部を囲むように形成されて、短辺側の両端にパッド４３Ａ〜４３Ｄが形成されていることにより、長辺側の中央部分にあっては、長辺側の端部に比して配線パターンの抵抗値による電圧降下を避け得ず、これにより水平方向の中央部分で、有機ＥＬ素子のカソード電圧の上昇による輝度レベルの低下が観察される。

この実施例では、このような現象を防止するべく、このような両長辺のほぼ中央の部位に、電源に係る配線パターン４６Ａ、４６Ｂの電極５０に対して、入れ子にカソードの配線パターン１７に係る配線パターン４５の電極５１が形成され、この電極５１を介して下層の配線パターン５２に配線パターン４５が接続され、信号線用のパッド４２Ａ〜４２Ｄの内側の電極を介して外部に接続される。

これによりカソードに係る配線パターン４５においては、短辺側の両端に加えて、長辺側の中央部分からも引き出され、長辺側の中央部分における配線パターンの抵抗による電圧降下が軽減される。これによりディスプレイ装置４１においては、水平方向のシェーディングを有効に回避して高ユニフォーミティの画質を得るとができ、これらにより配線パターンの抵抗による画質劣化を有効に回避することができるようになされている。

（３）実施例の効果
以上の構成によれば、画素部を囲むように形成された配線パターンについて、この配線パターンの外側配線パターンとの間で、接続用の部位を入れ子に形成し、この外側配線パターン側にも外部接続用の電極により引き出せるようにすることにより、配線パターンの抵抗による画質劣化を有効に回避することができる。

またこのような引き出しに係る外部接続用の電極を、長辺側の略中央の部位に形成することにより、最も配線パターンによる電圧降下の激しい部位について、このような電圧降下を効率良く防止し得、これにより効率良く画質劣化を防止することができる。

またこのような配線の前提となるアノードレイヤーの配線層が、下層の電源に係る配線パターン４９Ａ、４９Ｂを形成してなる基板上に、平坦化膜を介して形成されてなることにより、このアノードレイヤーの配線層の抵抗値を小さくして配線パターンの抵抗値による画質劣化を有効に回避することができる。

特に、このような配線パターンに係る画素が、有機ＥＬ素子に係る電流駆動の発光素子であることにより、配線パターンの抵抗値による画質劣化を効率良く回避することができる。

図３は、本発明の実施例２に係るディスプレイ装置を、アノードレイヤーの配線層を形成した状態により示す平面図である。このディスプレイ装置６１は、４つの基板６２Ａ、６２Ｂ、６２Ｃ、６２Ｄにそれぞれ画素部等を形成し、これら４つの基板６２Ａ、６２Ｂ、６２Ｃ、６２Ｄによるアッセンブリを組み合わせて形成される。ディスプレイ装置６１は、これら４つの基板６２Ａ、６２Ｂ、６２Ｃ、６２Ｄによるアッセンブリを組み合わせた状態で、実施例１について上述したと同様の短辺及び長辺に対する配置により、カソード用のパッド６３Ａ、６３Ｂ、６３Ｃ、６３Ｄ、電源用のパッド６４Ａ、６４Ｂ、６４Ｃ、６４Ｄ、信号線及び走査線用のパッド６５Ａ、６５Ｂ、６５Ｃ、６５Ｄが設けられるようになされている。

このディスプレイ装置６１は、この信号線及び走査線用のパッド６５Ａ、６５Ｂ、６５Ｃ、６５Ｄに係る電極のうちの内側の電極が、上述した実施例１に係るディスプレイ装置４１と同様の接続により、電源用の電極に割り当てられ、電源に係る配線パターンの抵抗値による画質劣化を防止するようになされている。

この実施例のように、複数の基板の組み合わせによりディスプレイ装置を形成する場合であっても、画素部を囲むように形成された配線パターンについて、この配線パターンの外側配線パターンとの間で、接続用の部位を入れ子に形成し、この外側配線パターン側にも外部接続用の電極により引き出せるようにすることにより、配線パターンの抵抗による画質劣化を有効に回避することができる。

なお上述の実施例においては、カソードに係る配線パターンのパッド、電源に係る配線パターンのパッドをそれぞれ短辺及び長辺側に設ける場合について述べたが、本発明はこれに限らず、これとは逆にカソードに係る配線パターンのパッド、電源に係る配線パターンのパッドをそれぞれ長辺及び短辺側に設ける場合にも広く適用することができる。

また上述の実施例においては、アノードレイヤーの配線層において、カソードに係る配線パターン側を画素部を囲む配線パターン側に設定し、この配線パターンの外側に電源に係る配線パターンを設ける場合について述べたが、本発明はこれに限らず、これとは逆に電源に係る配線パターン側を画素部を囲む配線パターン側に設定し、この配線パターンの外側にカソードに係る配線パターンを設ける場合にも広く適用することができる。

また上述の実施例においては、電流駆動に係る自発光型の素子である有機ＥＬ素子によるディスプレイ装置に本発明を適用する場合について述べたが、本発明はこれに限らず、各種電流駆動に係る自発光型の素子によりディスプレイ装置、さらには液晶等の電圧駆動に係るディスプレイ装置にも広く適用することができる。なおこのような電圧駆動によるディスプレイ装置においては、配線パターンの抵抗値の上昇により画ゆれ等の画質劣化が発生することにより、本発明を適用してこのような配線パターンの抵抗に起因する画ゆれによる画質劣化を防止することができる。

本発明は、例えば有機ＥＬ素子によるディスプレイ装置に適用することができる。

本発明の実施例１に係るディスプレイ装置を示す分解斜視図である。図１のディスプレイ装置における長辺側の中央部分を拡大して示す斜視図である。本発明の実施例１に係るディスプレイ装置を示す平面図である。従来の有機ＥＬ素子によるディスプレイ装置を示す接続図である。配線パターンの抵抗値を低減する構成に係るディスプレイ装置を示す分解斜視図である。シェーディングの説明に供する平面図である。

符号の説明

１、１１、４１、６１……ディスプレイ装置、２、１２、６２Ａ〜６２Ｄ……ガラス基板、３……画素部、４……画素、１３、１７、１８、１９Ａ、１９Ｂ、２２Ａ、２２Ｂ、４５、４６Ａ、４６Ｂ、４８Ａ、４８Ｂ、４９Ａ、４９Ｂ、５２……配線パターン、１４……平坦化膜、１５……配線層、１６、２５、４９、５０、５１、５３……電極、２０Ａ〜２０Ｄ、２１Ａ〜２１Ｄ、２４Ａ〜２４Ｄ、４２Ａ〜４２Ｄ、４３Ａ〜４３Ｄ、４４Ａ〜４４Ｄ、６３Ａ〜６３Ｄ、６４Ａ〜６４Ｄ、６５Ａ〜６５Ｄ……パッド

Claims

略長方形形状による領域にマトリックス状に画素を配置してなる画素部と、
前記画素部を囲むように第１の配線パターン層に設けられて、前記画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンと、
前記第１の配線パターン層とは異なる第２の配線パターン層に、前記対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、前記各画素に接続された第２の配線パターンと、
前記第１の配線パターン層に、前記異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して前記第２の配線パターンの対応する配線パターン部に接続され、前記異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンとを有し、
前記第１の配線パターンは、
少なくとも前記異なる２辺のほぼ中央の部位において、前記第３の配線パターンの前記接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、前記第１の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなる
ことを特徴とするディスプレイ装置。
前記第３の配線パターンに接続される前記外部接続用の電極は、
前記異なる２辺の両端側に形成され、
前記第１の配線パターンに接続される前記異なる配線パターン層に形成された前記外部接続用の電極は、
前記異なる２辺の略中央の部位に形成された
ことを特徴とする請求項１に記載のディスプレイ装置。
前記第２の配線パターン層を形成してなる基板上に、平坦化膜を介して前記第１の配線パターン層が形成された
ことを特徴とする請求項１に記載のディスプレイ装置。
前記画素は、
前記第１及び第２の配線パターンにより供給される駆動電流により動作する発光素子を有する
ことを特徴とする請求項１に記載のディスプレイ装置。
略長方形形状による領域に有機ＥＬ素子による画素をマトリックス状に配置してなる画素部と、
前記画素部を囲むように第１の配線パターン層に設けられて、前記画素部の各画素に接続され、対向する２つの辺に外部接続用の電極が設けられた第１の配線パターンと、
前記第１の配線パターン層とは異なる第２の配線パターン層に、前記対向する２つの辺とは異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、前記各画素に接続された第２の配線パターンと、
前記第１の配線パターン層に、前記異なる２辺に沿ってそれぞれ延長するように形成された１対の配線パターン部により形成され、該延長する方向に順次形成された複数の接続用の部位を介して前記第２の配線パターンの対応する配線パターン部に接続され、前記異なる２辺にそれぞれ外部接続用の電極が設けられてなる第３の配線パターンとを有し、
前記第１の配線パターンは、
少なくとも前記異なる２辺のほぼ中央の部位において、前記第３の配線パターンの前記接続用の部位に対して入れ子となるように接続用の部位が形成されて、該接続用の部位を介して、前記第１の配線パターン層とは異なる配線パターン層に形成された外部接続用の電極に接続されてなり、
前記第１、第２、第３の配線パターンが、前記有機ＥＬ素子の駆動電流の経路である
ことを特徴とするディスプレイ装置。
前記画素は、
前記有機ＥＬ素子と、前記有機ＥＬ素子を駆動する画素回路とを有し、
前記第２の配線パターン層は、
所定の基板上に前記画素回路を形成する際の配線パターン層であり、
前記第１の配線パターン層は、
前記画素回路を前記有機ＥＬ素子のアノードに接続する配線パターン層であり、
前記有機ＥＬ素子のカソード電極が接続されて、前記画素部の各画素に接続される
ことを特徴とする請求項５に記載のディスプレイ装置。