JP4384875B2 - データ駆動回路を通してデータを駆動する方法及びデータ駆動回路 - Google Patents
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Description
【発明の属する技術分野】
この発明はデータ駆動回路を通してデータを駆動する方法に関し、特にデジタルデータ駆動回路を通してディスプレイの少なくとも一本のデータラインを駆動することによって必要領域を節約してデータラインをプリチャージする方法に関する。
【0002】
【従来の技術】
液晶ディスプレイとその関連表示装置は数多くの電気製品に見られて広範囲に使用される薄型表示装置である。ノートブック型コンピューターとデジタルカメラの分野から航空宇宙、医療機器の分野まで幅広く使われている。そのうち薄膜トランジスター液晶ディスプレイは良好な色対比とスクリーンの走査更新速度を保持し、フラット表示、細密かつ高解像度の画面を提供して低電力消費においても作動できる。近来業界が開発した低温ポリシリコン液晶ディスプレイは駆動回路をガラス基板に直接に製作することによって、パネル駆動チップの数量を有効に減少させ、材料とパッケージングのコストを引き下げ、製品の信頼性の向上とコンパクト化を遂げる。
【0003】
液晶ディスプレイシステムは一般に入力データの形態によってデジタルインターフェイスとアナログインターフェイスに分けられ、両者の通用標準規格は異なっている。省エネルギー、システム統合の便利性とコスト節約の目標に達成するため、デジタル入力方式を採用する液晶ディスプレイシステムが増えつつあり、ゆえにデジタル/アナログ変換器をデータ駆動回路に統合しなければならない。デジタルデータからアナログデータへの変換に応じるため、一般にラッチ回路またはサンプル/ホールド回路もデータ駆動回路に統合してデジタル/アナログ変換器の前方に設ける。
【0004】
図1を参照するに、図1は従来のデータ駆動回路10のブロック図である。図1によれば、ディスプレイにおけるピクセル11の三原色(赤、緑、青)に対応するデータ駆動回路10は入力モジュール12と、第一組のラッチ14と、第二組のラッチ16と、シフトレジスター18と、三個のデジタル/アナログ変換器20r、20b、20gとを含む。入力モジュール12は三組のNビット回路線12r、12b、12gを具え、各組のNビット回路線はNビットのデジタルデータを受信する。各組のNビットのデジタルデータはディスプレイにおけるピクセル11の三原色のうちの一つに対応する(ディスプレイにおけるピクセル11の三原色の赤に対応する一組のNビットのデジタルデータはDR0〜DR5であり、ディスプレイにおけるピクセル11の三原色の青に対応する一組のNビットのデジタルデータはDB0〜DB5であり、ディスプレイにおけるピクセル11の三原色の緑に対応する一組のNビットのデジタルデータはDG0〜DG5である)、そのうちNは2を上回るか2に等しい整数である。図1によれば、Nは6であり、言い換えれば各組のデジタルデータは六ビットのデジタルデータである。
【0005】
二組のラッチ14、16は入力モジュール12の後ろに電気的に接続され、レベルシフティングとバッファリングの機能をもつようになる。各組のラッチはディスプレイにおけるピクセル11の三原色にそれぞれ対応する三個のラッチを具える(第一組のラッチ14は三個のラッチ14r、14b、14gを具え、第二組のラッチ16は三個のラッチ16r、16b、16gを具える)。各ラッチはNビットのデジタルデータをラッチングするため、各ラッチはNビットのラッチでなければならない。シフトレジスター18はスイッチ信号SRを出力し、ディスプレイにおけるピクセル11の三原色にそれぞれ対応する三組のNビットのデジタルデータを第一組のラッチに伝送し、第一組のラッチ14にレベルシフティングとバッファリングさせ、またデータを第二組のラッチ16に伝送し、第二組のラッチ16にレベルシフティングとバッファリングさせる。デジタル/アナログ変換器20r、20b、20gは第二組のラッチ16の後ろに接続され、第二組のラッチ16から出力されるデジタルデータを受信するようになり、デジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をそれぞれデータライン22r、22b、22gに出力し、アナログ電圧信号の強さによってパネルの色合いを制御する。データ駆動回路10の第一組のラッチ14と第二組のラッチ16との間に、一般にその他のスイッチLPを設け、もともと第一組のラッチ14にラッチングされるデジタルデータを第二組のラッチ16に順次伝送し、データフローの時間を制御してデータがデジタル/アナログ変換器20r、20b、20gへの進入する必要な充電時間を充分にさせる。
【0006】
かかる従来の技術の基本構造は既に数多くのデジタルデータ駆動回路設計に関わる特許と文献に掲示される。1996年SID 96 Digest誌の”Low Temperature poly-Si TFT-LCD with integrated 6-bit Digital Data Driver”において、Yojiro Matsueda, et al.は低温ポリシリコン技術によってデータ駆動回路をガラスに製作し、デジタル六ビットのデータ駆動回路構造を掲示する。そのうちデータの変換に応じて、ラッチ回路をデータ駆動回路に統合してデジタル/アナログ変換器の前方に設ける構造は掲示される。続いてYojiro Matsueda et al.はIDW’00誌の171-174ページにおいてその”Concept of a System on Panel”に結論をつけ、デジタルとアナログのデータ駆動回路構造を解明し、進んで付加メモリーをシステムに統合してシステム・オン・パネルに関わる考案を完璧にさせる。更にアメリカ合衆国特許第5,856,816号”Data driver for liquid crystal display”において、付加メモリーの代わりにデータ駆動回路構造に複数ビットのレジスターを利用して駆動周波数をより低い周波数に分割することによって、高周波数操作による問題を解決する発明は掲示される。かかる従来の技術はこの発明と同じデジタルデータ駆動回路に関わるものであるといえ、構造面、技術特徴と改良の目的からはこの発明と大差がある。
【0007】
前述の従来の技術において、Nビットのデジタルデータをラッチングするため、デジタルデータ駆動回路において、各ラッチはNビットのラッチでなければならない。画面品質が要求される今日において、ディスプレイシステムが表示できる色彩の細密度は重要視される。例えば、一般にパネルに4096色を表示させるため、デジタルデータは四ビット入力でなければならない。即ち、データ駆動回路も四ビットのデジタル/アナログ変換器と四ビットのラッチ回路またはサンプル/ホールド回路を具えなければならない。なお、パネルに262144色を表示させるため、デジタルデータは六ビット入力でなければならない。即ち、データ駆動回路も六ビットのデジタル/アナログ変換器と六ビットのラッチ回路またはサンプル/ホールド回路を具えなければならない。しかしパネルの解像度が向上する一方、各ピクセルの寸法も小さくなり、駆動回路の領域を制限する。ゆえにかかるデジタルインターフェイスを採用しようとしたら、製作の困難性も大幅に高まる。
【0008】
この問題を解決するに一般に二種類の方法がある。まずデータ駆動回路を低温ポリシリコン技術によってガラスに製作する代わりに、非晶質シリコン液晶ディスプレイの技術によって駆動チップセットをガラスに貼り付ける(chip on glass)。かかる技術の利点は、デバイスの導線またはピンでの接続による問題を避けることである。しかしかかる方法は耐熱性と耐衝撃性に検討すべき余地があり、その利点も低温ポリシリコン技術を中小寸法パネルに応用する価値に及ばない。次に2000年のIDW’00誌の1149-1150ページ、”A 2.15 inch QCIF reflective color TFT-LCD with integrated 4-bit DAC driver”において、T. Morita, et al.(Toshiba Corp.社)は選択回路を利用してデジタル/アナログ変換器とラッチ回路を共用させることによって、データ駆動回路が領域に対する要求を緩める方法を掲示する。かくして、デジタル/アナログ変換器とラッチ回路の数量は大幅に減少される。しかしこの設計において、各ラッチ回路が処理するデータのビット値は依然として各組のデジタルデータのビット値と同じである。言い換えれば、仮にデジタルデータは四ビット入力であれば、ラッチ回路は四ビットのラッチ回路でなければならなず、仮にデジタルデータは六ビット入力であれば、ラッチ回路は六ビットのラッチ回路でなければならない。よって回路と領域の節約には完璧とはいいがたい。
【0009】
【発明が解決しようとする課題】
この発明は前述の問題を解決するため、デジタルデータ駆動回路をもって、デジタルデータを組別と時間別に分けて伝送してディスプレイにおける少なくとも一本のデータラインを駆動することによって、領域を節約してデータラインをプリチャージする方法を提供することを課題とする。
【0010】
【課題を解決するための手段】
この発明はデータ駆動回路を通してデータを駆動する方法を提供する。該データ駆動回路はディスプレイの少なくとも一本のデータラインを駆動し、更にNビット回路線を具え、m組のビットデータを具えるNビットのデジタルデータを受信し、そのうちNとmが2を上回るか2に等しい整数である入力モジュールと、入力モジュールと電気的に接続されてデジタルデータにおける一組のビットデータをラッチングする、前記ディスプレイにおけるピクセルの原色数に対応する複数組のラッチ回路と、m組のビットデータを、前記複数組のラッチ回路のうち、第一組のラッチ回路に伝送する順序を制御するスイッチ信号を出力する複数のシフトレジスターと、前記複数組のラッチ回路のうち、第二組のラッチ回路及び第三組のラッチ回路と電気的に接続され、前記第二組のラッチ回路及び前記第三組のラッチ回路から出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信するデジタル/アナログ変換器とを含む。
該方法は以下のステップを含む。(a)入力モジュールのNビット回路線を通してデジタルデータを受信する。(b)前記複数のシフトレジスターのうち、第一のシフトレジスターから出力される第一のスイッチ信号に基づき、m組のビットデータのうち、一組のビットデータを前記第一組のラッチ回路、前記第二組のラッチ回路、前記第三組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力する。(c)前記複数のシフトレジスターのうち、第二のシフトレジスターから、前記第一のスイッチ信号から時間差を持って出力された第二のスイッチ信号に基づき、m組のビットデータのうち前記一組のビットデータとは他の一組のビットデータを前記第一組のラッチ回路、前記第二組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力する。(d)デジタル/アナログ変換器に入力されたデジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をデータラインに出力する。そのうちシフトレジスターのスイッチ信号の順序により、m組のビットデータにおいて対応するデジタル/アナログ変換器に最初に入力されるデジタルデータはデータラインをプリチャージする。
【0011】
この発明はデータ駆動回路を提供する。ディスプレイの少なくとも一本のデータラインを駆動するデータ駆動回路であって、それぞれNビットのデジタルデータの各ビットに対応し、Nビットのデジタルデータを受信してm組のビットデータに分割し、そのうちNとmが2を上回るか2に等しい整数であるN組のビット回路線と、N組のビット回路線と電気的に接続されてN組のビット回路線から送信されるデジタルデータをラッチングする、前記ディスプレイにおけるピクセルの原色数に対応する複数組のラッチ回路と、m組のビットデータを、前記複数組のラッチ回路のうち、第一組のラッチ回路に伝送する順序を制御するスイッチ信号を出力するm個のシフトレジスターと、前記複数組のラッチ回路のうち、第二組のラッチ回路及び第三組のラッチ回路と電気的に接続され、前記第二組のラッチ回路及び前記第三組のラッチ回路から出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信する少なくとも一つのデジタル/アナログ変換器とを含み、前記複数のシフトレジスターのうち、第一のシフトレジスターから出力される第一のスイッチ信号に基づき、m組のビットデータのうち、一組のビットデータを前記第一組のラッチ回路、前記第二のラッチ回路、前記第三組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力し、前記複数のシフトレジスターのうち、第二のシフトレジスターから、前記第一のスイッチ信号から時間差を持って出力された第二のスイッチ信号に基づき、m組のビットデータのうち前記一組のビットデータとは他の一組のビットデータを前記第一組のラッチ回路、前記第二組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力し、デジタル/アナログ変換器を通してデジタル信号をアナログ電圧信号に変換してデータラインに出力する。
【0012】
かかるデータ駆動回路を通してデータを駆動する方法及びデータ駆動回路の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【0013】
【発明の実施の形態】
(第1の実施例)
この発明のもっとも重要な概念は、Nビットのデジタルデータをm組のビットデータに分割して、少なくともm個のシフトレジスターを利用してm組のビットデータをラッチに送る順序を制御することである。図2を参照されたい。図2はこの発明によるデータ駆動回路30のブロック図である。図1における従来の技術の構造を受け継ぎながら、領域節約とプリチャージ効果に達成するため、この発明は図2の通りに重大な改良をする。図2によれば、ディスプレイにおけるピクセルの三原色に対応するデータ駆動回路30は、入力モジュール32と、第一組のラッチ34と、第二組のラッチ36と、第三組のラッチ37と、第一シフトレジスター38と、第二シフトレジスター39と、三個のデジタル/アナログ変換器40r、40b、40gとを含む。入力モジュール32は三組のNビット回路線を具え、各組のNビット回路線はNビットのデジタルデータを受信する。各組のNビットのデジタルデータはディスプレイにおけるピクセルの三原色のうちの一つに対応する(ディスプレイにおけるピクセルの三原色の赤に対応する一組のNビットのデジタルデータはDR0〜DR5であり、ディスプレイにおけるピクセルの三原色の青に対応する一組のNビットのデジタルデータはDB0〜DB5であり、ディスプレイにおけるピクセルの三原色の緑に対応する一組のNビットのデジタルデータはDG0〜DG5である)、そのうちNは2を上回るか2に等しい整数である。図2によれば、Nは6であり、言い換えれば第1の実施例において各組のデジタルデータは六ビットのデジタルデータと予定される。三組のラッチは図2に示すように入力モジュール32の後ろに電気的に接続され、従来の技術と同じくレベルシフティングとバッファリングの機能をもつようになる。各組のラッチはディスプレイにおけるピクセルの三原色にそれぞれ対応する三個のラッチを具える(第一組のラッチ34は三個のラッチ34r、34b、34gを具え、第二組のラッチ36は三個のラッチ36r、36b、36gを具え、第三組のラッチ37は三個のラッチ37r、37b、37gを具える)。二個のシフトレジスター38、39はそれぞれ第一スイッチ信号SR1と第二スイッチ信号SR2を順次出力する。
【0014】
図3を参照するに、図3は二つのスイッチ信号SR1、SR2と六ビットのデジタルデータのタイミング図である。図3によれば、ディスプレイにおけるピクセルの三原色の赤に対応する一組のNビットのデジタルデータDR0〜DR5を六ビットのデジタルデータ出力の例にする。図2と図3に示すように、第一スイッチ信号SR1と第二スイッチ信号SR2は相隣したパルス信号であり、第一スイッチ信号SR1の立ち上がり時間は第二スイッチ信号SR2より早い。デジタル/アナログ変換器40r、40b、40gは第二組のラッチ36と第三組のラッチ37の後ろに接続され、第二組のラッチ36と第三組のラッチ37から出力されるデジタルデータを受信するようになり、デジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をそれぞれデータライン42r、42b、42gに出力し、アナログ電圧信号の強さによってパネルの色合いを制御する。
【0015】
図2はこの発明による方法に対応するデータ駆動回路30の構造を示すもので、その詳しい動作は以下の通りである。図2によれば、各組の六ビットデジタルデータを二組のビットデータに分割して、そのうちの一組を最上位のビット(MSB:DR5〜DR3、DB5〜DB3、DG5〜DG3。図3のタイミング図はDR5〜DR3を例とする)とし、その他の一組を最下位のビット(LSB:DR2〜DR0、DB2〜DB0、DG2〜DG0。図3のタイミング図はDR2〜DR0を例とする)とする。そのため、各組のビットデータは六ビットのデジタルデータにおける各三ビットを含み、更に二個のシフトレジスター38、39を利用して二組のビットデータをラッチに送る順序を制御する。注意すべき点は、図2において、各組の六ビットデジタルデータは二組のビットデータに分割される(前述のこの発明のもっとも重要な概念に照合すればm=2ということになる)ため、各ラッチは三(N/m=3)ビットのデジタルデータのみをラッチングすればいいことである。即ち、各ラッチは三ビットのラッチであればよく、或いは各ラッチは従来の技術における六(N=6)ビットのラッチの代わりに、三ビットのデジタルデータを処理する三(N/m=3)個ラッチ回路を含むと言える。
【0016】
図2と図3を参照するに、二組のビットデータ(最上位のビットMSB、最下位のビットLSB)が入力モジュール32のNビット回路線によって受信された後、第一シフトレジスター38から出力される第一スイッチ信号SR1が立ち上がるとき、最上位のビットMSB(図3においてはDR5〜DR3を例とする)はサンプリングされて第一組の三ビットラッチ34r、34b、34gと、第二組の三ビットラッチ(レベルシフティング機能兼備)36r、36b、36gと、第三組の三ビットラッチ37r、37b、37gとに送られてラッチングされてから、デジタル/アナログ変換器40r、40b、40gに送られて最上位のビットMSBの電圧値を決める。続いて第二シフトレジスター39から出力される第二スイッチ信号SR2が立ち上がるとき、最下位のビットLSB(図3においてはDR2〜DR0を例とする)はサンプリングされて第一組の三ビットラッチと、第二組の三ビットのラッチ(レベルシフティング機能兼備)とに送られ、該二組のラッチ回路における最上位のビットMSBを最下位のビットと書き替える。かくして、最上位のビットMSBは最下位のビットLSBより一つのスイッチ信号が立ち上がる時間早くデジタル/アナログ変換器40r、40b、40gに送られる。
【0017】
注意すべき点は、この時第三組の三ビットラッチ回路は未だに最上位のビットMSBをラッチングし、最上位のビットMSBがデジタル/アナログ変換器40r、40b、40gに送られて最上位のビットMSBの電圧値を決めた後、最下位のビットLSBの信号はデジタル/アナログ変換器40r、40b、40gに送られて最下位のビットLSBの電圧値を決め、それに前もって決められた最上位のビットMSBの電圧値を合わせて転換された最終のアナログ信号電圧を決め、アナログ信号電圧を各データライン42r、42b、42gに書き込んでピクセル41に書き込むことである。
【0018】
前述によりこの発明によるいくつかの重要な技術特徴がまとめられる。まず、デジタルデータを一回全部にラッチに送信する従来の技術の特徴と異なって、この発明はNビットのデジタルデータをm組のビットデータ(Nとmは2を上回るか2に等しい整数である)に分割する概念を掲げるため、m組のビットデータを時間別にラッチに送信してラッチングとレベルシフティングする。ゆえにm個のシフトレジスターによって発生するm個のスイッチ信号に合わせてm組のビットデータをラッチに順次入力しなければならない。図2において、mの値は2と予定され、デジタルデータは六ビット(N=6)のデジタルデータであるが、実際の実施においては、Nとmの値はそれに限らず、業界の需要に応じて決められる。同じく、m個のシフトレジスターによって発生するm個のスイッチ信号はm組のビットデータの順次入力に応じるため、シフトレジスターはm組のデジタルデータを時間別にラッチに送信できればよく、その数量はビットデータの組数と同じである必要はない。シフトレジスターから出力されるスイッチ信号は相隣したパルス信号でなくてもよく、その他の種類の信号も許容される。
【0019】
更に、第1の実施例が三組のラッチを含むのは、実際の実施において大幅のレベルシフティングによるシステムの安定度に対する影響に配慮するためである。仮に単にこの発明の技術特徴と設計概念から見れば、この発明はNビットのデジタルデータをm組のビットデータに分割するため、m組のビットデータをラッチに送信してラッチングとレベルシフティングするにはm組のビットデータをそれぞれラッチングしてレベルシフティングする少なくともm組のラッチが必要である。言い換えれば、この発明においては、最低二組のラッチのみ必要である。かくして、ラッチの組数もこの発明の第1の実施例と同じように限るわけでなく、ビットデータの組数と同じかやや多いよう、業界の需要に応じて決めればよい。各組のラッチにおける各ラッチのビット数(即ち各ラッチが含むラッチ回路の数量)は、この発明によってNビットのデジタルデータをm組のビットデータに分割した後、基本的にN/mと低められる。この発明の第1の実施例において、各ラッチは三ビットのラッチであるが、実際の実施において、各ラッチのビット数はN/mに等しいかN/mをやや上回る整数で、業界の需要に応じて決めればよい。言い換えれば、この発明の第1の実施例において、各ラッチは四ビットまたはその他のビット数のもつラッチであってもよいが、各ラッチのビット数がビットデータのビット数(N)に近づけば、この発明による空間節約の技術特徴を失うようになる。
【0020】
(第2の実施例)
次に、この発明の重要な技術特徴の一つとして、シフトレジスターのスイッチ信号の順序により、m組のビットデータにおいて最初にデジタル/アナログ変換器に入力するデジタルデータは、電圧の突然上昇による寿命短縮を防ぐためにデータラインをプリチャージする。この発明の第1の実施例において、最上位のビットMSBは先にデジタル/アナログ変換器40r、40b、40gに送られて最上位のビットMSBの電圧値を決め、データライン42r、42b、42gをプリチャージしてから、最下位のビットLSBの信号もデジタル/アナログ変換器40r、40b、40gに送られて最下位のビットLSBの電圧値を決め、それに前もって決められた最上位のビットMSBの電圧値を合わせて転換された最終のアナログ信号電圧を決める。
【0021】
例えば、仮にデジタル/アナログ変換器40r、40b、40gは二進法のデジタルデータを十進法のアナログ電圧信号に直接変換し、この発明の第1の実施例による六ビットのデジタルデータを最上位のビットMSB(110)、最下位のビットLSB(100)と二組に分割すれば、最上位のビットMSBが先にデジタル/アナログ変換器40r、40b、40gに送られ、最上位のビットMSBの電圧値を48V(1×25+1×24=48)と決めてデータライン42r、42b、42gをプリチャージしてから、最下位のビットLSBの信号はデジタル/アナログ変換器40r、40b、40gに送られ、最終の電圧値を52Vと決める。同じく、仮に六ビットのデジタルデータを最上位のビットMSB(011)、最下位のビットLSB(101)と二組に分割すれば、最上位のビットMSBが先にデジタル/アナログ変換器40r、40b、40gに送られ、最上位のビットMSBの電圧値を24V(1×24+1×23=24)と決めてから、最下位のビットLSBの信号はデジタル/アナログ変換器40r、40b、40gに送られ、最終の電圧値を29Vと決める。
【0022】
注意すべき点は、この発明の基本概念に応じて、m組のビットデータは時間別にラッチに送信すればよく、プリチャージにおいても、デジタル/アナログ変換器40r、40b、40gに最初に入力される組となるビットデータがデータライン42r、42b、42gをプリチャージするのを強調するため、この発明は実際の実施において、この発明の第1の実施例のように最上位のビットを先にデジタル/アナログ変換器40r、40b、40gに入力するようにしなくてもプリチャージは実行されることである。言い換えれば、特定組のビットデータがデジタル/アナログ変換器40r、40b、40gに入力する前後順序は一定でなく、製作時の需要に応じて調整される。
【0023】
図4を参照するに、図4は図2における最上位のビットMSBと最下位のビットLSBをデジタル/アナログ変換器40r、40b、40gに入力する順序が入れ替わるこの発明の第2の実施例を表わす説明図である。図4における装置の機能と符号付けは図2と同じである。図4において、第一シフトレジスター38と第二シフトレジスター39は第一スイッチ信号SR1と第二スイッチ信号SR2を順次出力し、第一スイッチ信号SR1と第二スイッチ信号SR2とは相隣したパルス信号であり、第一スイッチ信号SR1の立ち上がる時間は第二スイッチ信号SR2より早いのは図2と同じであるが、異なるところは、この発明の第2の実施例は第一シフトレジスター38に最下位のビットLSBを制御させ、第二シフトレジスター39に最上位のビットMSBを制御させ、最下位のビットLSBを最上位のビットMSBより先にデジタル/アナログ変換器40r、40b、40gに入力し、最下位のビットLSBがデータライン42r、42b、42gをプリチャージするようにさせることである。
【0024】
例えば、仮にデジタル/アナログ変換器40r、40b、40gは二進法のデジタルデータを十進法のアナログ電圧信号に直接変換し、この発明の第2の実施例による六ビットのデジタルデータを最上位のビットMSB(110)、最下位のビットLSB(100)と二組に分割すれば、最下位のビットLSBが先にデジタル/アナログ変換器40r、40b、40gに送られ、最下位のビットLSBの電圧値を4V(1×22=4)と決めてデータライン42r、42b、42gをプリチャージしてから、最上位のビットMSBの信号はデジタル/アナログ変換器40r、40b、40gに送られ、最終の電圧値を52Vと決める。同じく、仮に六ビットのデジタルデータを最上位のビットMSB(011)、最下位のビットLSB(101)と二組に分割すれば、最下位のビットLSBが先にデジタル/アナログ変換器40r、40b、40gに送られ、最下位のビットLSBの電圧値を5V(1×22+1×20=5)と決めてから、最上位のビットMSBの信号はデジタル/アナログ変換器40r、40b、40gに送られ、最終の電圧値を29Vと決める。もっとも、かくすればこの発明の第2の実施例におけるプリチャージの効果は第1の実施例のように明らかではない。
【0025】
この発明のいくつかの重要な技術特徴を叙述した後、更にこの発明によるデジタルデータ駆動回路30はディスプレイに使用され、そのディスプレイに液晶ディスプレイ、低温ポリシリコン液晶ディスプレイ、発光ダイオード、有機発光ダイオードまたはポリマー発光ダイオードを利用するのはいずれもこの発明の範囲内に属するものである。
【0026】
【発明の効果】
従来の技術と比べ、この発明による方法はNビットのデジタルデータをm組に分割し、シフトレジスターによって発生されるパルス信号の順序によってm組のビットデータをラッチに順次入力してラッチングする。かくして、各ラッチが含むラッチ回路の数量は本来の数量をmに分けて得る値になり、ラッチの複雑さと空間利用を低める。同時に、m組のビットデータにおいて最初に対応するデジタル/アナログ変換器に入力される組となるビットデータはデータラインをプリチャージし、回路の寿命と安定度を向上させる。
【図面の簡単な説明】
【図1】従来のデータ駆動回路のブロック図である。
【図2】この発明によるデータ駆動回路のブロック図である。
【図3】二つのスイッチ信号と六ビットのデジタルデータのタイミング図である。
【図4】図2における最上位のビットMSBと最下位のビットLSBをデジタル/アナログ変換器に入力する順序が入れ替わるこの発明の第2の実施例を表わす説明図である。
【符号の説明】
10、30 データ駆動回路
11、41 ピクセル
12、32 入力モジュール
14r、14b、14g 第一組六ビットラッチ
16r、16b、16g 第二組六ビットラッチ
18 シフトレジスター
20r、20b、20g デジタル/アナログ変換器
22r、22b、22g データライン
34r、34b、34g 第一組三ビットラッチ
36r、36b、36g 第二組三ビットラッチ
37r、37b、37g 第三組三ビットラッチ
38 第一シフトレジスター
39 第二シフトレジスター
40r、40b、40g デジタル/アナログ変換器
42r、42b、42g データライン
Claims (11)
- データ駆動回路を通してデータを駆動する方法であって、
該データ駆動回路はディスプレイの少なくとも一本のデータラインを駆動し、更に、
Nビット回路線を具え、m組のビットデータを具えるNビットのデジタルデータを受信し、そのうちNとmが2を上回るか2に等しい整数である入力モジュールと、
入力モジュールと電気的に接続されてm組のビットデータをラッチングとレベルシフティングする、前記ディスプレイにおける原色のピクセル毎に対応する三組のラッチ回路と、
m組のビットデータを、前記三組のラッチ回路のうち、第一組のラッチ回路に伝送する順序を制御するスイッチ信号を出力する複数のシフトレジスターと、
前記三組のラッチ回路のうち、第二組のラッチ回路及び第三組のラッチ回路と電気的に接続され、前記第二組のラッチ回路及び前記第三組のラッチ回路から出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信するデジタル/アナログ変換器とを含み、
前記方法は、
前記複数のシフトレジスターのうち、第一のシフトレジスターから出力される第一のスイッチ信号に基づき、前記m組のビットデータのうち、一組のビットデータを前記第一組のラッチ回路、前記第二組のラッチ回路、前記第三組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力し、
前記複数のシフトレジスターのうち、第二のシフトレジスターから、前記第一のスイッチ信号から時間差を持って出力された第二のスイッチ信号に基づき、前記m組のビットデータのうち前記一組のビットデータとは他の一組のビットデータを前記第一組のラッチ回路、前記第二組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力し、
デジタル/アナログ変換器に入力されたデジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をデータラインに出力するステップを含み、
m組のビットデータにおいて、デジタル/アナログ変換器に最初に入力されるデジタルデータはデータラインをプリチャージすることを特徴とするデータ駆動回路を通してデータを駆動する方法。 - 前記複数のシフトレジスターの数はmに等しい整数であり、m個のシフトレジスターによりm個のスイッチ信号が発生することを特徴とする請求項1記載のデータ駆動回路を通してデータを駆動する方法。
- 前記m個のシフトレジスターにより発生するm個のシフトレジスター信号はm個の相隣するパルス信号であり、m個の相隣するパルス信号の立ち上がり時間の順序によりm組のビットデータを前記第一組のラッチ回路に順次に入力してラッチングすることを特徴とする請求項2記載のデータ駆動回路を通してデータを駆動する方法。
- 前記三組のラッチ回路において、各組のラッチ回路はそれぞれがN/m個のラッチ回路を具え、そのうちN/mは整数であることを特徴とする請求項3記載のデータ駆動回路を通してデータを駆動する方法。
- 前記ラッチングされるm組のビットデータは、m個の相隣するパルス信号の立ち上がり時間の順序により前記第二組のラッチ回路及び前記第三組のラッチ回路から対応するデジタル/アナログ変換器に順次に伝送されることを特徴とする請求項3記載のデータ駆動回路を通してデータを駆動する方法。
- 前記ディスプレイは液晶ディスプレイ、低温ポリシリコン液晶ディスプレイ、発光ダイオード、有機発光ダイオードまたはポリマー発光ダイオードであることを特徴とする請求項1記載のデータ駆動回路を通してデータを駆動する方法。
- ディスプレイの少なくとも一本のデータラインを駆動するデータ駆動回路であって、
それぞれNビットのデジタルデータの各ビットに対応し、Nビットのデジタルデータを受信してm組のビットデータに分割し、そのうちNとmが2を上回るか2に等しい整数であるN組のビット回路線と、
N組のビット回路線と電気的に接続されてN組のビット回路線から送信されるデジタルデータをラッチングとレベルシフティングする、前記ディスプレイにおける原色のピクセル毎に対応する三組のラッチ回路と、
m組のビットデータを、前記三組のラッチ回路のうち、第一組のラッチ回路に伝送する順序を制御するスイッチ信号を出力するm個のシフトレジスターと、
前記三組のラッチ回路のうち、第二組のラッチ回路及び第三組のラッチ回路と電気的に接続され、前記第二組のラッチ回路及び前記第三組のラッチ回路から出力されるデジタルデータを受信してアナログ電圧信号に変換してデータラインに送信する少なくとも一つのデジタル/アナログ変換器とを含み、
前記複数のシフトレジスターのうち、第一のシフトレジスターから出力される第一のスイッチ信号に基づき、前記m組のビットデータのうち、一組のビットデータを前記第一組のラッチ回路、前記第二組のラッチ回路、前記第三組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力し、
前記複数のシフトレジスターのうち、第二のシフトレジスターから、前記第一のスイッチ信号から時間差を持って出力された第二のスイッチ信号に基づき、前記m組のビットデータのうち前記一組のビットデータとは他の一組のビットデータを前記第一組のラッチ回路、第二組のラッチ回路によりラッチングしてデジタル/アナログ変換器に入力し、
デジタル/アナログ変換器に入力されたデジタルデータをアナログ電圧信号に変換し、アナログ電圧信号をデータラインに出力することを特徴とするデータ駆動回路。 - 前記m個のシフトレジスターにより発生するm個のスイッチ信号はm個の相隣するパルス信号であり、m個の相隣するパルス信号の立ち上がり時間の順序によりm組のビットデータを前記第一組のラッチ回路に順次に入力してラッチングすることを特徴とする請求項7記載のデータ駆動回路。
- 前記三組のラッチ回路において、各組のラッチ回路が、それぞれがN/m個のラッチ回路を具え、そのうちN/mは整数であることを特徴とする請求項8記載のデータ駆動回路。
- 前記ラッチングされるm組のビットデータはm個の相隣するパルス信号の立ち上がり時間の順序により前記第二組のラッチ回路及び前記第三組のラッチ回路から対応するデジタル/アナログ変換器に順次に伝送されることを特徴とする請求項8記載のデータ駆動回路。
- 前記ディスプレイは液晶ディスプレイ、低温ポリシリコン液晶ディスプレイ、発光ダイオード、有機発光ダイオードまたはポリマー発光ダイオードであることを特徴とする請求項7記載のデータ駆動回路。
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