JP4368705B2 - 半導体装置 - Google Patents

Description

この発明は、半導体チップのバンプ形成プロセスの歩留を高め、信頼性の高い半導体装置の実現に関するものであり、特にＷＬ−ＣＳＰ（ウエハレベル−ＣＳＰ）やＦＣ−ＢＧＡ（フリップチップ−ＢＧＡ）等の実装分野における半導体チップ上の電極にＵＢＭ(Under Barrier Metal)を介してバンプを形成した半導体チップあるいは半導体チップの電極より半導体チップの電極形成面上に金属配線を再配線形成した後に再配線上にバンプを形成した半導体チップおよびバンプを形成した半導体チップを用いて組立てた半導体装置に関するものである。

近年、電子機器の高機能化、軽量小型化にともない、半導体チップの外部端子数が増加し、半導体パッケージの高密度実装化が進む中、より高密度実装を図るため、チップ状の半導体装置をバンプを介して電子機器の配線基板等に実装する技術が開発されている。

以下、従来の半導体チップへのはんだバンプ形成方法について図面を参照しながら説明する。

図８に従来の半導体チップの電極部の断面を拡大したものである。（ａ）は半導体チップの電極上にバンプを形成した半導体チップで、(ｂ)は半導体チップの電極より再配線形成した配線上にはんだバンプを形成した半導体チップである。また、図９に従来の半導体チップの電極形成方法を示した。

図８（ａ）に示す従来の半導体チップは、半導体チップ１の電極２上にＵＢＭ（アンダー・バリア・メタル）５が形成され、さらにＵＢＭ５上にはんだバンプ６が形成されている。また、この半導体チップ１の表面は電極２の部分を開口した感光性の有機絶縁膜４で覆われている。図８（ｂ）に示す半導体チップは、半導体チップ１の表面に電極２とバンプ形成領域が開口した感光性の第１の有機絶縁膜９が形成され、さらに電極２とバンプ形成部に配線パターン１０が形成されている。また配線パターン１０上のバンプ形成部にはＵＢＭ５とはんだバンプ６が形成されている。また、はんだバンプ８が形成された領域以外は第２の有機絶縁膜１１で覆われている。

次に従来の半導体チップで図８（ａ）のはんだバンプの形成方法を図９を参照しながら説明する。

半導体チップ上にはんだバンプを形成する場合、まず図９（ａ）に示すように、半導体チップ１の電極２を開口した有機絶縁膜４を保護膜３上に形成する工程である。

そして図９（ｂ）に示すように、半導体チップ１の上の電極２と有機絶縁膜４の上面にスパッタ蒸着によりＵＢＭ用金属膜７を形成する工程である。この時、スパッタ装置のチャンバー内で逆スパッタを行い電極２表面の酸化膜を除去する。

図９（ｃ）は、はんだバンプを形成する電極２の位置にＵＢＭ５のパターンを形成するためのレジストパターン８を形成する工程である。

次に図９（ｄ）に示すように、半導体チップ全面に蒸着したＵＢＭ用金属膜７をエッチングしてＵＢＭ５を形成する工程である。

最後は図９（ｅ）に示すように、ＵＢＭ５上にはんだバンプ６を形成する工程である。このバンプ形成においては、印刷方式、めっき方式、蒸着方式、はんだボール付け等により形成される。

以上のようにバンプを形成した半導体チップはフリップ・チップ接続により、配線基板やパッケージ用基板に実装されている。近年、ＬＳＩの小型・高密度化に伴い半導体チップの外部接続用端子の多ピン化が進んでいる。このためＬＳＩパッケージには、半導体チップをフリップ・チップ接続によりパッケージ基板に実装し、さらにパッケージ基板の裏面に半田ボールをエリア配置したＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒｒａｙ）タイプが多用されるようになっている（例えば特許文献１，２）。
特開平９−３０６９１８号公報 特開平９−３２１０５０号公報

しかし、上述した構造の半導体チップおよび半導体装置においては下記に示すような課題があった。

課題は、半導体チップの電極上にＵＢＭ（アンダー・バリア・メタル）や再配線を形成する際に、電極表面の酸化膜を除去した後、ＵＢＭや再配線を形成するが、図１０に示すように、半導体チップ１の電極２の表面とＵＢＭ５の界面に絶縁層である電極２の酸化膜１２が残っており、この酸化膜１２が原因して電極２とＵＢＭ５との間の接触抵抗値が高くなり、酸化膜１２の状態によっては半導体チップの機能が正常動作しない課題が出てきた。この酸化膜１２は通常はバンプ形成工程の中で除去を行っているにもかかわらず、現状は完全に除去できておらず一般的に４ｎｍ程度の厚みのアモルファス状態の酸化膜が残っている。この酸化膜１２の厚みが５ｎｍを超えると接触抵抗値の増加が見られる。

したがって、この発明の目的は、上記問題点に鑑み、半導体チップの電極上のＵＢＭあるいは再配線金属と電極表面の酸化膜により接触抵抗値が高くなることで、チップが正常に動作しないことを防止することができる半導体装置を提供することである。

上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体チップの電極上にＵＢＭ(Under Barrier Metal)を介してバンプが形成され、あるいは半導体チップの電極形成面上で前記半導体チップの電極に電気的に接続している金属配線上にバンプが形成された半導体装置であって、前記半導体チップの信号端子の電極と前記信号端子のバッファ回路とを接続する配線上にセレクト回路を有し、かつ前記セレクト回路はＧＮＤまたは電源と接続し、前記セレクト回路のセレクト信号端子にセレクト信号が入力されることで前記信号端子から前記セレクト回路を通ってＧＮＤまたは電源に流れる回路が設定される。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、複数の信号端子にそれぞれ接続された全てのセレクト回路のセレクト信号端子が共通の電極端子に接続している。

請求項３記載の半導体装置は、請求項１記載の半導体装置において、複数の信号端子にそれぞれ接続された全てのセレクト回路のセレクト信号端子が共通のレギュレート回路に接続している。

この発明の請求項１記載の半導体装置によれば、半導体チップの信号端子の電極と信号端子のバッファ回路とを接続する配線上にセレクト回路を有し、かつセレクト回路はＧＮＤまたは電源と接続し、セレクト回路のセレクト信号端子にセレクト信号が入力されることで信号端子からセレクト回路を通ってＧＮＤまたは電源に流れる回路が設定されるので、半導体チップの電極とＵＢＭ或いは再配線金属との界面に存在する電極材料の金属酸化膜を金属酸化膜の破壊電圧以上の電圧を印加して、金属酸化膜を破壊することができる。すなわち、セレクト回路のセレクト信号端子にセレクト信号を入力して、信号端子からセレクト回路を通ってＧＮＤまたは電源に流れる回路ができるようにプログラムを設定し、信号端子とＧＮＤまたは電源間に酸化膜を破壊する電圧を印加することで、電極の酸化膜が破壊される。このため、金属酸化膜による接触抵抗値の増加を低減させ、しかも電気特性が向上するとともに、チップの生産歩留が向上する。

請求項２では、複数の信号端子にそれぞれ接続された全てのセレクト回路のセレクト信号端子が共通の電極端子に接続しているので、セレクト信号端子を共通化することで電極数を削減することができる。

請求項３では、複数の信号端子にそれぞれ接続された全てのセレクト回路のセレクト信号端子が共通のレギュレート回路に接続しているので、セレクト信号端子を共通化することで電極数を削減でき、ノイズの影響も低減できる。

この発明の第１の実施の形態を図１〜図５に基づいて説明する。図１〜図３は、本発明の第１の実施形態における半導体チップの信号端子の回路図である。２０は信号端子、２１はセレクト回路、２２はセレクト信号端子、２３はＥＳＤ回路、２４はレギュレート回路、２５はレギュレート信号端子を示している。

図１は本発明の第１の実施形態における信号端子部の基本回路構成および実際の回路を示す。図１（ａ）は信号端子部の基本回路構成である。

この半導体装置は、半導体チップの電極上にＵＢＭを介してバンプが形成され、あるいは半導体チップの電極形成面上で半導体チップの電極に電気的に接続している金属配線上にバンプが形成されている（図８）。また、半導体チップの信号端子の電極と信号端子のバッファ回路とを接続する配線上にセレクト回路を有し、かつセレクト回路はＧＮＤまたは電源と接続している。

すなわち図１（ａ）に示すように、信号端子２０の配線にセレクト回路２１が接続しており、かつセレクト回路２１にはセレクト信号を入力するためのセレクト信号端子２２が接続している。

次に回路の動作を図１（ａ）により説明する。セレクト回路２１のセレクト信号端子２２にセレクト信号を入力して、信号端子２０からセレクト回路２１を通ってＧＮＤに流れる回路ができるようにプログラムを設定し、信号端子２０とＧＮＤ間に酸化膜を破壊する電圧を印加すると、図９に示した電極２の酸化膜１２が破壊される。実験では0.5Ｖ程度でも酸化膜が破壊され接触抵抗値の低下が確認されている。

図１（ｂ）は実際の回路の一例である。通常はサージ対策のために信号端子２０にＥＳＤ回路２３が接続しているが、このＥＳＤ回路２３と信号端子２０の間にセレクト回路２１であるトランジスタが接続しており、ドランジスタのゲート部がセレクト信号端子２２に接続している。セレクト信号端子２２よりゲートがＯＮされると信号端子２０からＧＮＤ間に電圧を印加することが出来る。

図１（ｃ）は実際の回路の他の例である。この回路においては、サージ対策のためのＥＳＤ回路２３のＧＮＤに接続しているトランジスタをセレクタ回路２１が兼用しているものである。この場合もドランジスタのゲート部がセレクト信号端子２２に接続している。ただし、通常はゲートはＧＮＤに接続されているので、基板に実装時はセレクト信号端子２２は必ずＧＮＤに接続する必要がある。また、セレクト回路２１およびＥＳＤ回路２３がＧＮＤの代わりに電源に接続しても良い。ただし、この場合ＥＳＤ回路をセレクト回路に兼用した場合はセレクト信号端子２２は必ず基板実装時に電源に接続する必要がある。

図２は本発明の第１の実施形態において信号端子の配置例であり、図１に示した信号端子部の基本回路のセレクト信号端子を共通化したものである。

すなわち、セレクト信号端子２２を共通化することで、電極数を削減することができる。この場合、セレクト信号端子２２を同一配線上に２個以上設置すると良い。また、すべてのセレクト信号端子を１つに共有化するだけでなく、必要に応じて共有化するセレクト信号端子をグループに分けても良い。

図３は本発明の第１の実施形態において信号端子の他の配置例であり、図１に示した信号端子部の基本回路のセレクト信号端子を共通化して半導体チップ内部のレギュレート回路に接続したものである。

すなわち、セレクト信号端子２２がレギュレート回路２４に接続され、レギュレート回路２４の制御するレギュレート信号端子２５がレギュレート回路２４に接続している。セレクト信号端子２２とレギュレート信号端子２５は同じものである。この場合もセレクト信号端子を共有化することで、電極数が削減でき、ノイズの影響も低減できる。この場合もレギュレート信号端子を同一配線上に２個以上設置すると良い。また、すべてのセレクト信号端子２２を一つのレギュレート回路２４に接続するだけでなく、レギュレート回路２４を２個以上配置して共有化するセレクト信号端子をグループ分けしても良い。また、セレクト回路２１の動作の制御については、レギュレート信号端子２５より信号をレギュレート回路２４に送り、レギュレート回路２４から信号端子２０からセレクト回路２１を通ってＧＮＤに電流が流れるようにセレクト回路２１を動作させる。

次に、半導体装置の電極形成方法について説明する。図４は、本発明の第１の実施形態における半導体チップの電極より再配線を行った半導体装置の電極形成方法を示す断面図である。

図４（ａ）は半導体チップの表面に電極２とバンプ形成位置３０を開口するように第１の有機絶縁膜９を形成する工程である。

図４（ｂ）は配線パターン用金属膜３１とＵＢＭ用金属膜７をスパッタ蒸着する工程である。この時スパッタ装置のチャンバ内で金属膜をスパッタ蒸着する前に、電極２の表面の酸化膜を除去するために逆スパッタエッチングを行った後、スパッタ蒸着を行う。一般的なＡｌ電極においては自然酸化膜が少なくとも１００Å程度形成されているので、通常は逆スパッタエッチングの条件は１００Å程度の酸化膜を除去する条件になっている。しかし、全てを取り除くことは難しい。

図４（ｃ）はレジストでＵＢＭ５のパターニングした後にウエットエッチングによりＵＢＭ５を形成する工程である。この時、ＵＢＭ５と配線パターン用金属膜３１の材質が違うために、ＵＢＭ５のウエットエッチング液中では配線パターン用金属膜３１はエッチングされない。

図４（ｄ）はレジストで配線パターン１０をパターニングした後にウエットエッチングにより配線パターン１０を形成する工程である。この時ＵＢＭ５は配線パターン１０内に配置するために、配線パターン１０用のレジストパターンに覆われるので配線パターン１０のエッチング液と接触することはない。さらに図４（ｅ）においてはＵＢＭ５部を開口した状態で第２の有機絶縁膜１１を形成する工程である。図４（ｆ）においてＵＢＭ５上にはんだバンプ８を形成する工程である。

図４（ｇ）において、検査用プロープ３３をはんだバンプ８に接触させ電極２の酸化膜を破壊する最低電圧以上の電圧を印加して図９に示したような酸化膜１２を破壊し、接触抵抗値を低下させる工程である。

図５に電圧を印加して酸化膜破壊時のＩ−Ｖ特性を示した。５０が酸化膜破壊時のＩ−Ｖ特性で５１が酸化膜破壊後のＩ−Ｖ特性を示した。尚、このＩ−Ｖ特性には、測定系の抵抗も含まれている。５０の酸化膜破壊時のＩ−Ｖ特性においては、印加電圧０．６Ｖ時で酸化膜の破壊現象を示す抵抗値を示すグラフの傾きの変化が確認できる。さらに５１は酸化膜破壊後のＩ−Ｖ特性であるが、５０の酸化膜破壊時のＩ−Ｖ特性と比較しても抵抗値が低くなっていることが分かる。また、５１の酸化膜破壊後のＩ−Ｖ特性は、この状態が維持されている。

図５の検討において示すように、Ａｌ電極の自然酸化膜が５０Å以上残っている場合があり、この時は０．６Ｖ程度の電圧を印加することで、酸化膜が破壊し、抵抗値が４Ω程度から０．１Ωに下がった場合もあった。

この発明の第２の実施の形態を図６および図７に基づいて説明する。図６は本発明の第２の実施形態における半導体装置の電極形成方法を示す断面図であり、図９に示した従来のバンプ形成方法で作製したバンプに電圧を印加して電極上の酸化膜を破壊する工程を示す。

図６（ａ）は図９の従来プロセスにおいて、はんだバンプ８の形成が終了した時点である。図６（ｂ）においては検査用プローブ３３を用いて、はんだバンプ８と検査用プローブ３３を接触させている。全電極に電圧を印加するプロセスにおいては、初めにＶＤＤ端子３４とＧＮＤ端子３５間に電圧を印加してＶＤＤ端子３４とＧＮＤ端子３５部の酸化膜を破壊する。次にセレクト信号端子２２間に電圧を印加して、セレクト信号端子２２の電極２の酸化膜を破壊する。最後に、セレクト信号端子２２より信号を入れてセレクト信号が「Ｌ（ロウ）」レベルに設定されると、信号端子２０からセレクト回路２１を通ってＧＮＤに電流が流れる回路を設定して（図１，２）、信号端子２０とＧＮＤ間に電圧を印加して、信号端子２０の電極の酸化膜を破壊する。

また、セレクト信号端子がレギュレート回路に接続されている場合においても、レギュレート信号端子２５間に電圧を印加して、レギュレート信号端子２５の電極の酸化膜を破壊する（図３）。この後、レギュレート回路２４にセレクト回路２１が「Ｌ（ロウ）」レベルに設定されて、信号端子２０とセレクト回路を通ってＧＮＤに電流が流れる回路を設定して、信号端子２０とＧＮＤ間に電圧を印加することで信号端子２０の電極の酸化膜を破壊する。これにより、半導体チップの電極形成が終了する。

また、電極すべてに電流を流す工程は、バンプ形成後に行わずに半導体チップをパッケージあるいは基板に組立てた後の機能検査の前にパッケージを検査用ソケットに入れた状態あるいは検査用プローブで、パンプ形成後と同じプログラムにより、すべての電極に電圧を印加しても同じ効果が得られる。

また、上記実施形態に示したバンプにおいては、電解めっきにより形成したＡｕバンプであってもよい。さらに、ＵＢＭの材料にはＡｌ、Ｎｉ、Ｔｉ、Ｗ、Ｃｕ、Ｃｒ、Ａｕ、Ｖ等を含んだ金属材料を用いる。

またＵＢＭの形成においては、無電解めっき法により形成しても良い。図７は本発明の第２の実施形態における無電解めっき法によるパンプ形成を示す断面図である。

図７（ａ）は電極２の表面の酸化膜をウエットエッチングによりエッチングする工程である。図７（ｂ）は電極表面に無電解めっき膜を形成するためのめっき核３６の形成工程である。通常無電解Ｎｉめっきを行う場合はＺｎ、ＰｄやＮｉ等の核を形成する。図７（ｃ）は無電解めっきによるＵＢＭ７の形成工程である。めっき膜としてはＮｉやＣｕが一般的である。無電解Ｎｉめっき膜を形成した場合はさらにＡｕやＰｄを無電解めっきにより形成してはんだとのぬれ性を向上させる。図７（ｄ）ははんだバンプ形成工程である。バンプ形成は印刷法でもめっき法であっても良い。

本発明にかかる半導体装置は、バンプ形成に起因する接触抵抗値増加が原因で発生する特性不良を低減でき、特にＷＬ−ＣＳＰ（ウエハレベル−ＣＳＰ）やＦＣ−ＢＧＡ（フリップチップ−ＢＧＡ）等の実装分野における半導体チップの特性向上および歩留向上のための技術として有用である。

本発明の第１の実施形態における信号端子部の基本回路構成および実際の回路図である。 本発明の第１の実施形態において信号端子の配置例を示す回路図である。 本発明の第１の実施形態において信号端子の他の配置例を示す回路図である。 本発明の第１の実施形態における半導体チップの電極より再配線を行った半導体装置の電極形成方法を示す工程断面図である。 本発明の実施形態におけるＩ−Ｖ特性図である。 本発明の第２の実施形態における半導体装置の電極形成方法を示す工程断面図である。 本発明の第２の実施形態における無電解めっき法によるパンプ形成を示す工程断面図である。 従来例の半導体チップの断面図である。 従来例の半導体チップの電極形成方法の工程断面図である。 従来例の問題点を示す断面図である。

符号の説明

１ 半導体チップ
２ 電極
３ 保護膜
４ 有機絶縁膜
５ ＵＢＭ
６ はんだバンプ
７ ＵＢＭ用金属膜
８ レジストパターン
９ 第１の有機絶縁膜
１０ 配線パターン
１１ 第２の有機絶縁膜
１２ 酸化膜
２０ 信号端子
２１ セレクト回路
２２ セレクト信号端子
２３ ＥＳＤ回路
２４ レギュレート回路
２５ レギュレート信号端子
３０ バンプ形成位置
３１ 配線パターン用金属膜
３３ 検査用プローブ

Claims (3)

1. 半導体チップの電極上にＵＢＭを介してバンプが形成され、あるいは半導体チップの電極形成面上で前記半導体チップの電極に電気的に接続している金属配線上にバンプが形成された半導体装置であって、前記半導体チップの信号端子の電極と前記信号端子のバッファ回路とを接続する配線上にセレクト回路を有し、かつ前記セレクト回路はＧＮＤまたは電源と接続し、前記セレクト回路のセレクト信号端子にセレクト信号が入力されることで前記信号端子から前記セレクト回路を通ってＧＮＤまたは電源に流れる回路が設定されることを特徴とする半導体装置。
2. 複数の信号端子にそれぞれ接続された全てのセレクト回路のセレクト信号端子が共通の電極端子に接続している請求項１記載の半導体装置。
3. 複数の信号端子にそれぞれ接続された全てのセレクト回路のセレクト信号端子が共通のレギュレート回路に接続している請求項１記載の半導体装置。

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