JP4336592B2 - 位置入力装置 - Google Patents

Description

本発明は、位置入力装置に関し、特に透明抵抗体を用いた位置入力装置に関する。

透明抵抗体を用いた位置入力装置には、一般的にアナログ方式とデジタル方式とがある。
デジタル方式の位置入力装置は、透明絶縁体の表面に帯状透明抵抗体を複数平行に配置し、２枚の透明絶縁体を帯状透明抵抗体が対向し、かつ帯状透明抵抗体を直交させる方向で微少な間隔をもって重ね合わせることにより構成されている。
一方の透明絶縁体の上の帯状透明抵抗体に順次にスキャン信号が印加されており、押下指示されることにより指示位置で上下の帯状透明抵抗体が接触し、他方の帯状透明抵抗体にスキャン信号が出力され、それを受け取ることにより位置を割り出すものである。

一方、アナログ方式の位置入力装置は、透明絶縁体一面に透明抵抗体を形成し、透明抵抗体の両端に電圧印加可能な電極を設け、その２枚の透明絶縁体を透明抵抗体が対向し、かつ電極を直交させる方向で微少間隔をもって重ね合わせることで構成される。
一方の透明抵抗体に電圧を印加しておき、押下指示されることにより指示位置で上下の透明抵抗体が接触し、もう一方の透明抵抗体より検出される電圧により位置を割り出すものである。

アナログ方式の位置入力装置は、高精度の位置検出が可能であるが、位置を検出する信号として１つの電圧値のみを使用することから、複数の押下点を検出することは困難である。逆にデジタル方式の位置入力装置は、複数の点の検出は可能であるが高精度の位置検出を行うためには非常に多数の帯状透明抵抗膜を形成し、さらにそれらを制御する必要があるため、アナログ方式と同程度の検出精度を持つことは困難であった。

近年、小型情報端末などに位置入力装置が採用されはじめている。小型情報端末の場合は、その形状や容積などからくる制限により多くのボタンやキーボードを搭載することが難しいために、表示装置上に位置入力装置を載置する場合がある。このような場合であっても、位置入力装置は表示装置の大きさや形状に制限されるため、検出精度の向上と複数の押下点の検出などの操作性向上とが要求される。

アナログ方式の位置入力装置の問題を解決する方法は、多く提案されているところである。特許文献１に示した従来技術では、複数の押下を検出できる高精度なアナログ方式の位置入力装置を示している。図６を用いて説明する。

６１１は上側透明絶縁体に形成された帯状透明抵抗体である。６１２は上側の帯状透明抵抗体６１１の長手方向の両端に電圧を印加するための電極である。６１３は電極を備えた上側透明絶縁体に形成された帯状透明抵抗体である（以下、上抵抗体という）。
６０１は下側透明絶縁体に形成された帯状透明抵抗体である。６０２は下側の帯状透明抵抗体６０１の長手方向の両端に電圧を印加するための電極である。６０３は電極を備えた下側透明絶縁体に形成された帯状透明抵抗体である（以下、下抵抗体という）。
６２１、６２２、６２３、６２４は上抵抗体または下抵抗体を高電位（以下、ＶＣＣという）または低電位（以下、ＧＮＤという）に接続するスイッチである。６２５はＶＣＣの接続先を選択するスイッチである。６３１、６３２は検出された分圧値をデジタル値に変換するＡＤ変換手段である。６４１はスイッチ６２１、６２２、６２３、６２４、６２５、ＡＤ変換手段６３１、６３２を制御する制御部である。

特許文献１に示した従来技術では、全ての帯状透明抵抗体６１１、６０１の長手方向の両端に電圧を印加するための電極６１２、６０２を設けた上抵抗体６１３および下抵抗体６０３を複数、平行に配置している。
上抵抗体６１３の電極６１２の一方にはＶＣＣに接続可能なスイッチ６２２が接続され、他方にはにはＧＮＤに接続可能なスイッチ６２１が接続されている。同様に下抵抗体６０３についてもスイッチ６２３、６２４が接続されている。さらに、上抵抗体６１３および下抵抗体６０３の電極６１２、６０２の一方は全てＡＤ変換手段６３２、６３１に接続されている。

ここで、上の透明絶縁体上のある一点を押下指示すると、上抵抗体６１３と、下抵抗体６０３とが両者の交差部分でこれらが接触する。このとき、制御部６４１がスイッチ６２５をスイッチ６２２にＶＣＣを接続する方向に切り換えておき、スイッチ６２２および６２１内の個々のスイッチを順次選択的に接続してゆくことにより、上抵抗体６１３のうち指示位置部が選択されたタイミングで下抵抗体６０３の指示位置部に、上抵抗体６１３のＶＣＣ側電極６１２とＧＮＤ側電極６１２との電位差の分圧値が検出される。この値をＡＤ変換手段６３１で取り込むことにより横方向の位置を割り出すことができる。次にスイッチ６２５をスイッチ６２４にＶＣＣを接続する方向に切り換え、同様の処理を行うことにより縦方向の位置を割り出すことができる。

特開２０００−１１２６４２号公報（第２−４頁、第２図）

特許文献１に示した従来技術では、設けられた帯状透明抵抗体おのおのを独立に制御するためのスイッチが帯状透明抵抗体の長手方向端部に設けた電極の２倍の数だけ必要であった。さらに、ＡＤ変換手段のチャンネルも帯状透明抵抗体と同数必要となり、回路構成および制御が煩雑になるといった問題があった。また、一般的なアナログ方式の位置入力装置は、位置検出精度を向上させることができるものの、複数の押下点を検出することはできない。したがって、従来技術の位置入力装置は、そのサイズや形状に制限のある小型情報端末に搭載する際の要求を満足することはできないという問題があった。

この問題を解決するために、本発明の目的は、複数の押下を検出できる高精度な位置入力を提供することにある。

上記目的を達成するため、本発明の位置入力装置は、下記に示す構造を採用する。

一方の面に複数の帯状透明抵抗体を並列に設けた下側基板と上側基板とを備え、該帯状透明抵抗体が対向し、かつ直交するように下側基板と前記上側基板とを配置した位置入力装置において、各々の前記帯状透明抵抗体は、長手方向に沿って、短手方向両端部に電極を有し、該電極に電圧を印加するための全ての接続配線が、前記電極の同一方向にある一方の端部側から引き出され、前記接続配線には、隣接する電極同士を接続状態と切断状態とを切り換える切換手段、または高電位や低電位に接続可能なスイッチを備えることを特徴とする。

また、下側基板または上側基板における一方の最端部位に位置する電極には、高電位に接続可能なスイッチを設け、他方の最端部位に位置する電極には、低電位に接続可能な前記スイッチを設けることを特徴とする。

隣接する電極同士を切断状態に切り換えたときには、下側基板の帯状透明抵抗体および上側基板の帯状抵抗体は、電気的にすべて独立し、下側基板の前記帯状透明抵抗体、または上側基板の前記帯状抵抗体のどちらか一方の帯状抵抗体の電極に、順次電圧を入力し、他方の前記帯状抵抗体の電極から出力を受けとるように、デジタルモード制御手段が制御することを特徴とする。

隣接する電極同士を接続状態に切り換えたときには、下側基板の帯状透明抵抗体および上側基板の帯状抵抗体は、それぞれ一枚の抵抗体と同等となり、下側基板の帯状透明抵抗体、または上側基板の帯状抵抗体を通して出力される分圧を検出するように、アナログモード制御手段が制御することを特徴とする。

本発明では、複数の押下を検出できる高精度な位置入力を、アナログ方式とデジタル方式とを切り換えることで実現した。本発明では、帯状透明抵抗体に設ける電極を工夫することで、回路構成部品を減らし、より簡単な制御で動作可能なアナログ方式とデジタル方式とを兼用することができる位置入力装置を構成することができた。
本発明により、従来技術に比べ帯状透明抵抗体に電圧を印加するための切換手段数および、ＡＤ変換手段のチャンネル数を削減でき、部品点数を大幅に削減することができた。したがって、高精度な位置検出と複数の押下点の検出とを両立し小型で省スペースな位置入力装置を実現できることから、小型情報端末に搭載することが可能になり、さらに小型情報端末そのものをコストダウンすることができる。
また、演算処理手段による制御が簡単になるため、位置検出のサンプリング周波数を高くすることが可能となる。言い換えれば、同じサンプリング周波数を維持する場合は、演算処理手段の動作を遅くすることができ、システム全体の消費電力を低減するといった効果もある。

本発明の位置入力装置は、透明絶縁体表面に帯状透明抵抗体を形成する位置入力装置において、帯状透明抵抗体の短手方向両端に電圧を印加するための電極を設け、隣接した電極同士を接続状態、切断状態にする切換手段を設けることにより、アナログ方式とデジタル方式とを兼用することができる。これによって、位置入力装置を安価に提供することを可能になる。

以下、本発明の位置入力装置に関し、図面をもとに説明する。図１は、本発明による位置入力装置の詳細な構成を示すブロック図である。図２は、本発明によるアナログデジタル切換手段の一例を示す回路図である。図３は、本発明によるアナログモード制御手段の一例を示す回路図である。図４は、本発明によるデジタルモード制御手段の一例を示す回路図である。図５は、本発明によるデジタルモード制御手段から出力される、スキャン信号の一例を示す波形図である。

[構造、回路図の説明：図１]
まず図１を用いて本発明による位置入力装置の詳細な動作を説明する。図１において、１０１は、下側の透明絶縁体に形成された帯状透明抵抗体１１１は、上側の透明絶縁体に形成された帯状透明抵抗体である。１０２は、下側の帯状透明抵抗体１０１に電圧を印加するための電極であり、帯状透明抵抗体の短手方向の両端に設けている。１１２は、上側の帯状透明抵抗体１１１に電圧を印加するための電極であり、１０２と同様に帯状透明抵抗体の短手方向の両端に設けている。
１０３は、下側の帯状透明抵抗体１０１の短手方向両端に電極１０２を付けた下抵抗体である。１１３は、上側の帯状透明抵抗体１１１の短手方向両端に電極１１２を付けた上抵抗体である。
下抵抗体１０３と上抵抗体１１３とは、それぞれ透明絶縁体からなる第１基板（下基板）と第２基板（上基板）とに設けているが、図１ではその透明絶縁体を省略している。

１２４は、下抵抗体１０３の電極１０２を高電位（以下ＶＣＣという）に接続可能なスイッチである。本発明ではＰチャンネル電界効果トランジスタ（以下ＦＥＴという）を用いている。１２５は、下抵抗体１０３の電極１０２を低電位（以下ＧＮＤという）に接続可能なスイッチである。本発明ではＮチャンネルＦＥＴを用いている。
１２２は、上抵抗体１１３の電極１１２をＶＣＣに接続可能なスイッチである。本発明では、ＰチャンネルＦＥＴを用いている。１２３は、上抵抗体１１３の電極１１２をＧＮＤに接続可能なスイッチである。本発明では、ＮチャンネルＦＥＴを用いている。

１２６は、下抵抗体１０３の電極１０２からの信号を接続および切断するスイッチである。本発明では、状態を制御する信号（以下、検出制御信号Ｓ１０６という）がＶＣＣレベルで接続状態、ＧＮＤレベルで切断状態となるような一般的なアナログスイッチを用いている。
１２１は、上抵抗体１１３および下抵抗体１０３の隣接した電極１１２、１０２同士を切断状態および接続状態にする切換手段である。本発明では、状態を制御する信号（以下、切換信号Ｓ１０１という）がＶＣＣレベルで接続状態、ＧＮＤレベルで切断状態となる一般的なアナログスイッチを用いることとする。

１３１は、切換手段１２１を制御するアナログデジタル切換手段である。
１３２は、切換手段１２１が切断状態にあるとき、上抵抗体１１３または下抵抗体１０３の一方の電極に電圧を順次印加し、他方の電極からの出力を受け取るデジタルモード制御手段である。
１３３は、切換手段１２１が接続状態にあるとき上抵抗体１１３または下抵抗体１０３を通して出力される分圧をデジタル値に変換するＡＤ変換手段である。
１３４は、切換手段１２１が接続状態にあるときスイッチ１２２、１２３、１２４、１２５、１２６の接続、切断を制御するアナログモード制御手段である。
１３５は、アナログデジタル切換手段１３１とデジタルモード制御手段１３２とＡＤ変換手段１３３とアナログモード制御手段１３４とに書き込み読み出しの指示を出す演算処理手段である。本発明では、８ｂｉｔのＣＰＵを想定している。
１３６はスイッチ１２６が切断状態にあるとき、信号をＧＮＤレベルに固定するための抵抗である。

上抵抗体１１３の電極１１２は、隣接する電極１１２同士が切換手段１２１に接続されている。そして、隣接する電極１１２がない端部の電極１１２は、スイッチ１２２とスイッチ１２３を介してそれぞれＶＣＣとＧＮＤへ接続されている。また、スイッチ１２３へ接続される電極１１２はＡＤ変換手段１３３へも接続されている。

さらに、各々の上抵抗体１１３に設けられた２つの電極のうち一方のみデジタルモード制御手段１３２に接続されている。下抵抗体１０３も同様に切換手段１２１とスイッチ１２４、１２５、ＡＤ変換手段１３３およびデジタルモード制御手段１３２に接続されている。また、下抵抗体１０３のスイッチ１２５に接続されている電極のみ、スイッチ１２６を介して演算処理手段１３５に接続されている。スイッチ１２６からの押下検出信号Ｓ１０７とＧＮＤ間に抵抗１３６が接続されている。
演算処理手段１３５は、アナログデジタル切換回路１３１、デジタルモード制御回路１３２、ＡＤ変換手段１３３、アナログモード制御手段１３４に接続されている。

[全体動作の説明：図１]
次に、図１を用いて本発明の動作を説明する。デジタル方式に切り換える場合、演算処理手段１３５は、指示信号Ｓ１１０を使いアナログデジタル切換手段１３１に切換信号Ｓ１０１をＧＮＤレベルにするように指示を送る。これにより、切換手段１２１は、切断状態となる。同時に、アナログモード制御手段１３４に後述する方法で指示を送ることによりスイッチ１２２、１２４を制御するＡＮ信号１Ｓ１０２およびＡＮ信号３Ｓ１０４をＶＣＣレベル、スイッチ１２３、１２５１２６を制御するＡＮ信号２Ｓ１０３、ＡＮ信号４Ｓ１０５および押下制御信号Ｓ１０６をＧＮＤレベルにする。これにより、スイッチ１２２、１２３、１２４、１２５、１２６は全て切断状態になり、その結果、上抵抗体１１３と下抵抗体１０３は電気的に全て独立したものになる。

本発明では仮に、４枚の下抵抗体１０３を検出信号Ｓ１０８用、４枚の上抵抗体１１３をスキャン信号Ｓ１０９用とする。演算処理手段１３５は、上抵抗体１１３に順次デューティー２５％のパルスを出力するようにデジタルモード制御手段１３２に指示を出す。また、演算処理手段１３５は、常にデジタルモード制御手段に指示を出し、検出信号Ｓ１０８の状態の読み出しを行っている。

押下指示があった場合、指示が行われた位置の上抵抗体１１３と下抵抗体１０３とが接触し、指示位置の上抵抗体１１３がスキャン信号で選択された時間に指示位置の下抵抗体１０３に検出信号が出力される。これを読み取ることにより、演算処理手段１３５は、指示位置を割り出すことが可能となる。

アナログ方式に切り換える場合、演算処理手段１３５は、指示信号Ｓ１１０を使いアナログデジタル切換手段１３１に対し、切換信号Ｓ１０１をＶＣＣレベルにするように指示を送る。これにより、全ての切換手段１２１は接続状態となる。同時に、デジタルモード制御手段に後述する方法で指示を出し、スキャン信号Ｓ１０９出力を停止する。その結果、４枚の上抵抗体および４枚の下抵抗体は電気的に接続され、それぞれ一枚の透明抵抗体と同等に扱うことが可能となる。

次に押下指示を待つ状態に移行する。具体的には演算処理手段１３５がアナログモード制御手段に指示を出し、押下制御信号Ｓ１０６をＶＣＣレベル、ＡＮ信号１Ｓ１０２をＧＮＤレベル、ＡＮ信号２Ｓ１０３をＧＮＤレベル、ＡＮ信号３Ｓ１０４をＶＣＣレベル、ＡＮ信号４Ｓ１０５をＧＮＤレベルにする。これにより、スイッチ１２２が接続状態となり、上抵抗体１１３がＶＣＣレベルに接続される。また、スイッチ１２６も接続状態となる。このとき押下検出信号Ｓ１０７は抵抗１３６によりＧＮＤレベルに固定されている。

押下指示があると、指示位置で上抵抗体１１３と下抵抗体１０３とが接触する。スイッチ１２２がＶＣＣに接続されているため、押下検出信号Ｓ１０７はＶＣＣレベルを出力し、演算処理手段１３５は押下指示を検出することができる。次に、演算処理手段１３５は、アナログモード制御手段に指示を出し、スイッチ１２４、１２５、１２６を切断、スイッチ１２２、１２３を接続する。これにより下抵抗体１０３のスイッチ１２５に接続され
ている電極１０２に指示位置に対応した分圧値が出力される。これをＡＤ変換することにより演算処理手段１３５は縦方向の位置を割り出すことができる。
続いて、スイッチ１２２、１２３、１２６を切断、スイッチ１２４、１２５を接続することにより、上抵抗体１１３のスイッチ１２３に接続されている電極１１２に指示位置に対応した分圧値が出力される。これをＡＤ変換することにより演算処理手段１３５は横方向の位置を割り出すことができる。

以上が全体の動作説明であるが、引き続きアナログデジタル切換手段１３１、デジタルモード制御手段１３２、アナログモード制御手段１３４について本発明における回路例および動作について説明する。

[アナログデジタル切換手段の説明：図２]
図２は、アナログデジタル切換手段１３１の回路例である。ここで、２０１はＤ型フリップフロップ（以下、ＤＦＦという）である。ＤＦＦは、ＣＫ端子信号の立ち上がりでＤ端子信号のレベルを取り込み、次にＣＫ端子の立ち上がりが来るまでＱ端子から取り込んだレベルを出力する働きがある。
２１１は、５入力ＮＡＮＤゲート（以下、ＮＡＮＤという）である。Ｄ０、Ａ０からＡ３およびＸＷＥは演算処理手段１３５の指示信号Ｓ１１０である。
Ｄ０は、演算処理手段１３５のデータ信号のビット０である。Ａ０からＡ３は、演算処理手段１３５のアドレス信号のビット０から３である。ＸＷＥは、演算処理手段１３５のライトストローブ信号である。ＸＷＥは、通常ＶＣＣレベルであり、書き込み動作を行うときにＧＮＤレベルに変化し、一定時間後ＶＣＣレベルに戻る。

５入力ＮＡＮＤ２１１は、Ａ０がＶＣＣレベルでＡ１、Ａ２、Ａ３、ＸＷＥの全てがＧＮＤレベルの時のみＧＮＤレベルを出力する。したがって、本回路の場合、アドレス信号が０００１（二進数）で書き込みが行われると、ＸＷＥ信号の立ち上がりでＤ０のレベルがＤＦＦ２０１から切換信号として出力される。Ｄ０がＶＣＣレベルで書き込みが行われると切換信号Ｓ１０１はＶＣＣレベルとなり、図１の切換手段１２１が接続状態となり、アナログ方式が選択される。逆に、Ｄ０がＧＮＤレベルで書き込みが行われると切換信号Ｓ１０１はＧＮＤレベルとなり、図１の切換手段１２１が切断状態となり、デジタル方式が選択される。

[アナログモード制御手段の説明：図３]
図３はアナログモード制御手段１３４の回路例である。３０１から３０５はＤＦＦである。３１１は５入力ＮＡＮＤである。図２と同様にＤ０からＤ４、Ａ０からＡ３およびＸＷＥは演算処理手段１３５の指示信号Ｓ１１０である。ＡＮ信号１から５はそれぞれ図１におけるＳ１０２からＳ１０６に対応している。

５入力ＮＡＮＤ３１１は、Ａ１がＶＣＣレベル、かつＡ０、Ａ２、Ａ３、ＸＷＥの全てがＧＮＤレベルの時のみＧＮＤレベルを出力する。したがって、本回路の場合、アドレス信号が００１０（二進数）で書き込みが行われると、ＸＷＥ信号の立ち上がり時のＤ０からＤ４のレベルがそれぞれＤＦＦ３０１から３０５の出力にＡＮ信号１から５として出力される。これにより図１におけるスイッチ１２２から１２６の接続状態、切断状態を制御することが可能となる。

[デジタルモード制御手段の説明：図４、図５]
図４はデジタルモード制御手段１３２の回路例である。４０１から４０５はＤＦＦである。４１１、４１２は５入力ＮＡＮＤである。４２１から４２８は３ステートバッファ（以下、ＢＵＦという）である。これは、コントロール信号Ｓ４０１およびＳ４０２がＧＮＤレベル時、入力のレベルをそのまま出力し、ＶＣＣの時は出力をハイインピーダンスに
する働きがある。
Ｄ０からＤ４、Ａ０からＡ３およびＸＷＥは、図２と同様に演算処理手段１３５の指示信号Ｓ１１０である。ＸＲＥは演算処理手段１３５のリードストローブ信号である。ＸＲＥは、通常ＶＣＣレベルであり、演算処理手段１３５は、データ信号Ｄ０からＤ４のレベルを読み込む時に、ＸＲＥをＧＮＤレベルにし、一定時間後ＶＣＣレベルに戻す。これにより、演算処理手段１３５はＸＲＥの立ち上がりでＤ０からＤ４に出力されている信号レベルを取り込むことができる。ＤＧ出力１から４はスキャン信号であり、本発明では、図１におけるＳ１０９である。ＤＧ入力１から４は図１における検出信号Ｓ１０８である。

図５は本発明におけるＤＧ出力１から４の出力波形例である。５入力ＮＡＮＤ４１２は、Ａ２がＶＣＣレベルでＡ０、Ａ１、Ａ３、ＸＷＥの全てがＧＮＤレベルの時のみＧＮＤレベルを出力する。したがって、本回路の場合、アドレス信号が０１００（二進数）で書き込みが行われると、ＸＷＥ信号の立ち上がり時のＤ０からＤ４のレベルがそれぞれＤＦＦ４０１から４０５のＱ端子に出力される。さらに、Ｄ４がＧＮＤレベルの場合は、コントロール信号Ｓ４０２がＧＮＤレベルとなり、ＢＵＦ４２５から４２８の出力にＤＧ出力１から４として出力される。Ｄ４がＶＣＣレベルで書き込みが行われて場合はＢＵＦ４２５から４２８の出力はハイインピーダンスとなる。

デジタル方式選択時は、ＤＦＦ４０５にＧＮＤレベルを書き込み、ＢＵＦ４２５から４２８を出力状態としておく。さらに、ＤＦＦ４０１から４０４に対し、一定時間ごとに書き込みを行うことにより、ＤＧ出力１から４に図５のような波形を出力させることができる。
アナログ方式選択時は、ＤＦＦ４０５にはＶＣＣレベルを書き込み、ＢＵＦ４２５から４２８をハイインピーダンスにする。

また、デジタル方式選択時は、演算処理手段１３５はアドレス０１００からの読み込みを常に行っている。押下指示があった場合に、指示位置の検出信号Ｓ１０８に指示位置のスキャン信号Ｓ１０９がＶＣＣレベルである時間ＶＣＣレベルが出力される。そして、ＸＲＥがＧＮＤレベルの間コントロール信号Ｓ４０１がＧＮＤレベルとなり、ＢＵＦ４２１から４２４が出力状態となる。これにより、スキャン信号Ｓ１０８がＤ０からＤ３に出力され、演算処理手段１３５は指示位置を読み込むことができる。

以上の説明で明らかなように、本発明は、アナログ方式とデジタル方式とを切り換えることができる。これにより、高精度な位置検出と複数の押下点の検出とを実現することができた。
アナログ方式とデジタル方式との切り替えにおいては、帯状透明抵抗体の短手方向に電極を設ける構成とすることにより実現することができた。すなわち、複数の帯状透明抵抗体数を切換手段により接続し、あたかも一体の透明抵抗体として扱うことができたからである。これにより、従来のアナログ方式と同様な制御方法で高精度に押下した位置を検出することができる。

本発明の特徴的な部分はまさにこの点である。操作上、入力精度が要求される場合は、複数の帯状透明抵抗体を切換手段により接続しアナログ方式として動作させ、複数の押下点の検出が必要とされる場合は、切換手段により複数の帯状透明抵抗体を切り離し、デジタル方式として動作させるのである。

本発明の説明では、アナログ方式とデジタル方式との切り換えは自在にできるように説明した。もちろん、本発明を搭載した機器の動作に関連して、アナログ方式とデジタル方式とのどちらかを継続的に使用することもできるのは、言うまでもない。

本発明においては、切換手段の数は、帯状透明抵抗体数マイナス２個、ＡＤ変換手段に必要とされるチャンネル数は、一般的なアナログ方式と同じ２個である。これは、従来技術と比べ少なくて済む。したがって、アナログ方式とデジタル方式を兼用する位置入力装置をより簡易な構成で実現することが可能となる。
回路構成が少なくて済むため、本発明の位置入力装置は、省スペースを要求される小型機器に搭載することが可能となる。

本発明による位置入力装置の詳細な構成を示すブロック図である。 本発明によるアナログデジタル切換手段の一例を示す回路図である。 本発明によるアナログモード制御手段の一例を示す回路図である。 本発明によるデジタルモード制御手段の一例を示す回路図である。 本発明によるデジタルモード制御手段から出力される、スキャン信号の一例を示す波形図である。 従来技術による位置入力装置の詳細な構成を示すブロック図である。

符号の説明

１０１ 帯状透明抵抗体
１０２ 電極
１０３ 下抵抗体
１１１ 帯状透明抵抗体
１１２ 電極
１１３ 上抵抗体
１２１ 切換手段
１２２ スイッチ
１２３ スイッチ
１２４ スイッチ
１２５ スイッチ
１２６ スイッチ
１３１ アナログデジタル切換手段
１３２ デジタルモード制御手段
１３３ ＡＤ変換手段
１３４ アナログモード制御手段
１３５ 演算処理手段
１３６ 抵抗

Claims (4)

1. 一方の面に複数の帯状透明抵抗体を並列に設けた下側基板と上側基板とを備え、該帯状透明抵抗体が対向し、かつ直交するように前記下側基板と前記上側基板とを配置した位置入力装置において、
   各々の前記帯状透明抵抗体は、長手方向に沿って、短手方向両端部に電極を有し、該電極に電圧を印加するための全ての接続配線が、前記電極の同一方向にある一方の端部側から引き出され、前記接続配線には、隣接する前記電極同士を接続状態と切断状態とを切り換える切換手段、または高電位や低電位に接続可能なスイッチを備えることを特徴とする位置入力装置。
2. 前記下側基板または前記上側基板における一方の最端部位に位置する前記電極には、高電位に接続可能な前記スイッチを設け、他方の最端部位に位置する前記電極には、低電位に接続可能な前記スイッチを設けることを特徴とする請求項１に記載の位置入力装置。
3. 隣接する前記電極同士を切断状態に切り換えたときには、前記下側基板の前記帯状透明抵抗体および前記上側基板の前記帯状抵抗体は、電気的にすべて独立し、前記下側基板の前記帯状透明抵抗体、または前記上側基板の前記帯状抵抗体のどちらか一方の前記帯状抵抗体の前記電極に、順次電圧を入力し、他方の前記帯状抵抗体の前記電極から出力を受けとるように、デジタルモード制御手段が制御することを特徴とする請求項２に記載の位置入力装置。
4. 隣接する前記電極同士を接続状態に切り換えたときには、前記下側基板の前記帯状透明抵抗体および前記上側基板の前記帯状抵抗体は、それぞれ一枚の抵抗体と同等となり、前記下側基板の前記帯状透明抵抗体、または前記上側基板の前記帯状抵抗体を通して出力される分圧を検出するように、アナログモード制御手段が制御することを特徴とする請求項２または３に記載の位置入力装置。

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