JP4329413B2 - 分配回路、および、信号処理装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、分配回路、および、信号処理装置に関し、特に、構成要素にリレーを必要としない分配回路、および、その分配回路が搭載された信号処理装置に関する。
【０００２】
【従来の技術】
従来、入力信号をスルーアウトさせ、かつ、分配させるために、例えば、特許文献１や特許文献２に示されるような分配回路が用いられている。
【０００３】
【特許文献１】
特開2000-175172号公報
【０００４】
【特許文献２】
特開平06-351022号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、特許文献１に開示されているように、従来の分配回路においては、入力信号の分配の有無を切り替えるために、リレーが適用されているという課題があった。
【０００６】
即ち、従来の分配回路では、入力信号の分配を行う場合、リレーを保持せねばならず、リレーの保持にかなりの電力を必要としていたという課題があった。また、リレーの入動作または切動作に伴うスイッチングノイズや、リレー動作に伴い出力される音等が、ユーザにとって不快となっていたという課題もあった。
【０００７】
なお、特許文献２には、衛星コンバータへ供給する電源の切替を行うためのダイオードが開示されているだけであり、衛星からの受信信号の分配の有無を切り替えるための具体的な手法については、開示は勿論、示唆もなされていない。
【０００８】
本発明は、このような状況に鑑みてなされたものであり、構成要素にリレーを必要としない分配回路を提供することができるようにするものである。
【０００９】
【課題を解決するための手段】
本発明の分配回路は、信号を入力する入力端子と、入力端子に入力された信号をスルーアウトして出力する第１の出力端子と、一端が入力端子に接続されるコンデンサと、第１の抵抗素子、アノードが第１の抵抗素子側に配置されるダイオード、および、第２の抵抗素子のそれぞれが、その順番で直列に接続され、かつ、ダイオードのアノードにコンデンサの他端が接続された直列回路と、一端が、直列回路の第１の抵抗素子側の端に接続される第３の抵抗素子と、ベースが、直列回路のダイオードのカソードに接続され、コレクタが、直列回路の第２の抵抗素子側の端に接続されるともに接地され、エミッタが、第３の抵抗素子の他端に接続された、PNP型のトランジスタと、トランジスタのエミッタに接続される第２の出力端子とを備え、直列回路の第１の抵抗素子側の端に、所定のレベルの電圧が印加された場合、入力端子に入力された信号を第２の出力端子から出力させ、その電圧の印加が停止された場合、入力端子に入力された信号を第２の出力端子から出力させることを禁止することを特徴とする。
【００１０】
直列回路のダイオードは２個以上存在し、２個以上のダイオードのそれぞれは直列に接続されるようにすることができる。
【００１１】
本発明の分配回路においては、信号を入力する入力端子と、入力端子に入力された信号をスルーアウトして出力する第１の出力端子と、一端が入力端子に接続されるコンデンサと、第１の抵抗素子、アノードが第１の抵抗素子側に配置されるダイオード、および、第２の抵抗素子のそれぞれが、その順番で直列に接続され、かつ、ダイオードのアノードにコンデンサの他端が接続された直列回路と、一端が、直列回路の第１の抵抗素子側の端に接続される第３の抵抗素子と、ベースが、直列回路のダイオードのカソードに接続され、コレクタが、直列回路の第２の抵抗素子側の端に接続されるともに接地され、エミッタが、第３の抵抗素子の他端に接続されたトランジスタと、トランジスタのエミッタに接続される第２の出力端子とが設けられている。
【００１２】
従って、本発明の分配回路においては、直列回路の第１の抵抗素子側の端に、所定のレベルの電圧が印加された場合、入力端子に入力された信号が第２の出力端子から出力され、その電圧の印加が停止された場合、入力端子に入力された信号の、第２の出力端子からの出力が禁止される。
【００１３】
本発明の分配回路は、独立した装置であってもよいし、所定の回路に内蔵されていてもよい。さらに、本発明の分配回路は、第１の回路に内蔵されている場合、第１の出力端子からの出力信号を、第１の回路自身に供給してもよいし、或いは、第１の回路とは異なる他の第２の回路に供給してもよい。同様に、本発明の分配回路は、第１の回路に内蔵されている場合、第２の出力端子からの出力信号を、第１の回路自身に供給してもよいし、或いは、第１の回路とは異なる他の第２の回路に供給してもよい。
【００１４】
本発明の信号処理装置は、信号を入力する入力手段と、電力を供給する電力供給手段と、入力手段に入力された信号に対して、所定の処理を施す処理手段と、入力手段に入力された信号を、他の信号処理装置に出力するとともに、処理手段に分配する分配手段とを備え、分配手段は、入力手段に入力された信号を入力する入力端子と、入力端子に入力された信号をスルーアウトして、他の信号処理装置に出力する第１の出力端子と、一端が入力端子に接続されるコンデンサと、第１の抵抗素子、アノードが第１の抵抗素子側に配置されるダイオード、および、第２の抵抗素子のそれぞれが、その順番で直列に接続され、かつ、ダイオードのアノードにコンデンサの他端が接続された直列回路と、一端が、直列回路の第１の抵抗素子側の端に接続される第３の抵抗素子と、ベースが、直列回路のダイオードのカソードに接続され、コレクタが、直列回路の第２の抵抗素子側の端に接続されるともに接地され、エミッタが、第３の抵抗素子の他端に接続された、PNP型のトランジスタと、トランジスタのエミッタに接続され、トランジスタのエミッタからの信号を処理手段に出力する第２の出力端子とを有し、電力供給手段が電力を供給している場合、直列回路の第１の抵抗素子側の端に、電力供給手段からの所定のレベルの電圧を印加することで、入力端子に入力された信号を、第２の出力端子を介して処理手段に分配し、電力供給手段が電力の供給を停止した場合、その電圧の印加を停止することで、入力端子に入力された信号を、第２の出力端子を介して処理手段に分配することを禁止することを特徴とする。
【００１５】
本発明の信号処理装置においては、電源が供給されている場合、入力された信号は、スルーアウトして他の信号処理装置に出力されるとともに、内部の処理手段にも分配される。一方、電源の供給が停止した場合、入力された信号は、スルーアウトして他の信号処理装置に供給されることは同様であるが、内部の処理手段に分配されることが禁止される。
【００１６】
詳細には、本発明の信号処理装置においては、入力された信号を入力する入力端子と、入力端子に入力された信号をスルーアウトして、他の信号処理装置に出力する第１の出力端子と、一端が入力端子に接続されるコンデンサと、第１の抵抗素子、アノードが第１の抵抗素子側に配置されるダイオード、および、第２の抵抗素子のそれぞれが、その順番で直列に接続され、かつ、ダイオードのアノードにコンデンサの他端が接続された直列回路と、一端が、直列回路の第１の抵抗素子側の端に接続される第３の抵抗素子と、ベースが、直列回路のダイオードのカソードに接続され、コレクタが、直列回路の第２の抵抗素子側の端に接続されるともに接地され、エミッタが、第３の抵抗素子の他端に接続された、PNP型のトランジスタと、トランジスタのエミッタに接続され、トランジスタのエミッタからの信号を処理手段に出力する第２の出力端子とを有する分配回路が設けられている。
【００１７】
このため、電力が供給されている場合、直列回路の第１の抵抗素子側の端に、所定のレベルの電圧が印加され、入力端子に入力された信号が、第２の出力端子を介して処理手段に分配される。一方、電力の供給が停止された場合、その電圧の印加も停止され、入力端子に入力された信号が、第２の出力端子を介して処理手段に分配されることが禁止される。
【００１８】
本発明の信号処理装置は、独立した装置であってもよいし、他の信号処理装置と組み合わさった装置であってもよい。換言すると、他の信号処理装置を、本発明の信号処理装置の１構成要素、即ち、第２の出力端子に接続される信号処理手段とは異なる他の信号処理手段として捉えることも可能である。
【００１９】
【発明の実施の形態】
以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２０】
さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
【００２１】
請求項１に記載の分配回路（例えば、図１の分配回路１または図２の分配回路２）は、信号を入力する入力端子（例えば、図１と図２の入力端子１１）と、前記入力端子に入力された前記信号をスルーアウトして出力する第１の出力端子（例えば、図１と図２の出力端子１２）と、一端が前記入力端子に接続されるコンデンサ（例えば、図１と図２のコンデンサ１３）と、第１の抵抗素子（例えば、図１と図２の抵抗２１）、アノードが前記第１の抵抗素子側に配置されるダイオード（例えば、図１のダイオード２２、または、図２のダイオード２２とダイオード４１とからなる直列回路）、および、第２の抵抗素子（例えば、図１と図２の抵抗２３）のそれぞれが、その順番で直列に接続され、かつ、前記ダイオードのアノードに前記コンデンサの他端が接続された直列回路（例えば、図１の直列回路１４、または、図２の直列回路３１）と、一端が、前記直列回路の前記第１の抵抗素子側の端に接続される第３の抵抗素子（例えば、図１と図２の抵抗１５）と、ベースが、前記直列回路の前記ダイオードのカソードに接続され、コレクタが、前記直列回路の前記第２の抵抗素子側の端に接続されるともに接地され、エミッタが、前記第３の抵抗素子の他端に接続された、PNP型のトランジスタ（例えば、図１と図２のトランジスタ１６）と、前記トランジスタのエミッタに接続される第２の出力端子（例えば、図１と図２の出力端子１７）とを備え、前記直列回路の前記第１の抵抗素子側の前記端に、所定のレベルの電圧（例えば、図１と図２のレベルVccの電圧）が印加された場合、前記入力端子に入力された前記信号を前記第２の出力端子から出力させ、前記電圧の印加が停止された場合、前記入力端子に入力された前記信号を前記第２の出力端子から出力させることを禁止することを特徴とする。
【００２２】
請求項２に記載の分配回路（例えば、図２の分配回路２）において、前記直列回路の前記ダイオードは２個以上存在し（例えば、図２の例では、ダイオード２２とダイオード４１といった２個のダイオードが存在している）、２個以上の前記ダイオードのそれぞれは直列に接続される（例えば、図２のように接続される）ことを特徴とする。
【００２３】
請求項３に記載の信号処理装置（例えば、図３の信号処理装置５１）は、信号（例えば、図３のAV信号出力装置５３から出力されるAV信号）を入力する入力手段（例えば、図３の入力端子６３）と、電力を供給する電力供給手段（例えば、図３の電力供給部６４）と、前記入力手段に入力された前記信号に対して、所定の処理を施す処理手段（例えば、図３の切替部６５やA/D変換部６６等）と、前記入力手段に入力された前記信号を、他の信号処理装置（例えば、図３のテレビジョン受像機５５）に出力するとともに、前記処理手段に分配する分配手段（例えば、図３の分配スイッチ部１（即ち、図１の分配回路１））とを備え、前記分配手段は、前記入力手段に入力された前記信号を入力する入力端子（例えば、図１（図３）の入力端子１１）と、前記入力端子に入力された前記信号をスルーアウトして、前記他の信号処理装置に出力する第１の出力端子（例えば、図１（図３）の出力端子１２）と、一端が前記入力端子に接続されるコンデンサ（例えば、図１のコンデンサ１３）と、第１の抵抗素子（例えば、図１の抵抗２１）、アノードが前記第１の抵抗素子側に配置されるダイオード（例えば、図１のダイオード２２）、および、第２の抵抗素子（例えば、図１の抵抗２３）のそれぞれが、その順番で直列に接続され、かつ、前記ダイオードのアノードに前記コンデンサの他端が接続された直列回路（例えば、図１の直列回路１４）と、一端が、前記直列回路の前記第１の抵抗素子側の端に接続される第３の抵抗素子（例えば、図１の抵抗１５）と、ベースが、前記直列回路の前記ダイオードのカソードに接続され、コレクタが、前記直列回路の前記第２の抵抗素子側の端に接続されるともに接地され、エミッタが、前記第３の抵抗素子の他端に接続された、PNP型のトランジスタ（例えば、図１のトランジスタ１６）と、前記トランジスタのエミッタに接続され、前記トランジスタのエミッタからの信号を前記処理手段に出力する第２の出力端子（例えば、図１（図３）の出力端子１７）とを有し、前記電力供給手段が前記電力を供給している場合、前記直列回路の前記第１の抵抗素子側の前記端に、前記電力供給手段からの所定のレベルの電圧（例えば、図１（図３）のレベルVccの電圧）を印加することで、前記入力端子に入力された前記信号を、前記第２の出力端子を介して前記処理手段に分配し、前記電力供給手段が前記電力の供給を停止した場合、前記電圧の印加を停止することで、前記入力端子に入力された前記信号を、前記第２の出力端子を介して前記処理手段に分配することを禁止することを特徴とする。
【００２４】
次に、図面を参照して、本実施の形態が適用される、分配回路、および、その分配回路が搭載された信号処理装置のそれぞれについて、その順番に個別に説明する。
【００２５】
図１は、本実施の形態が適用される分配回路の構成例を表している。
【００２６】
図１の分配回路１において、外部(図示せず)から供給される信号を入力する入力端子１１、および、その入力された信号をスルーアウトして出力する出力端子１２が設けられている。
【００２７】
分配回路１にはまた、コンデンサ１３が設けられており、このコンデンサ１３のうちの、一端（図中左側の端）が、入力端子１１に接続され、他端（図中右側の他端）が、後述する直列回路１４に接続されている。コンデンサ１３は、カップリングコンデンサとも称され、入力端子１１から入力された信号のうちの交流分を、直列回路１４側に伝達する。換言すると、コンデンサ１３は、入力端子１１から入力された信号のうちの直流分を、直列回路１４側へ伝達することを阻止する。
【００２８】
分配回路１にはさらに、抵抗２１、アノードが抵抗２１側に配置されるダイオード２２、および、抵抗２３のそれぞれが、その順番で直列に接続された直列回路１４が設けられている。この直列回路１４のダイオード２２のアノードには、コンデンサ１３の、入力端子１１との接続端（図中左側の端）とは異なる端（図中右側の端）が接続されている。
【００２９】
分配回路１にはまた、抵抗１５が設けられており、この抵抗１５のうちの、一端（図中上側の端）が、直列回路１４の抵抗２１側の端（抵抗２１の、ダイオード２２のアノードとの接続端とは反対側の端）に接続され、他端（図中下側の端）が、トランジスタ１６のエミッタに接続されている。
【００３０】
この抵抗１５と直列回路１４との接続端には、セットの電源（図示せず）がオン状態の場合、所定のレベルVccの電圧が印加され、セットの電源がオフ状態の場合、レベルVccの電圧の印加が停止される。
【００３１】
分配回路１にはさらに、PNP型のトランジスタ１６が設けられている。トランジスタ１６においては、ベースが、ダイオード２２のカソードに接続され、コレクタが、直列回路１４の抵抗２３側の端（抵抗２３の、ダイオード２２のカソードとの接続端とは反対側の端）に接続されるともに接地され、エミッタが、抵抗１５の、直列回路１４との接続端（図中上側の端）とは反対側の端（図中下側の端）に接続されている。
【００３２】
分配回路１にはまた、トランジスタ１６のエミッタに接続される出力端子１７が設けられている。後述するように、セットの電源がオン状態の場合（レベルVccの電圧が印加されている場合）、入力端子１１に入力された信号は、スルーアウトして出力端子１２から出力されるともに、この出力端子１７からも出力される（分配される）。即ち、出力端子１７が、分配用の出力端子となる。
【００３３】
次に、図１の分配回路の動作について説明する。
【００３４】
セットの電源がオフ状態の場合、レベルVccの電圧が印加されず、入力端子１１から出力端子１２までのラインから見て、コンデンサ１３より後段の回路（コンデンサ１３より図中右側の回路）が動作しないので、入力端子１１に入力された信号は、スルーアウトして出力端子１２からのみ出力される。
【００３５】
なお、以下、入力端子１１から出力端子１２までのラインを、スルーアウトラインと称する。
【００３６】
ただし、スルーアウトラインから見て、コンデンサ１３より後段の回路は負荷となる。従って、入力端子１１に入力され、スルーアウトラインを通過する信号は、この負荷により影響を受けることになる。そこで、その影響を無視できるレベルまでに低減させるために、抵抗２１と抵抗２３として、それぞれ抵抗値が充分に大きい抵抗を適用するとよい。
【００３７】
例えば、入力端子１１に入力された信号が、ビデオ信号とされた場合、一般的に75[Ω]のインピーダンス整合が行われるため、この75[Ω]に比較して、充分大きな抵抗値を有する、抵抗２１と抵抗２３のそれぞれを適用するとよい。
【００３８】
具体的には、例えば、抵抗２１と抵抗２３として、いずれも200［KΩ］の抵抗を適用すれば、入力端子１１に入力され、出力端子１２から出力されるビデオ信号の縮みを、0.0375［％］以下に抑制することが可能になる。
【００３９】
なお、この信号の縮みは、以下のようにして演算される。
【００４０】
即ち、いまの場合、スルーアウトラインが、75[Ω]系の信号ラインとされるので、入力側（送り側）の信号の電圧レベルをVinと、出力側（受け側）の信号の電圧レベルをVoutと、入力側（送り側）の負荷の抵抗値をXinと、出力側（受け側）の負荷の抵抗値をXoutと、それぞれ記述すると、次の式（１）に示される関係が成立する。
【００４１】
Vout ＝ Vin × Xout／（Xin＋Xout） ・・・（１）
【００４２】
ここで、送り側の電圧レベルVinと、受け側の電圧レベルVoutのそれぞれの単位を、送り側の交流電圧の一方のピークレベルから他方のピークレベルまでの半分のレベルに統一し、その単位を［Vpp］と記述するとする。即ち、以下、送り側の電圧レベルVinが２[Vpp]であるとして説明する。
【００４３】
理想的な状態では、即ち、スルーアウトラインに何の回路も接続されていない状態では、送り側負荷の抵抗値Xinと、受け側負荷の抵抗値Xoutのそれぞれは、75[Ω]となる（即ち、いわゆる75[Ω]送り75[Ω]受けとなる）。このような理想的な状態においては、受け側の電圧レベルVoutは、式（１）より、１[Vpp]となる。
【００４４】
このような理想的な状態に対して、図１の例では、スルーアウトラインにコンデンサ１３より後段の回路が接続されているので、上述したように、この回路も、受け側負荷として加わってしまうことになる。即ち、受け側負荷は、75[Ω]の負荷に対して、抵抗２１と抵抗２３が合成された負荷となる。しかしながら、いまの場合、抵抗２１と抵抗２３の抵抗値がいずれも200[kΩ]と大きい値とされているので、受け側負荷の抵抗値（合成抵抗値）Xoutは、次の式（２）と式（３）に示されるように、74.94379215［Ω］と、ほぼ７５［Ω］に近い値となる。なお、式（２）において、Xaは、抵抗２１と抵抗２３の合成抵抗値を表している。
【００４５】

【００４６】
従って、上述した式（１）に、送り側の電圧レベルVinとして2［Vpp］を、送り側の負荷の抵抗値Xinとして75[Ω]を、受け側の負荷の抵抗値Xoutとして、式（３）の演算結果である74.94379215［Ω］を、それぞれ代入して、演算すると、受け側の電圧レベルVoutは、0.9996251[Vpp]となる。
【００４７】
即ち、入力端子１１に2[vpp]の信号が入力された場合、図１の例（ただし、抵抗２１と抵抗２３の抵抗値がいずれも200［kΩ］）では、0.9996251[Vpp]の信号、即ち、理想的な1[Vpp]の信号（スルーアウトラインに負荷となる回路が接続されていない状態で、出力端子１２から出力される信号）に対して、0.000375[Vpp]縮んだだけの信号（パーセントに換算すると、0.0375［％］縮んだだけの信号）が、出力端子１２から出力される。
【００４８】
なお、実際には、スルーアウトラインから見て、ダイオード２２も負荷の１つとなるが、ダイオード２２の負荷分は、入力信号のレベルに応じて可変するため、上述した例では、ダイオード２２の負荷分を無視して説明した。従って、ダイオード２２の負荷分を考慮すると、実際の信号の縮みは0.0375［％］以下となる。
【００４９】
以上、セットの電源がオフ状態の場合、即ち、レベルVccの電圧が印加されない場合の動作について説明した。
【００５０】
次に、セットの電源がオン状態の場合、即ち、レベルVccの電圧が印加される場合の動作について説明する。
【００５１】
スルーアウトラインから見て、コンデンサ１３より後段の回路は、レベルVccの電圧が印加されても、印加されないときと同様の負荷となり、入力端子１１に入力された信号は、スルーアウトして、レベルVccの電圧が印加されていないときとほぼ同一レベルの信号（即ち、抵抗２１と抵抗２３の抵抗値がいずれも200［kΩ］の場合、約0.0375［％]の縮みがある信号）となり、出力端子１２より出力される。
【００５２】
入力端子１１に入力された信号はまた、コンデンサ１３によりカップリングされ（交流分のみ伝達され）、直列回路１４によりバイアスを受けて、トランジスタ１６のベースにも供給される。
【００５３】
このときのバイアス電圧のレベルをVbと、抵抗２１の抵抗値をR1と、抵抗２３の抵抗値をR2と、ダイオード２２のアノードとカソードとの間の電圧のレベルをVfdと、それぞれ記述すると、次の式（４）に示されるような関係が成立する。
【００５４】
Vb＝（Vcc−Vfd）×R2/（R1+R2） ・・・（４）
【００５５】
また、出力端子１７の出力（分配出力）のバイアス電圧のレベルをVboutと、トランジスタ１６のベースとエミッタとの間の電圧のレベルをVfqと、それぞれ記述すると、次の式（５）に示されるような関係が成立する。
【００５６】
Vbout ＝ Vb ＋ Vfq ・・・（５）
【００５７】
従って、出力端子１７からは、式（５）で示される電圧レベルVboutを中心に振幅する信号が出力されることになる。
【００５８】
即ち、セットの電源がオン状態である場合、レベルVccの電圧が印加されるので、入力端子１１に入力された信号は、スルーアウトして出力端子１２より出力されるとともに、トランジスタ１６のバッファにより、出力端子１７から分配される（出力される）のである。
【００５９】
以上説明したように、本実施の形態の分配回路１は、その構成要素としてリレーを必要としないので、次のような効果を奏することが可能になる。
【００６０】
即ち、分配回路１においては、セットの電源がオン状態（レベルVccの電圧が印加されている状態）で、入力端子１１から入力された信号（ビデオ信号等）が、出力端子１７から分配されている場合（それに接続された、図示せぬセット内部に分配されている場合）、アイドリング電流が、リレーを適用する従来の分配回路のそれに比べて非常に小さくなるという効果を奏することが可能になる。
【００６１】
具体的には、例えば、抵抗２１と抵抗２３の抵抗値がいずれも200[KΩ]とされ、抵抗１５の抵抗値が1［kΩ］とされ、印加される電圧のレベルVccが9[V]とされ、かつ、ダイオード２２のアノードとカソードとの間の電圧のレベルVfdと、トランジスタ１６のベースとエミッタとの間の電圧のレベルVfqのそれぞれが0.6[V]とされた場合、ダイオード２２と抵抗２３との接続端における電圧のレベルは、200[kΩ]同士の分圧となるので、4.2（＝（Vcc-Vfd）/2＝（9-0.6）/2）[V]となる。
【００６２】
その結果、トランジスタ１６のエミッタにおける電圧のレベルは、4.8（＝4.2＋Vfq＝4.2+0.6）［V］となる。
【００６３】
従って、抵抗１５の両端の電圧のレベルは、4.2（＝9-4.8）[V]となり、抵抗１５の抵抗値は1[kΩ]であるので、アイドリング電流のレベルは、4.2[mA]と非常に低いレベルとなる。
【００６４】
さらに、分配回路１においては、図示せぬセットの電源が、オン状態とオフ状態とを切り替えるスイッチング動作を行っても、即ち、レベルVccの電圧の印加の有無が繰り返されても、スイッチング時のノイズがのらないという効果を奏することが可能になる。
【００６５】
また、分配回路１においては、スイッチングに伴うリレーの動作音がでないという効果を奏することが可能になる。
【００６６】
さらに、分配回路１の回路構成は、リレーを適用する従来の分配回路に比べて、簡単、かつ部品点数も少なく、その分、製造コストを抑制することができるという効果を奏することが可能になる。
【００６７】
以上、分配回路１が、その構成要素としてリレーを必要としないことで奏する効果について説明したが、分配回路１は、さらに次のような効果を奏することも可能である。
【００６８】
即ち、分配回路１においては、抵抗２１と抵抗２３との間にダイオード２２が介装されているので、セットの電源がオフ状態で、即ち、レベルVccの電圧が印加されていない状態で、入力端子１１に交流電圧（入力信号）が入力されている場合、その交流電圧のレベルが負のとき、出力端子１７から、トランジスタ１６やコンデンサ１３を経由して、スルーアウトライン（入力端子１１と出力端子１２側）に電流が流れ込むことを防止することができるという効果、即ち、そのような電流の流れ込みに起因する信号のつぶれを防止することができるという効果を奏することが可能になる。
【００６９】
また、分配回路１においては、セットの電源からの電圧を直接印加することができる（レベルVccの電圧として直接印加することができる）ので、セットの電源のオン状態とオフ状態のそれぞれと、分配回路１の分配の有無のそれぞれとを対応付けることができるという効果を奏することが可能になる。
【００７０】
ところで、上述したように、図１の分配回路１において、スルーアウトラインから見て、抵抗２１と抵抗２３が負荷となるため、信号のつぶれが発生する。そこで、これら負荷のうちの、例えば、抵抗２３の負荷分の影響をなくすことで、信号のつぶれの度合いを改善することが可能になる。このような思想を実現可能な分配回路の構成例が、図２に示されている。
【００７１】
即ち、図２は、本実施の形態が適用される分配回路の他の構成例を表しており、図１の分配回路１と対応する部分には対応する符号が付されている。
【００７２】
図２の分配回路２においては、図１の分配回路１に対して、さらにダイオード４１が設けられている。ダイオード４１において、アノードは、ダイオード２２のカソードに接続され、カソードは、抵抗２３の、接地端（図中下側の端）とは反対側の端（図中上側の端）、即ち、ダイオード１６のベースに接続されている。
【００７３】
換言すると、図２の分配回路２においては、図１の直列回路１４の代わりに、抵抗２１、ダイオード２２、ダイオード４１、および、抵抗２３のそれぞれが、その順番で直列に接続された直列回路３１が設けられている。なお、コンデンサ１３の、入力端子１１との接続端（図中左側の端）とは反対側の端（図中右側の端）は、図１の直列回路１４と同様に、図２の直列回路３１のうちの、抵抗２１とダイオード２２のアノードとの接続端に接続されている。
【００７４】
即ち、図１の分配回路１においては、抵抗２１と抵抗２３の間に、１つのダイオード（ダイオード２２）のみが介挿されていたが、図２の分配回路２においては、抵抗２１と抵抗２３の間に、２つのダイオード（ダイオード２２とダイオード４１）が介挿されている。
【００７５】
次に、図２の分配回路２の動作について説明する。
【００７６】
セットの電源がオフ状態の場合、即ち、レベルVccの電圧が印加されない場合、スルーアウトライン（入力端子１１から出力端子１２までのライン）から見て、コンデンサ１３より後段の回路が動作しないので、入力端子１１に入力された信号は、スルーアウトして出力端子１２からのみ出力される。
【００７７】
このように、セットの電源がオフ状態の場合における、図２の分配回路２の動作自体は、図１の分配回路１の動作と基本的に同様である。
【００７８】
ただし、上述したように、図２の分配回路２においては、このとき、出力端子１２から出力される信号のつぶれの度合いが、図１の分配回路１におけるそれに比較して低減される。
【００７９】
即ち、入力端子１１に入力された信号は、コンデンサ１３を介して、直列回路３１にも入力され、この直列回路３１によるバイアス電圧を中心に振幅する信号となる。
【００８０】
例えば、入力端子１１に入力された信号が、ビデオ信号とされ、75[Ω]のインピーダンス整合が行われる場合、即ち、75[Ω]送り75[Ω]受けで、受け側の信号の電圧レベルが1[Vpp]の場合、直列回路３１によるバイアス電圧を中心に振幅する信号の電圧レベルは1[Vpp]となる。
【００８１】
この場合、直列回路３１によるバイアス電圧を中心に振幅する信号のうちの、バイアス電圧の上側の信号の電圧レベルは、一般的に1.2[v]を超えない。一方、ダイオード２２とダイオード４１の電圧（アノードとカソードとの間の電圧）のそれぞれのレベルは、一般的に0.6[v]程度である。即ち、ダイオード２２とダイオード４１をあわせて、それらの間の電圧のレベルは1.2[v]程度になる。従って、バイアス電圧の上側の信号の電圧レベルが、ダイオード２２とダイオード４１の２個分の電圧のレベル（1.2[v]）を超えることは一般的にないので、スルーアウトラインからみて、抵抗２３は負荷とはならない。
【００８２】
換言すると、図２の分配回路２のスルーアウトラインにおいては、受け側負荷は、75[Ω]の負荷に対して、抵抗２１のみが合成された負荷とみなすことができる。即ち、図２の例では、抵抗２１の抵抗値が、上述した例と同様に、200[kΩ]とされた場合、受け側負荷の抵抗値（合成抵抗値）Xoutは、次の式（６）に示されるように、74.94718855［Ω］となり、図１の場合よりも７５［Ω］により近い値となる。
【００８３】
Xout ＝ 75×200000/（75＋200000） ＝ 74.94718855 ・・・（６）
【００８４】
従って、上述した式（１）に、送り側の電圧レベルVinとして2［Vpp］を、送り側の負荷の抵抗値Xinとして75[Ω]を、受け側の負荷の抵抗値Xoutとして、式（６）の演算結果である74.94718855［Ω］を、それぞれ代入して、演算すると、受け側の電圧レベルVoutは0.9996478 [Vpp]となる。
【００８５】
即ち、入力端子１１に2[vpp]の信号が入力された場合、図２の例（ただし、抵抗２１の抵抗値が200［kΩ］）では、0.9996478[Vpp]の信号、即ち、1[Vpp]の信号に対して、0.000352[Vpp]だけ縮んだだけの信号（パーセントに換算すると、0.0352［％］縮んだだけの信号）が、出力端子１２から出力される。
【００８６】
即ち、抵抗２１と抵抗２２の抵抗値がいずれも200［kΩ］の場合、図１の分配回路１における信号の縮み率は、上述したように、0.0375[%]となるので、図２の分配回路２の方が、図１の分配回路１よりも、0.0023（＝0.0375-0.0352）[%]だけ信号の縮みを改善することが可能になる。
【００８７】
以上、セットの電源がオフ状態の場合、即ち、レベルVccの電圧が印加されない場合における、図２の分配回路２の動作について説明した。
【００８８】
なお、セットの電源がオン状態の場合、即ち、レベルVccの電圧が印加される場合における、図２の分配回路２の動作は、図１の分配回路１のそれと基本的に同様であるので、その説明については省略する。
【００８９】
また、図２の分配回路２においても、図１の分配回路１と全く同様の効果を奏することが可能であるが、その具体的な効果については、図１の分配回路の効果として上述したので、ここではその説明については省略する。
【００９０】
なお、抵抗２１と抵抗２３の間に介挿されるトランジスタの個数は、図２の例では２個とされているが、上述したバイアス電圧の上側の信号の電圧レベルが、ダイオードの各電圧のレベルの総計を超えなければ、任意の個数で構わない。
【００９１】
ところで、図１の分配回路１や、図２の分配回路２は、独立した回路（装置）であってもよいし、所定の装置、または所定の回路に内蔵されていてもよい。
【００９２】
具体的には、例えば、図１の分配回路１が内蔵された信号処理装置の構成例が、図３に示されている。
【００９３】
即ち、図３は、本実施の形態が適用される信号処理装置の構成例を表している。
【００９４】
なお、図３の例では、分配回路１（図１）は、分配スイッチ部１と記述されている。従って、図３の信号処理装置５１を説明する場合、分配回路１を、分配スイッチ部１と称することにする。
【００９５】
図３に示されるように、信号処理装置５１は、例えば、アンテナ５２に受信される、テレビジョン放送（衛星デジタル放送等）用の信号のチューナとして機能する。
【００９６】
また、信号処理装置５１は、ビデオテープレーコーダ等として構成されるAV信号出力装置５３より出力された、ビデオ信号と、それに対応する音声信号（以下、AV信号と称する）を入力し、信号処理装置５１の電源がオフ状態の場合（即ち、商用電源５４から電力が供給されていない場合）、入力したAV信号を、外部のテレビジョン受像機５５にスルーアウトし、信号処理装置５１の電源がオン状態の場合（即ち、商用電源５４から電力が供給されている場合）、入力したAV信号を、外部のテレビジョン受像機５５にスルーアウトするとともに、自分自身の内部（後述する切替部６５）にも分配する機能を有している。
【００９７】
詳細には、信号処理装置５１において、チューナ部６１は、後述する受信制御部７１により指定されたRF信号（例えば、指定されたチャンネルのRF信号）を、アンテナ５２を介して受信し、復調部６２に供給する。なお、チューナ部６１は、必要に応じて、受信したRF信号をIF（Intermediate Frequency）信号に変換し、そのIF信号に対して、フィルタリングや等価処理等の各種処理を施してから、復調部６２に供給する。
【００９８】
復調部６２は、後述する受信制御部７１の制御に基づいて、チューナ部６１より供給された信号（IF信号等）を、AV信号に復調し、切替部６５に供給する。
【００９９】
なお、図３においては、復調部６２から切替部６５まで、１本の矢印のみ図示されているが、実際には、復調されたAV信号は、各種信号（例えば、オーディオ信号（左側と右側のそれぞれ）と、ビデオ信号（コンポーネント信号の場合、さらに３つの各種信号のそれぞれ））毎に個別に切替部６５に供給される。
【０１００】
また、図示はしないが、復調部６２と切替部６５の間に、例えば、ゴースト除去のような各種の機能を実現するブロックが設けられることもある。
【０１０１】
一方、入力端子６３は、外部の装置（例えば、図３の例では、AV信号出力装置５３）に接続され、接続された外部の装置（AV信号出力装置５３）より出力されたAV信号を、分配スイッチ部１に供給する。
【０１０２】
なお、図３においては、入力端子６３は、復調部６２から切替部６５までに引かれた矢印と同様に、１つだけ図示されているが、実際には、AV信号出力装置５３からのAV信号は、各種信号（例えば、オーディオ信号（左側と右側のそれぞれ）と、ビデオ信号（例えば、コンポジット信号））毎に個別に信号処理装置５１に供給されることになるので、供給される信号の数だけ存在することになる。
【０１０３】
従って、分配スイッチ部１の各種端子（入力端子１１、出力端子１２、および、出力端子１７）のそれぞれも、図３においては、１つずつ図示されているが、実際には、入力端子６３と同数存在することになる。
【０１０４】
分配スイッチ部１は、上述したように、図１の分配回路１である。
【０１０５】
また、電力供給部６４は、商用電源５４から出力される電力を、信号処理装置５１内の各部にそれぞれ供給する。即ち、図３においては、電力供給部６４から供給される電力は、白抜きの矢印で示されているが、実際には、電力供給部６４と、信号処理装置５１内の各部のそれぞれが接続されており、電力供給部６４は、各部のそれぞれに対して、対応するレベルの電圧を個別に供給する。
【０１０６】
例えば、電力供給部６４は、分配スイッチ部１に対して、レベルVccの電圧を供給する。即ち、分配スイッチ部１から見た場合、電力供給部６４がセットの電源となり、レベルVccの電圧が、図１の直列回路１４（抵抗２１）と抵抗１５との接続端に印加されることになる。
【０１０７】
従って、分配スイッチ部１は、信号処理装置５１の電源の状態（即ち、電力供給部６４のオン状態またはオフ状態）に同期して、分配有無の動作を行う。即ち、電力供給部６４がオン状態になれば、レベルVccの電圧が印加されるので、分配スイッチ部１は、外部からの信号（図３の例では、AV信号出力装置５３から出力され、入力端子６３を介して入力されたAV信号）を、後述する切替部６５に分配する（入力端子１１から入力し、出力端子１７から出力する）。一方、電力供給部６４がオフ状態になれば、レベルVccの電圧の印加が停止し、分配スイッチ部１は、外部からの信号の分配を禁止する（即ち、出力端子１７からAV信号は出力されない）。
【０１０８】
また、分配スイッチ部１は、信号処理装置５１の電源の状態に関わらず（即ち、電力供給部６４の状態が、オン状態であってもオフ状態であっても）、外部からの信号を、スルーアウトしてテレビジョン受像機５５に供給する（入力端子１１から入力し、出力端子１２から出力する）。換言すると、AV信号出力装置５３とテレビジョン受像機５５は、入力端子６３、並びに、分配スイッチ部１の入力端子１１および出力端子１２を介して接続されており、信号処理装置５１の電源の状態に関わらず、AV信号出力装置５３からの信号は、テレビジョン受像機５５に常時供給される。
【０１０９】
切替部６５は、後述する受信制御部７１の制御に基づいて、その入力を、分配スイッチ部１側または復調部６２側のいずれか一方に切替え、切り替えた側から供給されるAV信号を、A/D変換部６６に供給する。
【０１１０】
なお、図３においては、切替部６５に入出力される矢印のそれぞれは、１つのみ図示されているが、上述した他の例と同様に、実際には、切替部６５においても、AV信号は各種信号毎に入出力される。
【０１１１】
A/D変換部６６は、切替部６５より供給されたAV信号を、A/D変換(Analog to Digital)し、受信データ記憶部６７に供給する。
【０１１２】
受信データ記憶部６７は、A/D変換部６６より供給されたデジタルのAV信号（データ）を記憶する。
【０１１３】
CPU（Central Processing Unit）６８は、ROM（Read Only Memory）６９に記録されているプログラム、または記憶部７５からRAM（Random Access Memory）７０にロードされたプログラムに従って各種の処理を実行する。RAM７０にはまた、CPU６８が各種の処理を実行する上において必要なデータなども適宜記憶される。
【０１１４】
受信データ記憶部６７、CPU６８、ROM６９、およびRAM７０は、バス７２を介して相互に接続されている。
【０１１５】
このバス７２にはまた、受信制御部７１、入力部７３、出力部７４、記憶部７５、および、通信部７６も接続されている。
【０１１６】
受信制御部７１は、上述したように、信号処理装置５１の受信系、即ち、チューナ部６１、復調部６２、および、切替部６５のそれぞれを制御する。
【０１１７】
入力部７３は、例えば、各種ボタン、または、リモートコントローラ（とその受信部）等で構成され、ユーザの操作により様々な指令を入力する。
【０１１８】
出力部７４は、例えば、CRT（Cathode Ray Tub）等の表示部や、スピーカ等で構成され、各種情報を画像や音声として出力する。
【０１１９】
記憶部７５は、例えば、ハードディスク等で構成され、上述したCPU６８が実行するプログラムや、それに伴う各種情報等を記憶する。
【０１２０】
通信部７６は、ネットワーク等を介する、図示せぬ他の装置との通信を制御する。
【０１２１】
バス７２にはまた、必要に応じてドライブ７７が接続され、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリ等などからなるリムーバブル記録媒体７８が適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部７５にインストールされる。また、必要に応じて、受信データ記憶部６７に記憶されたAV信号（デジタルデータ）等が、ドライブ７７に接続されたリムーバブル記録媒体７８に記録される。
【０１２２】
次に、信号処理装置５１が、外部から入力したAV信号を記憶または出力する処理の例について説明する。
【０１２３】
信号処理装置５１の電源がオフ状態の場合、即ち、電力供給部６４が信号処理装置５１に電力を供給していない場合、AV信号出力装置５３から出力されたAV信号のみが、信号処理装置５１を介して、即ち、入力端子６３、並びに、分配スイッチ部１の入力端子１１および出力端子１２を介して、テレビジョン受像機５５に供給される。
【０１２４】
これに対して、信号処理装置５１の電源がオン状態の場合、即ち、電力供給部６４が信号処理装置５１に電力を供給している場合、分配スイッチ部１にレベルVccの電圧が印加されるので、AV信号出力装置５３から出力されたAV信号は、入力端子６３を介して分配スイッチ部１に入力されると、分配スイッチ部１をスルーアウトして（入力端子１１から出力端子１２を通過して）、テレビジョン受像機５５に供給されるとともに、分配スイッチ部１より（入力端子１１から出力端子１７を通過して）切替部６５にも分配される。
【０１２５】
このとき、受信制御部７１の制御により切替部６５の入力が分配スイッチ部１側に切り替えられていれば、分配スイッチ部１から分配された（出力端子１７から出力された）AV信号が、切替部６５を介して、A/D変換部６６に供給される。
【０１２６】
一方、受信制御部７１の制御により切替部６５の入力が復調部６２側に切り替えられていれば、アンテナ５２を介して、チューナ部６１に受信されたRF信号（受信制御部７１の指示により選択された所定の
RF信号）が、復調部６２により復調されてAV信号となり、切替部６５を介して、A/D変換部６６に供給される。
【０１２７】
A/D変換部６６に供給されたAV信号は、デジタルデータに変換されて、受信データ記憶部６７に記憶される。
【０１２８】
その後、CPU６８は、入力部７３より入力された指令に応じて、各種処理を実行する。例えば、AV信号の記録の指令が入力された場合、CPU６８は、受信データ記憶部６７に記憶されたAV信号（データ）を読み出して、記憶部７５、または、ドライブ７７に装着されたリムーバブル記録媒体７８に記録させる。また、例えば、AV信号の再生の指令が入力された場合、受信データ記憶部６７に記憶されたAV信号（データ）を読み出して、出力部７４から出力させるか、或いは、通信部７６を介して、他の装置（例えば、テレビジョン受像機５５や、図示せぬ再生装置等）に供給する。
【０１２９】
以上、本実施の形態が適用される信号処理装置として、図３のように構成される信号処理装置５１について説明したが、分配スイッチ部１（図１の分配回路１）の代わりに、図２の分配回路２（分配スイッチ部２）を適用することも勿論可能である。
【０１３０】
このように、本実施の形態が適用される信号処理装置は、図１の分配回路１または図２の分配回路２を搭載しているので、図１の分配回路１または図２の分配回路２が有する効果をそのまま奏することが可能になる。
【０１３１】
【発明の効果】
以上のごとく、本発明によれば、入力信号の分配の有無を切り替えることが可能な分配回路を提供することができる。特に、分配の切り替えの動作にリレーを必要としない分配回路、および、その分配回路が搭載された信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】本実施の形態が適用される分配回路の構成例を示す回路図である。
【図２】本実施の形態が適用される分配回路の構成の他の例を示す回路図である。
【図３】本実施の形態が適用される信号処理装置の構成例を示すブロック図である。
【符号の説明】
１ 分配回路（分配スイッチ部）， ２ 分配回路， １１ 入力端子， １２ 出力端子， １３ コンデンサ， １４ 直列回路， １５ 抵抗， １６トランジスタ， １７ 出力端子， ２１ 抵抗， ２２ ダイオード， ２３ 抵抗， ３１ 直列回路， ４１ トランジスタ， ５１ 信号処理装置，６３ 入力端子， ６５ 切替部， ６６ A/D変換部， Vcc セットの電源の電圧（レベル）

Claims (3)

1. 信号を入力する入力端子と、
   前記入力端子に入力された前記信号をスルーアウトして出力する第１の出力端子と、
   一端が前記入力端子に接続されるコンデンサと、
   第１の抵抗素子、アノードが前記第１の抵抗素子側に配置されるダイオード、および、第２の抵抗素子のそれぞれが、その順番で直列に接続され、かつ、前記ダイオードのアノードに前記コンデンサの他端が接続された直列回路と、
   一端が、前記直列回路の前記第１の抵抗素子側の端に接続される第３の抵抗素子と、
   ベースが、前記直列回路の前記ダイオードのカソードに接続され、コレクタが、前記直列回路の前記第２の抵抗素子側の端に接続されるともに接地され、エミッタが、前記第３の抵抗素子の他端に接続された、PNP型のトランジスタと、
   前記トランジスタのエミッタに接続される第２の出力端子と
   を備え、
   前記直列回路の前記第１の抵抗素子側の前記端に、所定のレベルの電圧が印加された場合、前記入力端子に入力された前記信号を前記第２の出力端子から出力させ、前記電圧の印加が停止された場合、前記入力端子に入力された前記信号を前記第２の出力端子から出力させることを禁止する
   ことを特徴とする分配回路。
2. 前記直列回路の前記ダイオードは２個以上存在し、２個以上の前記ダイオードのそれぞれは直列に接続される
   ことを特徴とする請求項１に記載の分配回路。
3. 信号を入力する入力手段と、
   電力を供給する電力供給手段と、
   前記入力手段に入力された前記信号に対して、所定の処理を施す処理手段と、
   前記入力手段に入力された前記信号を、他の信号処理装置に出力するとともに、前記処理手段に分配する分配手段と
   を備え、
   前記分配手段は、
   前記入力手段に入力された前記信号を入力する入力端子と、
   前記入力端子に入力された前記信号をスルーアウトして、前記他の信号処理装置に出力する第１の出力端子と、
   一端が前記入力端子に接続されるコンデンサと、
   第１の抵抗素子、アノードが前記第１の抵抗素子側に配置されるダイオード、および、第２の抵抗素子のそれぞれが、その順番で直列に接続され、かつ、前記ダイオードのアノードに前記コンデンサの他端が接続された直列回路と、
   一端が、前記直列回路の前記第１の抵抗素子側の端に接続される第３の抵抗素子と、
   ベースが、前記直列回路の前記ダイオードのカソードに接続され、コレクタが、前記直列回路の前記第２の抵抗素子側の端に接続されるともに接地され、エミッタが、前記第３の抵抗素子の他端に接続された、PNP型のトランジスタと、
   前記トランジスタのエミッタに接続され、前記トランジスタのエミッタからの信号を前記処理手段に出力する第２の出力端子と
   を有し、
   前記電力供給手段が前記電力を供給している場合、前記直列回路の前記第１の抵抗素子側の前記端に、前記電力供給手段からの所定のレベルの電圧を印加することで、前記入力端子に入力された前記信号を、前記第２の出力端子を介して前記処理手段に分配し、前記電力供給手段が前記電力の供給を停止した場合、前記電圧の印加を停止することで、前記入力端子に入力された前記信号を、前記第２の出力端子を介して前記処理手段に分配することを禁止する
   ことを特徴とする信号処理装置。

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