JP4312162B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、ゲート電極を有する主にＭＯＳトランジスタ等の半導体装置の製造方法に関する。
同一基板上に駆動電圧の異なる複数種のＭＯＳトランジスタを作製するには、各ＭＯＳトランジスタのゲート絶縁膜を所期の異なる膜厚に形成すれば良い。ここでは、２種のＭＯＳトランジスタ、即ち２電源用のＭＯＳトランジスタを作製する場合を例示する。
先ず、半導体基板（又は半導体層）上に第１のゲート絶縁膜を形成した後、この第１のゲート絶縁膜上にレジストパターンを形成し、このレジストパターンをマスクとして第１のゲート絶縁膜をエッチングにより加工し、第１のゲート絶縁膜の所定部位を除去する。ここで、第１のゲート絶縁膜のエッチングとしては、ゲート絶縁膜が極めて薄くダメージを受け易いものであることから、一般的なドライエッチングは馴染まず、例えばＨＦ溶液をエッチング液として用いるウェットエッチングが好適である。そして、全面に第２のゲート絶縁膜を形成することにより、第２のゲート絶縁膜のみの第１の領域と、第１及び第２のゲート絶縁膜の積層された第２の領域とが形成される。第１の領域には低電圧駆動用の第１のゲート電極を、第２の領域には高電圧駆動用の第２のゲート電極を形成する。
なお、３電源以上の場合には、更にゲート絶縁膜を積層し、第１のゲート絶縁膜までエッチングし、再びゲート絶縁膜を積層形成する工程を繰り返し行えば良い。
しかしながら、ゲート絶縁膜の更なる薄膜化に伴い、ゲート絶縁膜の形成後の工程によるダメージに起因すると考えられる膜質の劣化が問題視され始めている。
本発明は、上記の課題に鑑みてなされたものであり、薄いゲート絶縁膜の受けるダメージを抑止して、ゲート絶縁膜の優れた膜質及び歩留りを実現し、ゲート絶縁膜の更なる薄膜化にも十分対処可能な信頼性の高い半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚が異なる少なくとも２種のトランジスタを備える半導体装置の製造方法であって、半導体基板の上方の第１の活性領域及び第２の活性領域に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜の表面にシンナーを塗布する工程と、前記シンナーが塗布された前記第１のゲート絶縁膜上で、前記第１の活性領域上に相当する部位にレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記第２の活性領域上の前記第１のゲート絶縁膜をウェットエッチングし、前記第１のゲート絶縁膜の前記第２の活性領域上の部分を除去する工程と、第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜のみ形成された領域と、少なくとも前記第１及び第２のゲート絶縁膜が積層された領域とを形成する工程とを含む。
本発明によれば、主にエッチングに起因する薄いゲート絶縁膜の受けるダメージを抑止して、ゲート絶縁膜の優れた膜質及び歩留りを実現し、ゲート絶縁膜の更なる薄膜化にも十分対処可能な信頼性の高い半導体装置を得ることができる。
−本発明の基本骨子−
ゲート絶縁膜にダメージを及ぼす最も影響の大きい工程は、主にその形成直後であると考えられ、その一つとして、ゲート絶縁膜のウェットエッチング工程が挙げられる。
ゲート絶縁膜にダメージを及ぼす最も影響の大きい工程は、主にその形成直後であると考えられ、その一つとして、ゲート絶縁膜のウェットエッチング工程が挙げられる。
第１及び第２のゲート絶縁膜を形成するに際して、第１のゲート絶縁膜上にレジストを塗布するときに、当該レジストにピンホールが発生する場合がある。実際にレジストにピンホールが形成された様子を図１の顕微鏡写真に示す。このとき、レジストパターンを用いたウェットエッチング時にピンホールからエッチング液が染み込み、第１のゲート絶縁膜がエッチングされてしまい、膜質が劣化するという問題がある。第１のゲート絶縁膜が比較的厚い場合には、上記のウェットエッチングによる膜質の劣化はさほど問題とならなかったが、近時ではＭＯＳトランジスタの更なる微細化の要請に応えるため、ゲート絶縁膜の薄膜化が顕著に進んでおり、第１のゲート絶縁膜の膜質劣化は深刻な問題となっている。
本発明では、第１のゲート絶縁膜上にレジストを塗布する前に、第１のゲート絶縁膜の表面にシンナーを塗布して表面洗浄した後、レジストを塗布してレジストパターンを形成する。本発明者は、レジスト塗布前における第１のゲート絶縁膜表面のシンナーを用いた洗浄により、第１のゲート絶縁膜とレジストとの界面状態が良好となり、第１のゲート絶縁膜のレジストに対する濡れ性が改善されて、レジストとの密着性が向上することを見出した。この場合、レジストパターンをマスクとして第１のゲート絶縁膜をウェットエッチングする工程において、レジストパターンにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第１のゲート絶縁膜とレジストとの間で高い密着性が確保されているため、エッチング液は第１のゲート絶縁膜には殆ど到達しないと考えられる。従って、第１のゲート絶縁膜へのダメージは殆どなく、第１のゲート絶縁膜は形成時の良好な膜質状態で保持されることになる。
この点、従前ではシンナーはむしろレジストの除去に用いられている。例えば特許文献１では、第１及び第２のゲート絶縁膜を形成するに際して、第１のゲート絶縁膜をレジストパターンを用いて加工した後に、シンナーを用いてレジストパターンを除去する技術が開示されている。また特許文献２では、ゲート電極を形成する際のレジストパターンの一部を、シンナーを用いて除去する技術が開示されている。
本発明では、シンナーをレジスト除去に用いるのではなく、第１のゲート絶縁膜の表面洗浄に用いることにより、レジストとの密着性を向上させ、ウェットエッチングを第１のゲート絶縁膜に悪影響を及ぼすことなく確実に行うことを指向する。
なお、３種以上の膜厚のゲート絶縁膜を形成する場合、例えば３種の膜厚のゲート絶縁膜を形成するには、先ずシンナーを用いた第１のゲート絶縁膜の表面洗浄を含む第１のゲート絶縁膜のエッチング加工に続いて第２のゲート絶縁膜を形成し、積層された第１及び第２のゲート絶縁膜の所定部位を再びリソグラフィーにより加工除去する。この際、レジストパターン下には、半導体基板（半導体層）上に第２のゲート絶縁膜のみが形成されている領域が存在し、上記と同様の問題が生じる虞があることから、第２のゲート絶縁膜上にレジストを塗布する前に第２のゲート絶縁膜の表面にシンナーを塗布して表面洗浄した後、レジストを塗布してレジストパターンを形成する。しかる後、全面に第３のゲート絶縁膜を形成することにより、３種の膜厚のゲート絶縁膜（第３のゲート絶縁膜のみ、第２及び第３のゲート絶縁膜の積層膜、第１〜第３のゲート絶縁膜の積層膜）が形成される。
本発明は、多層（少なくとも２層）のゲート絶縁膜のうちの２層に着目した構成を採る。従って、３種以上の膜厚のゲート絶縁膜を形成する場合には、シンナー塗布の際に、半導体基板（半導体層）上に少なくとも一部が単層の状態とされたゲート絶縁膜（上記の例には第２のゲート絶縁膜）を「第１のゲート絶縁膜」と読み替える等すれば良い。
−本発明を適用した具体的な諸実施形態−
以下、本発明をＭＯＳトランジスタに適用した諸実施形態について、図面を参照しながら詳細に説明する。
以下、本発明をＭＯＳトランジスタに適用した諸実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
本実施形態では、２電源用のものであり、膜厚の異なる２種のゲート絶縁膜を有するＭＯＳトランジスタの製造方法を開示する。
図２及び図３は、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
本実施形態では、２電源用のものであり、膜厚の異なる２種のゲート絶縁膜を有するＭＯＳトランジスタの製造方法を開示する。
図２及び図３は、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図２（ａ）に示すように、半導体基板１に素子分離構造２及びウェル３，４を形成する。
ここでは、ＳＴＩ（Shallow Trench Isolation）法により素子分離構造２を形成し、活性領域を画定する。具体的には、シリコンの半導体基板１の表層における素子分離領域に溝２ａを形成し、溝２ａを埋め込む膜厚に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。そして、例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により半導体基板１の表面が露出するまでシリコン酸化膜を研磨し、溝２ａをシリコン酸化膜で充填してなる素子分離構造２を形成する。素子分離構造２により、活性領域１１，１２を画定する。ここで、活性領域１１が低電圧駆動のＭＯＳトランジスタの形成領域、活性領域１２が低電圧駆動のＭＯＳトランジスタよりも高電圧駆動のＭＯＳトランジスタの形成領域である。
ここでは、ＳＴＩ（Shallow Trench Isolation）法により素子分離構造２を形成し、活性領域を画定する。具体的には、シリコンの半導体基板１の表層における素子分離領域に溝２ａを形成し、溝２ａを埋め込む膜厚に絶縁膜、例えばシリコン酸化膜をＣＶＤ法等により堆積する。そして、例えば化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法により半導体基板１の表面が露出するまでシリコン酸化膜を研磨し、溝２ａをシリコン酸化膜で充填してなる素子分離構造２を形成する。素子分離構造２により、活性領域１１，１２を画定する。ここで、活性領域１１が低電圧駆動のＭＯＳトランジスタの形成領域、活性領域１２が低電圧駆動のＭＯＳトランジスタよりも高電圧駆動のＭＯＳトランジスタの形成領域である。
次に、活性領域１１，１２に不純物、ここではホウ素（Ｂ）を導入し、活性領域１１の表層にウェル３，４を形成する。ここで、不純物の導入は、ドーズ量を５．０×１０13／ｃｍ2程度、加速エネルギーを３００ｋｅＶ程度でイオン注入する。
続いて、図２（ｂ）に示すように、第１のゲート絶縁膜５を形成する。
具体的には、活性領域１１，１２上に絶縁膜、ここではシリコン酸化膜からなる第１のゲート絶縁膜５を形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域１１，１２の表層を熱酸化し、膜厚５ｎｍ程度に成膜する。
具体的には、活性領域１１，１２上に絶縁膜、ここではシリコン酸化膜からなる第１のゲート絶縁膜５を形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域１１，１２の表層を熱酸化し、膜厚５ｎｍ程度に成膜する。
続いて、図２（ｃ）に示すように、第１のゲート絶縁膜５の表面を含む全面にシンナーを塗布する。
具体的には、第１のゲート絶縁膜５の表面を含む全面にシンナーを供給し、第１のゲート絶縁膜５の表面を洗浄する。ここで、図４（ａ）に示すように、半導体基板１を回転させながら、その中央部にノズル３１からシンナーを供給し、遠心力によりシンナーを半導体基板１の径方向外方に拡げて半導体基板１の表面全域に塗布する。この手法は、例えば特許文献３においてプリウェット処理と称されており、特許文献３では、この手法によって、レジストがより拡散し易くなり、結果としてより少量のレジスト液量で均一なレジスト膜を形成することができ、レジスト消費量が削減される、と記載されている。本発明では、飽くまで薄いゲート絶縁膜のパターニングに用いるレジスト塗布の前処理としてシンナー塗布を行い、ゲート絶縁膜とレジストとの濡れ性を改善することを目的とする。従って、シンナーの使用場面がゲート絶縁膜表面のレジスト塗布の前工程に限定されており、本発明と目的・構成の異なる特許文献３ではこのような使用場面を示唆する記載は皆無である。
具体的には、第１のゲート絶縁膜５の表面を含む全面にシンナーを供給し、第１のゲート絶縁膜５の表面を洗浄する。ここで、図４（ａ）に示すように、半導体基板１を回転させながら、その中央部にノズル３１からシンナーを供給し、遠心力によりシンナーを半導体基板１の径方向外方に拡げて半導体基板１の表面全域に塗布する。この手法は、例えば特許文献３においてプリウェット処理と称されており、特許文献３では、この手法によって、レジストがより拡散し易くなり、結果としてより少量のレジスト液量で均一なレジスト膜を形成することができ、レジスト消費量が削減される、と記載されている。本発明では、飽くまで薄いゲート絶縁膜のパターニングに用いるレジスト塗布の前処理としてシンナー塗布を行い、ゲート絶縁膜とレジストとの濡れ性を改善することを目的とする。従って、シンナーの使用場面がゲート絶縁膜表面のレジスト塗布の前工程に限定されており、本発明と目的・構成の異なる特許文献３ではこのような使用場面を示唆する記載は皆無である。
使用するシンナーは、ここでは例えば酢酸ブチル(５０％)＋メトキシプロパノール(５０％)の溶剤である。シンナーの塗布条件としては、半導体基板１を例えば５００ｒｐｍで回転させながら、例えば単位面積あたり１．３×１０-4ｃｃ／ｃｍ2程度の塗布量で２秒程度塗布する。
ここで、本実施形態におけるシンナーの塗布方法の他の好適な例について説明する。
第１の例として、図４（ｂ）に示すように、半導体基板１を回転させつつ、その中央部周縁部との間の半径方向にノズル３１を移動させながらシンナーを供給し、半導体基板１の表面全域に塗布する。この方法により、同じシンナーの量でも第１のゲート絶縁膜５の表面に更に均一にシンナーを塗布することができる。
第１の例として、図４（ｂ）に示すように、半導体基板１を回転させつつ、その中央部周縁部との間の半径方向にノズル３１を移動させながらシンナーを供給し、半導体基板１の表面全域に塗布する。この方法により、同じシンナーの量でも第１のゲート絶縁膜５の表面に更に均一にシンナーを塗布することができる。
第２の例として、図４（ｃ）に示すように、シンナー供給口が一列に複数並設されたノズル３２を用い、半導体基板１の回転の半径方向と一致するようにノズル３２を設置して、半導体基板１を回転させながらシンナーを供給し、半導体基板１の表面全域に塗布する。この方法により、ノズルの移動機構を設けることなく、比較的簡易なノズル構成で第１のゲート絶縁膜５の表面に更に均一にシンナーを塗布することができる。
第３の例として、図４（ｄ）に示すように、シンナー供給口が線状に設けられたノズル３３を用い、半導体基板１の回転の半径方向と一致するようにノズル３３を設置して、半導体基板１を回転させながらシンナーを供給し、半導体基板１の表面全域に塗布する。この方法により、ノズルの移動機構を設けることなく、比較的簡易なノズル構成で第１のゲート絶縁膜５の表面に更に均一にシンナーを塗布することができる。
ここで、第１のゲート絶縁膜の信頼性について、シンナーの塗布条件を変えて調べた。実験結果を図５に示す。この実験は、いわゆるＴＤＤＢ信頼性を調べたものであり、図５において、横軸は第１のゲート絶縁膜が破壊されるまでに流れたトータルの電荷量、縦軸はワイブル値である。先ず、半導体基板を回転させないでシンナーを塗布した場合よりも、回転させながら塗布する場合の方が優れた信頼性を示すことが判る。更に、シンナー塗布量の適量範囲としては、全部で２ｃｃ、即ち単位面積（１ｃｍ2）当たり６×１０-5ｃｃ／ｃｍ2がゲート絶縁膜としての高信頼性を示す下限値であると見なせる。この下限値以上の値、例えば全部で４ｃｃ、即ち単位面積当たり１．３×１０-4ｃｃ／ｃｍ2では、図示のように優れた信頼性を示しており、この条件でシンナー塗布が施された第１のゲート絶縁膜の膜質は極めて良好であることが判る。このように、第１のゲート絶縁膜が極めて薄い場合でも、前記範囲内の塗布量のシンナーで第１のゲート絶縁膜の表面を洗浄することにより、偶発不良が大幅に低減し、ゲート絶縁膜として信頼性が向上する。
続いて、図２（ｄ）に示すように、第１のゲート絶縁膜５の表面を含む全面にレジスト６を塗布する。
具体的には、上記のシンナー塗布により表面状態が改善された第１のゲート絶縁膜５の表面を含む全面にレジスト６を膜厚１．２μｍ程度に塗布する。このとき、上記のシンナー塗布により優れた濡れ性で第１のゲート絶縁膜５の表面とレジスト６との高い密着性が確保される。
具体的には、上記のシンナー塗布により表面状態が改善された第１のゲート絶縁膜５の表面を含む全面にレジスト６を膜厚１．２μｍ程度に塗布する。このとき、上記のシンナー塗布により優れた濡れ性で第１のゲート絶縁膜５の表面とレジスト６との高い密着性が確保される。
続いて、図２（ｅ）に示すように、レジストパターン６ｂを形成する。
具体的には、リソグラフィーによりレジスト６を加工し、活性領域１１上のみに相当する第１のゲート絶縁膜５の表面を露出させる開口６ａを有するレジストパターン６ｂを形成する。
具体的には、リソグラフィーによりレジスト６を加工し、活性領域１１上のみに相当する第１のゲート絶縁膜５の表面を露出させる開口６ａを有するレジストパターン６ｂを形成する。
続いて、図２（ｆ）に示すように、第１のゲート絶縁膜５を加工する。
具体的には、レジストパターン６ｂをマスクとして、開口６ａから露出する部位の第１のゲート絶縁膜５をウェットエッチングにより除去する。このとき、レジストパターン６ｂの開口６ａの形状に倣って活性領域１１上のみが除去された形状に第１のゲート絶縁膜５が加工される。ウェットエッチングには、エッチング液として０．５％濃度のＨＦ溶液を用いる。この場合、仮にレジストパターン６ｂにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第１のゲート絶縁膜５とレジストパターン６ｂとの間で高い密着性が確保されているため、エッチング液は第１のゲート絶縁膜５には殆ど到達することなく、第１のゲート絶縁膜５は形成時の良好な膜質状態で保持される。
具体的には、レジストパターン６ｂをマスクとして、開口６ａから露出する部位の第１のゲート絶縁膜５をウェットエッチングにより除去する。このとき、レジストパターン６ｂの開口６ａの形状に倣って活性領域１１上のみが除去された形状に第１のゲート絶縁膜５が加工される。ウェットエッチングには、エッチング液として０．５％濃度のＨＦ溶液を用いる。この場合、仮にレジストパターン６ｂにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第１のゲート絶縁膜５とレジストパターン６ｂとの間で高い密着性が確保されているため、エッチング液は第１のゲート絶縁膜５には殆ど到達することなく、第１のゲート絶縁膜５は形成時の良好な膜質状態で保持される。
続いて、図３（ａ）に示すように、レジストパターン６ｂを除去する。
具体的には、レジストパターン６ｂをレジスト剥離液を用いて溶解除去する。レジスト剥離液としては、ＳＰＭ及びＡＰＭを使用する。
具体的には、レジストパターン６ｂをレジスト剥離液を用いて溶解除去する。レジスト剥離液としては、ＳＰＭ及びＡＰＭを使用する。
続いて、図３（ｂ）に示すように、第２のゲート絶縁膜７を形成する。
具体的には、活性領域１１，１２上に絶縁膜、ここではシリコン酸化膜からなる第２のゲート絶縁膜７を積層形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域１１，１２の表層を熱酸化し、膜厚２ｎｍ程度に成膜する。このとき、活性領域１１上には第２のゲート絶縁膜７のみが、活性領域１２上には第１のゲート絶縁膜５と第２のゲート絶縁膜７との２層膜２１がそれぞれ形成されることになる。
具体的には、活性領域１１，１２上に絶縁膜、ここではシリコン酸化膜からなる第２のゲート絶縁膜７を積層形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域１１，１２の表層を熱酸化し、膜厚２ｎｍ程度に成膜する。このとき、活性領域１１上には第２のゲート絶縁膜７のみが、活性領域１２上には第１のゲート絶縁膜５と第２のゲート絶縁膜７との２層膜２１がそれぞれ形成されることになる。
続いて、図３（ｃ）に示すように、各活性領域１１，１２にゲート電極８をパターン形成する。
具体的には、先ず全面に例えば多結晶シリコン膜（不図示）を形成する。多結晶シリコン膜は、例えばＣＶＤ法により膜厚２００ｎｍ程度に堆積される。
次に、活性領域１１における多結晶シリコン膜及び第１のゲート絶縁膜５と、活性領域１２における多結晶シリコン膜及び２層膜２１とをリソグラフィー及びそれに続くドライエッチングにより、活性領域１１，１２上でそれぞれ電極形状に残るように加工する。このとき、活性領域１１上には第２のゲート絶縁膜７を介したゲート電極８が、活性領域１２上には２層膜２１を介したゲート電極８がそれぞれパターン形成される。このとき、ゲート絶縁膜７及び２層膜２１のエッチングと共に素子分離構造２の表層もエッチングされる。
具体的には、先ず全面に例えば多結晶シリコン膜（不図示）を形成する。多結晶シリコン膜は、例えばＣＶＤ法により膜厚２００ｎｍ程度に堆積される。
次に、活性領域１１における多結晶シリコン膜及び第１のゲート絶縁膜５と、活性領域１２における多結晶シリコン膜及び２層膜２１とをリソグラフィー及びそれに続くドライエッチングにより、活性領域１１，１２上でそれぞれ電極形状に残るように加工する。このとき、活性領域１１上には第２のゲート絶縁膜７を介したゲート電極８が、活性領域１２上には２層膜２１を介したゲート電極８がそれぞれパターン形成される。このとき、ゲート絶縁膜７及び２層膜２１のエッチングと共に素子分離構造２の表層もエッチングされる。
続いて、図３（ｄ）に示すように、ソース／ドレイン９，１０を形成する。
具体的には、活性領域１１，１２に形成された各ゲート電極８をマスクとして、活性領域１１，１２に不純物、ここでは砒素（Ａｓ）を導入し、各ゲート電極８の両側における活性領域１１，１２の表層にソース／ドレイン９，１０を形成する。ここで、不純物の導入は、ドーズ量を３．０×１０15／ｃｍ2程度、加速エネルギーを４０ｋｅＶ程度でイオン注入する。
具体的には、活性領域１１，１２に形成された各ゲート電極８をマスクとして、活性領域１１，１２に不純物、ここでは砒素（Ａｓ）を導入し、各ゲート電極８の両側における活性領域１１，１２の表層にソース／ドレイン９，１０を形成する。ここで、不純物の導入は、ドーズ量を３．０×１０15／ｃｍ2程度、加速エネルギーを４０ｋｅＶ程度でイオン注入する。
しかる後、図示は省略するが、各ゲート電極８を覆うように全面に層間絶縁膜を形成した後、ゲート電極８、ソース／ドレイン９，１０の表面の一部を露出させるコンタクト孔を層間絶縁膜に形成し、コンタクト孔を導電材料で埋め込む各種配線を形成して、ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、主にエッチングに起因する薄い第１のゲート絶縁膜５の受けるダメージを抑止して、第１及び第２のゲート絶縁膜５，７の優れた膜質及び歩留りを実現し、ゲート絶縁膜の更なる薄膜化にも十分対処可能な信頼性の高いＭＯＳトランジスタを得ることができる。
（第２の実施形態）
本実施形態では、３電源用のものであり、膜厚の異なる３種のゲート絶縁膜を有するＭＯＳトランジスタの製造方法を開示する。なお、第１の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略するものもある。
図６〜図８は、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
本実施形態では、３電源用のものであり、膜厚の異なる３種のゲート絶縁膜を有するＭＯＳトランジスタの製造方法を開示する。なお、第１の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略するものもある。
図６〜図８は、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図６（ａ）に示すように、半導体基板１に素子分離構造２及びウェル４１，４２，４３を形成する。
先ず、第１の実施形態の図２（ａ）と同様に、ＳＴＩ法により素子分離構造２を形成し、活性領域５１，５２，５３を画定する。ここで、活性領域５１が低電圧駆動のＭＯＳトランジスタの形成領域、活性領域５２が低電圧駆動のＭＯＳトランジスタよりも高い中程度の電圧駆動のＭＯＳトランジスタの形成領域、活性領域５３が中程度の電圧駆動のＭＯＳトランジスタよりも高電圧駆動のＭＯＳトランジスタの形成領域である。
先ず、第１の実施形態の図２（ａ）と同様に、ＳＴＩ法により素子分離構造２を形成し、活性領域５１，５２，５３を画定する。ここで、活性領域５１が低電圧駆動のＭＯＳトランジスタの形成領域、活性領域５２が低電圧駆動のＭＯＳトランジスタよりも高い中程度の電圧駆動のＭＯＳトランジスタの形成領域、活性領域５３が中程度の電圧駆動のＭＯＳトランジスタよりも高電圧駆動のＭＯＳトランジスタの形成領域である。
次に、活性領域５１，５２，５３に不純物、ここではホウ素（Ｂ）を導入し、活性領域５１，５２，５３の表層にウェル４１，４２，４３を形成する。ここで、不純物の導入は、ドーズ量を５．０×１０13／ｃｍ2程度、加速エネルギーを３００ｋｅＶ程度でイオン注入する。
続いて、図６（ｂ）に示すように、第１のゲート絶縁膜５を形成する。
具体的には、活性領域５１〜５３上に絶縁膜、ここではシリコン酸化膜からなる第１のゲート絶縁膜５を形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域５１〜５３の表層を熱酸化し、膜厚６ｎｍ程度に成膜する。
具体的には、活性領域５１〜５３上に絶縁膜、ここではシリコン酸化膜からなる第１のゲート絶縁膜５を形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域５１〜５３の表層を熱酸化し、膜厚６ｎｍ程度に成膜する。
続いて、図６（ｃ）に示すように、第１のゲート絶縁膜５の表面を含む全面にシンナーを塗布する。
このとき、第２の実施形態と同様に、図４（ａ）〜（ｄ）のいずれかの方法を用いて、第１のゲート絶縁膜５の表面を含む全面にシンナーを塗布し、第１のゲート絶縁膜５の表面を洗浄する。この洗浄により、第１のゲート絶縁膜５の表面状態が改善され、第１のゲート絶縁膜５と後述するレジスト４４との濡れ性が向上して両者の高密着性が得られる。
このとき、第２の実施形態と同様に、図４（ａ）〜（ｄ）のいずれかの方法を用いて、第１のゲート絶縁膜５の表面を含む全面にシンナーを塗布し、第１のゲート絶縁膜５の表面を洗浄する。この洗浄により、第１のゲート絶縁膜５の表面状態が改善され、第１のゲート絶縁膜５と後述するレジスト４４との濡れ性が向上して両者の高密着性が得られる。
続いて、図６（ｄ）に示すように、第１のゲート絶縁膜５の表面を含む全面にレジスト４４を塗布する。
具体的には、上記のシンナー塗布により表面状態が改善された第１のゲート絶縁膜５の表面を含む全面にレジスト４４を膜厚１．２μｍ程度に塗布する。このとき、上記のシンナー塗布により優れた濡れ性で第１のゲート絶縁膜５の表面とレジスト４４との高い密着性が確保される。
具体的には、上記のシンナー塗布により表面状態が改善された第１のゲート絶縁膜５の表面を含む全面にレジスト４４を膜厚１．２μｍ程度に塗布する。このとき、上記のシンナー塗布により優れた濡れ性で第１のゲート絶縁膜５の表面とレジスト４４との高い密着性が確保される。
続いて、図６（ｅ）に示すように、レジストパターン４４ｂを形成する。
具体的には、リソグラフィーによりレジスト４４を加工し、活性領域５２上のみに相当する第１のゲート絶縁膜５の表面を露出させる開口４４ａを有するレジストパターン４４ｂを形成する。
具体的には、リソグラフィーによりレジスト４４を加工し、活性領域５２上のみに相当する第１のゲート絶縁膜５の表面を露出させる開口４４ａを有するレジストパターン４４ｂを形成する。
続いて、図６（ｆ）に示すように、第１のゲート絶縁膜５を加工する。
具体的には、レジストパターン４４ｂをマスクとして、開口４４ａから露出する部位の第１のゲート絶縁膜５をウェットエッチングにより除去する。このとき、レジストパターン４４ｂの開口４４ａの形状に倣って活性領域５２上のみが除去された形状に第１のゲート絶縁膜５が加工される。ウェットエッチングには、エッチング液として０．５％濃度のＨＦ溶液を用いる。この場合、仮にレジストパターン４４ｂにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第１のゲート絶縁膜５とレジストパターン４４ｂとの間で高い密着性が確保されているため、エッチング液は第１のゲート絶縁膜５には殆ど到達することなく、第１のゲート絶縁膜５は形成時の良好な膜質状態で保持される。
具体的には、レジストパターン４４ｂをマスクとして、開口４４ａから露出する部位の第１のゲート絶縁膜５をウェットエッチングにより除去する。このとき、レジストパターン４４ｂの開口４４ａの形状に倣って活性領域５２上のみが除去された形状に第１のゲート絶縁膜５が加工される。ウェットエッチングには、エッチング液として０．５％濃度のＨＦ溶液を用いる。この場合、仮にレジストパターン４４ｂにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第１のゲート絶縁膜５とレジストパターン４４ｂとの間で高い密着性が確保されているため、エッチング液は第１のゲート絶縁膜５には殆ど到達することなく、第１のゲート絶縁膜５は形成時の良好な膜質状態で保持される。
続いて、図７（ａ）に示すように、レジストパターン４４ｂを除去する。
具体的には、レジストパターン４４ｂをレジスト剥離液を用いて溶解除去する。レジスト剥離液としては、ＳＰＭ及びＡＰＭを使用する。
具体的には、レジストパターン４４ｂをレジスト剥離液を用いて溶解除去する。レジスト剥離液としては、ＳＰＭ及びＡＰＭを使用する。
続いて、図７（ｂ）に示すように、第２のゲート絶縁膜７を形成する。
具体的には、活性領域５１〜５３上に絶縁膜、ここではシリコン酸化膜からなる第２のゲート絶縁膜７を積層形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域５１〜５３の表層を熱酸化し、膜厚５ｎｍ程度に成膜する。このとき、活性領域５２上には第２のゲート絶縁膜７のみが、活性領域５１，５３上には第１のゲート絶縁膜５と第２のゲート絶縁膜７との２層膜２１がそれぞれ形成されることになる。
具体的には、活性領域５１〜５３上に絶縁膜、ここではシリコン酸化膜からなる第２のゲート絶縁膜７を積層形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域５１〜５３の表層を熱酸化し、膜厚５ｎｍ程度に成膜する。このとき、活性領域５２上には第２のゲート絶縁膜７のみが、活性領域５１，５３上には第１のゲート絶縁膜５と第２のゲート絶縁膜７との２層膜２１がそれぞれ形成されることになる。
続いて、図７（ｃ）に示すように、第２のゲート絶縁膜７の表面を含む全面にシンナーを塗布する。
ここでは、第１のゲート絶縁膜５の表面洗浄と同様に、図４（ａ）〜（ｄ）のいずれかの方法を用いて、第２のゲート絶縁膜７の表面を含む全面にシンナーを塗布し、第２のゲート絶縁膜７の表面を洗浄する。この洗浄により、第２のゲート絶縁膜７の表面状態が改善され、第２のゲート絶縁膜７と後述するレジスト４５との濡れ性が向上して両者の高密着性が得られる。
ここでは、第１のゲート絶縁膜５の表面洗浄と同様に、図４（ａ）〜（ｄ）のいずれかの方法を用いて、第２のゲート絶縁膜７の表面を含む全面にシンナーを塗布し、第２のゲート絶縁膜７の表面を洗浄する。この洗浄により、第２のゲート絶縁膜７の表面状態が改善され、第２のゲート絶縁膜７と後述するレジスト４５との濡れ性が向上して両者の高密着性が得られる。
続いて、図７（ｄ）に示すように、第２のゲート絶縁膜７の表面を含む全面にレジスト４５を塗布する。
具体的には、上記のシンナー塗布により表面状態が改善された第２のゲート絶縁膜７の表面を含む全面にレジスト４５を膜厚１．２μｍ程度に塗布する。このとき、上記のシンナー塗布により優れた濡れ性で第２のゲート絶縁膜７とレジスト４５との高い密着性が確保される。
具体的には、上記のシンナー塗布により表面状態が改善された第２のゲート絶縁膜７の表面を含む全面にレジスト４５を膜厚１．２μｍ程度に塗布する。このとき、上記のシンナー塗布により優れた濡れ性で第２のゲート絶縁膜７とレジスト４５との高い密着性が確保される。
続いて、図７（ｅ）に示すように、レジストパターン４５ｂを形成する。
具体的には、リソグラフィーによりレジスト４５を加工し、活性領域５１上のみに相当する第２のゲート絶縁膜７の表面を露出させる開口４５ａを有するレジストパターン４５ｂを形成する。
具体的には、リソグラフィーによりレジスト４５を加工し、活性領域５１上のみに相当する第２のゲート絶縁膜７の表面を露出させる開口４５ａを有するレジストパターン４５ｂを形成する。
続いて、図８（ａ）に示すように、２層膜２１を加工する。
具体的には、レジストパターン４５ｂをマスクとして、開口４５ａから露出する部位の２層膜２１をウェットエッチングにより除去する。このとき、レジストパターン４５ｂの開口４５ａの形状に倣って活性領域５１上の２層膜２１が除去される。ウェットエッチングには、エッチング液として０．５％濃度のＨＦ溶液を用いる。この場合、仮にレジストパターン４５ｂにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第２のゲート絶縁膜７及び２層膜２１とレジストパターン４５ｂとの間で高い密着性が確保されているため、エッチング液は第２のゲート絶縁膜７及び２層膜２１に殆ど到達することはない。特に、活性領域５２上に単層の状態で形成されている第２のゲート絶縁膜７に対するエッチング液の到達が防止されるため、第２のゲート絶縁膜７は形成時の良好な膜質状態で保持される。
具体的には、レジストパターン４５ｂをマスクとして、開口４５ａから露出する部位の２層膜２１をウェットエッチングにより除去する。このとき、レジストパターン４５ｂの開口４５ａの形状に倣って活性領域５１上の２層膜２１が除去される。ウェットエッチングには、エッチング液として０．５％濃度のＨＦ溶液を用いる。この場合、仮にレジストパターン４５ｂにピンホールが存在しており、エッチング液がピンホールを通って染み込んだとしても、第２のゲート絶縁膜７及び２層膜２１とレジストパターン４５ｂとの間で高い密着性が確保されているため、エッチング液は第２のゲート絶縁膜７及び２層膜２１に殆ど到達することはない。特に、活性領域５２上に単層の状態で形成されている第２のゲート絶縁膜７に対するエッチング液の到達が防止されるため、第２のゲート絶縁膜７は形成時の良好な膜質状態で保持される。
続いて、図８（ｂ）に示すように、レジストパターン４５ｂを除去する。
具体的には、レジストパターン４５ｂをレジスト剥離液を用いて溶解除去する。レジスト剥離液としては、ＳＰＭ及びＡＰＭを使用する。
具体的には、レジストパターン４５ｂをレジスト剥離液を用いて溶解除去する。レジスト剥離液としては、ＳＰＭ及びＡＰＭを使用する。
続いて、図８（ｃ）に示すように、第３のゲート絶縁膜４６を形成する。
具体的には、活性領域５１〜５３上に絶縁膜、ここではシリコン酸化膜からなる第３のゲート絶縁膜４６を積層形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域５１〜５３の表層を熱酸化し、膜厚２ｎｍ程度に成膜する。このとき、活性領域５１上には第３のゲート絶縁膜４６のみが、活性領域５２上には第２のゲート絶縁膜７と第３のゲート絶縁膜４６との２層膜２２が、活性領域５３上には第１のゲート絶縁膜５、第２のゲート絶縁膜７及び第３のゲート絶縁膜４６の３層膜２３がそれぞれ形成されることになる。
具体的には、活性領域５１〜５３上に絶縁膜、ここではシリコン酸化膜からなる第３のゲート絶縁膜４６を積層形成する。シリコン酸化膜の成膜条件としては、例えば７５０℃のウェット雰囲気で活性領域５１〜５３の表層を熱酸化し、膜厚２ｎｍ程度に成膜する。このとき、活性領域５１上には第３のゲート絶縁膜４６のみが、活性領域５２上には第２のゲート絶縁膜７と第３のゲート絶縁膜４６との２層膜２２が、活性領域５３上には第１のゲート絶縁膜５、第２のゲート絶縁膜７及び第３のゲート絶縁膜４６の３層膜２３がそれぞれ形成されることになる。
続いて、図８（ｄ）に示すように、各活性領域５１〜５３にゲート電極８をパターン形成する。
具体的には、先ず全面に例えば多結晶シリコン膜（不図示）を形成する。多結晶シリコン膜は、例えばＣＶＤ法により膜厚２００ｎｍ程度に堆積される。
次に、多結晶シリコン膜、第１〜第３のゲート絶縁膜５，７，４６をリソグラフィー及びそれに続くドライエッチングにより、活性領域５１〜５３上でそれぞれ電極形状に残るように加工する。このとき、活性領域５１上には第３のゲート絶縁膜４６を介したゲート電極８が、活性領域５２上には２層膜２２を介したゲート電極８が、活性領域５３上には３層膜２３を介したゲート電極８がそれぞれパターン形成される。このとき、ゲート絶縁膜７、２層膜２２及び３層膜２３のエッチングと共に素子分離構造２の表層もエッチングされる。
具体的には、先ず全面に例えば多結晶シリコン膜（不図示）を形成する。多結晶シリコン膜は、例えばＣＶＤ法により膜厚２００ｎｍ程度に堆積される。
次に、多結晶シリコン膜、第１〜第３のゲート絶縁膜５，７，４６をリソグラフィー及びそれに続くドライエッチングにより、活性領域５１〜５３上でそれぞれ電極形状に残るように加工する。このとき、活性領域５１上には第３のゲート絶縁膜４６を介したゲート電極８が、活性領域５２上には２層膜２２を介したゲート電極８が、活性領域５３上には３層膜２３を介したゲート電極８がそれぞれパターン形成される。このとき、ゲート絶縁膜７、２層膜２２及び３層膜２３のエッチングと共に素子分離構造２の表層もエッチングされる。
続いて、図８（ｅ）に示すように、ソース／ドレイン４７，４８，４９を形成する。
具体的には、活性領域５１，５２，５３に形成された各ゲート電極８をマスクとして、活性領域５１，５２，５３に不純物、ここでは砒素（Ａｓ）を導入し、ゲート電極８の両側における活性領域５１，５２，５３の表層にソース／ドレイン４７，４８，４９を形成する。ここで、不純物の導入は、ドーズ量を３．０×１０15／ｃｍ2／ｃｍ2程度、加速エネルギーを４０ｋｅＶ程度でイオン注入する。
具体的には、活性領域５１，５２，５３に形成された各ゲート電極８をマスクとして、活性領域５１，５２，５３に不純物、ここでは砒素（Ａｓ）を導入し、ゲート電極８の両側における活性領域５１，５２，５３の表層にソース／ドレイン４７，４８，４９を形成する。ここで、不純物の導入は、ドーズ量を３．０×１０15／ｃｍ2／ｃｍ2程度、加速エネルギーを４０ｋｅＶ程度でイオン注入する。
しかる後、図示は省略するが、各ゲート電極８を覆うように全面に層間絶縁膜を形成した後、ゲート電極８、ソース／ドレイン４７〜４９の表面の一部を露出させるコンタクト孔を層間絶縁膜に形成し、コンタクト孔を導電材料で埋め込む各種配線を形成して、ＭＯＳトランジスタを完成させる。
以上説明したように、本実施形態によれば、主にエッチングに起因する薄い第１及び第２のゲート絶縁膜５，７の受けるダメージを抑止して、第１及び第２のゲート絶縁膜５，７の優れた膜質及び歩留りを実現し、ゲート絶縁膜の更なる薄膜化にも十分対処可能な信頼性の高いＭＯＳトランジスタを得ることができる。
なお、第１の実施形態では膜厚の異なる２種のＭＯＳトランジスタを、第２の実施形態では膜厚の異なる３種のＭＯＳトランジスタを例示したが、本発明はこれらに限定されるものではなく、同様の工程を繰り返すことにより膜厚の異なる４種以上のＭＯＳトランジスタを製造することができる。
１ 半導体基板
２ 素子分離構造
３，４，４１〜４３ ウェル
５ 第１のゲート絶縁膜
６，４４，４５ レジスト
６ａ，４４ａ，４５ａ 開口
６ｂ，４４ｂ，４５ｂ レジストパターン
７ 第２のゲート絶縁膜
８ ゲート電極
９，１０，４７〜４９ ソース／ドレイン
１１，１２，５１〜５３ 活性領域
２１，２２ ２層膜
２３ ３層膜
３１〜３３ ノズル
４６ 第３のゲート絶縁膜
２ 素子分離構造
３，４，４１〜４３ ウェル
５ 第１のゲート絶縁膜
６，４４，４５ レジスト
６ａ，４４ａ，４５ａ 開口
６ｂ，４４ｂ，４５ｂ レジストパターン
７ 第２のゲート絶縁膜
８ ゲート電極
９，１０，４７〜４９ ソース／ドレイン
１１，１２，５１〜５３ 活性領域
２１，２２ ２層膜
２３ ３層膜
３１〜３３ ノズル
４６ 第３のゲート絶縁膜
Claims (8)
- ゲート絶縁膜の膜厚が異なる少なくとも２種のトランジスタを備える半導体装置の製造方法であって、
半導体基板の上方の第１の活性領域及び第２の活性領域に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の表面にシンナーを塗布する工程と、
前記シンナーが塗布された前記第１のゲート絶縁膜上で、前記第１の活性領域上に相当する部位にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２の活性領域上の前記第１のゲート絶縁膜をウェットエッチングし、前記第１のゲート絶縁膜の前記第２の活性領域上の部分を除去する工程と、
第２のゲート絶縁膜を形成し、前記第２のゲート絶縁膜のみ形成された領域と、少なくとも前記第１及び第２のゲート絶縁膜が積層された領域とを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第１及び第２のゲート絶縁膜をそれぞれ熱酸化法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記エッチングがウェットエッチングであることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記シンナーの単位面積あたりの塗布量を６×１０-5ｃｃ／ｃｍ2以上の値とすることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
- 前記シンナーを塗布する工程において、前記半導体基板をノズルに対して回転させながら、前記ノズルから前記シンナーを供給することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
- 前記回転中心部と回転周縁部との間の半径方向に前記ノズルを移動させながら前記シンナーを供給することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記ノズルの供給口が前記回転の半径方向に複数並設されており、前記各供給口から同時に又は順次に前記シンナーを供給することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記ノズルの供給口が前記回転の半径方向に線状に設けられており、前記供給口から前記シンナーを供給することを特徴とする請求項５に記載の半導体装置の製造方法。
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