JP4289988B2 - 発振回路 - Google Patents

Description

本発明は電池駆動の機器類に使用する発振回路に係り、特に低消費電力化を要する半導体集積回路装置に組み込むのに好適な低振幅の発振回路に関するものである。

図４に従来の発振回路を示し、以下にその説明をする。この従来例は、特許文献１の図１で開示されたものであり、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２で発振ゲート２０を構成し、発振ゲート２０は第１の電流抑制回路（ＰＭＯＳトランジスタ６１と抵抗７２）を介してＶＣＣ電源（第１の電源）につながり、第２の電流抑制回路（ＮＭＯトランジスタ６２と抵抗７３）を介してＧＮＤ（第２の電源）につながる。発振ゲート２０の入力と出力の間には帰還抵抗３と発振子４が接続され、また発振ゲート２０の入力とＧＮＤの間には入力側コンデンサＣ１が、発振ゲート２０の出力とＧＮＤの間には出力側コンデンサＣ２が接続されている。ここで発振ゲート２０の出力は帰還抵抗３と発振子４を介して入力側に帰還することで発振する。
特開平６−１２０７３２号公報（図１）

比較器７１は、発振ゲート２０の出力を入力として、トランジスタ６１、６２のＯＮ／ＯＦＦの制御を行う。比較器７１は、発振ゲート２０の出力と基準閾値との比較を行い、基準閾値よりも出力が小さいときに、トランジスタ６１、６２をＯＮにし、抵抗７２、７３を短絡状態にし、基準閾値よりも出力が大きいときにトランジスタ６１、６２をＯＦＦとする。ここで基準閾値を発振が立ち上がるまでの発振ゲート２０の出力値に設定しておくことで、発振が立ち上がるまでは、抵抗７２、７３が短絡されて発振ゲートには大きい電流が流れて発振の立ち上がりを速める。一方、発振が立ち上がった後では、トランジスタ６１、６２がＯＦＦとなることで、抵抗７２、７３が発振ゲート２０に直列に挿入となり、その抵抗７２、７３により抑制された小さな電流が流れる。この結果、発振中には小さな消費電流となり、低消費電力化を達成する。

上記従来例は、低電流化で低消費電力化をはかった例であるが、ゲート側にコンデンサ（Ｃ１）及びドレイン側コンデンサ（Ｃ２）の充放電電流の低減の観点はない。回路の消費電流に対する充放電電流の占める割合は大きく、その低減が望まれる。

電力・水道・ガス等のマイコンメータや公営施設の各種モニタ、センサ等は、電池駆動の例が多く、電池の長寿命化が不可欠である。電池の長寿命化をはかるには、電池の品質によっても定まるが、継続して低消費電力での使用が重要である。

例えば、上記機器において、主たる動作時間に比べて待機時間の長いものがある。待機時間中にあってもある種の動作をさせており、この間も電力消費がある。例えば、主たる動作中にはある発振器が発振を行ってその動作を継続しており、待機時間中にはその発振器と異なる別の発振器（例えば数１０ＫＨｚの低周波発振器）で動作させて待機動作を継続させる例がある。この待機中の低消費電力化は電池の長寿命化につながる。

本発明の目的は、電池駆動のマイコンメータや各種モニタセンサ等で使用する発振回路に係り、特にその電池の長寿命化を可能にする発振回路を提供することにある。
更に本発明の目的は、充放電電流の低減によって低消費電力化を可能にする発振回路を提供することにある。

本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳインバータで構成され、発振出力を行う発振ゲートと、その発振ゲートのＰＭＯＳトランジスタのソース端子と第１の電源との間に入れた第１の振幅抑制回路と、ＮＭＯＳトランジスタのソース端子と第２の電源との間に入れた第２の振幅抑制回路と、発振ゲートの出力の振幅を第１の電源と第２の電源の電位差による増幅する振幅増幅回路を備え、その増幅回路は発振ゲートを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β比に合わせたＣＭＯＳインバータで構成され、且つ、該ＣＭＯＳインバータを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値は発振ゲートを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値より小さいことを特徴とする発振回路を開示する。

更に本発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳインバータで構成され、発振出力を行う発振ゲートと、その発振ゲートのＰＭＯＳトランジスタのドレイン端子と接続した第１の振幅抑制回路と、ＮＭＯＳトランジスタのドレイン端子と接続した第２の振幅抑制回路と、第１の振幅抑制回路と第２の振幅抑制回路を直列接続する手段と、その直列経路から取り出した発振出力端子と、発振ゲートの出力の振幅を第１の電源と第２の電源の電位差に増幅する振幅増幅回路を備え、その増幅回路は発振ゲートを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β比に合わせたＣＭＯＳインバータで構成され、且つ、該ＣＭＯＳインバータを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値は発振ゲートを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値より小さいことを特徴とする発振回路を開示する。

本発明は、発振ゲートを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのソース側、またはドレイン側に振幅抑制回路を入れることにより、発振ゲートの振幅が抑えられ、発振ゲートの入力側コンデンサ及び出力側コンデンサの充放電電流が低減できる。また、抑制された振幅は振幅増幅回路によって増幅され、電源電圧の振幅を出力することができる。さらに発振開始をより早くしたい場合は、振幅抑制回路を発振開始時のみ無効にする回路を設けることにより、早期に発振開始して且つ発振開始後は振幅を抑えて低消費電力で発振させることが可能となる。

電池駆動の電力・水道・ガス等の積算メータ等で使用するマイコンメータにおいては、一定時間ごとに流量を計測する方法がありその場合、時間経過を刻む時計機能の消費電流が、メータ全体の消費電流のほとんどを占めている。
本願の発振回路はメータの時計機能に用いられる発振回路であり、その低消費電流化は電池寿命を決める重要な課題である。

このような例は、監視用モニタの例等でもありうる。図７には、マイコンメータを含む監視用モニタ（又は計測モニタ）１００への適用例を示す。事象１０５は、カメラ等では風景であり、マイコンメータではその流量成分等である。電池１０１は、例えばボタン型電池であり、発振回路１０２は本願の図１〜図４の如き発振回路である。監視部１０３は、カメラやガスの流量計測部であり、この結果を記録するのが記録部１０４である。
電池１０１は、発振回路１０２の電源、及び監視部（計測部）１０３への電源を供給する。発振回路１０２が時計としてのクロック源となる。この発振回路１０２は、常時継続的に時を刻んでおり（クロック発生）、その時を刻むのに使用する電流を低減化するのが本願のねらいである。

図１は本発明の最良の形態例を示す。この形態例は、図４の回路に対して、発振ゲート２０に直列に振幅制限回路５１、５２を設け、発振ゲート２０の出力側に振幅増幅回路９を設けたものである。

更に詳述する。
図１において、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２で発振ゲート２０を構成し、ＰＭＯＳトランジスタ１のソースとＶＣＣ電源の間に振幅抑制回路５１を接続する。振幅抑制回路５１はゲートとドレインをＰＭＯＳトランジスタ１のソースと接続し、ソースをＶＣＣ電源に接続したＰＭＯＳトランジスタ７で構成している。ＮＭＯＳトランジスタ２のソースとＧＮＤの間に振幅抑制回路５２を接続し、振幅抑制回路５２はゲートとドレインをＮＭＯＳトランジスタ２のソースと接続し、ソースはＧＮＤと接続したＮＭＯＳトランジスタ８で構成している。発振ゲート２０の入力端子とＧＮＤの間に入力側コンデンサＣ１を、発振ゲート２０の出力端子とＧＮＤの間に出力側コンデンサＣ２を接続し、また発振ゲート２０の入力端子と出力端子の間には帰還抵抗３と発振子４を接続している。さらに発振ゲート２０の出力端子に振幅増幅回路９を接続し、振幅増幅回路９の出力を出力端子ＣＫＯＵＴとする。振幅増幅回路９はＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２でＣＭＯＳインバータを構成している。

以下、動作を説明する。ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２で構成している発振ゲート２０、帰還抵抗３、入力側コンデンサＣ1、出力側コンデンサＣ２、及び発振子４で構成した部分は、従来回路の構成と同じであり、その動作についても同じであるため説明を省略する。本実施例では、ＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２で構成された発振ゲート２０は、ＰＭＯＳトランジスタ７のゲートとドレインを接続した振幅抑制回路５１と、ＮＭＯＳトランジスタ８のゲートとドレインを接続した振幅抑制回路５２を介して電源ＶＣＣ及びＧＮＤに接続されているため、電源ＶＣＣからＰＭＯＳトランジスタ７のスレショルド（閾値）電圧Ｖｔｈだけ降下した電位と、ＧＮＤからＮＭＯＳトランジスタ８のスレショルド電圧Ｖｔｈだけ浮き上がった電位の間で振幅する。振幅が小さければ入力側コンデンサＣ１及び出力側コンデンサＣ２の充放電電流もその分小さくなり、消費電力が低減される。

これを図５の説明図と図６との波形図で説明する。図５は、トランジスタ１、２、７、８とより成る直列回路でのドレイン及びソースの各電位を示す。トランジスタ７、８が導通している状態では、発振ゲート２０のトランジスタ１のドレイン側は電位（Ｖｃｃ−Ｖｔｈ）であり、トランジスタ２のソース側は、電位Ｖｔｈであり、発振ゲート２０は、図６の如く、（Ｖｃｃ−Ｖｔｈ）とＶｔｈとの間で発振を繰り返す。この結果、振幅抑制回路５１、５２の存在しない回路（図４）にあっては、ＶｃｃとＧＮＤとの間で発振を繰り返すが、図１の形態例では、上下にそれぞれＶｔｈ分だけ振幅が小さくなった発振となり、振幅の低下をはかれる。
かかる振幅の低下の結果、コンデンサＣ１とＣ２とによる充放電電流が小さくなり、消費電力の低下を達成できる。

振幅増幅回路９は、抑制された発振ゲート２０の（Ｖｃｃ−Ｖｔｈ）とＶｔｈとによる振幅を電源ＶＣＣとＧＮＤ間の電位差（即ち、振幅の抑制をはからない元の電位差）に増幅する回路である。ＣＭＯＳインバータで構成する振幅増幅回路９に、電源ＶＣＣとＧＮＤ間の電位差よりも小さい振幅を入力すると、貫通電流が増大して低消費電力にならないため、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の増幅率βを発振ゲート２０を構成しているＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２のβより小さくすることで対策する。発振ゲート２０は振幅抑制回路５１,５２で抑制されているためＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の増幅率βは大きくてよく（これはコンデンサＣ１とＣ２−例えば１０数ＰＦ−の負荷を駆動する大きさ）、振幅増幅回路９の負荷容量は極めて小さいので（チップ内のＭＯＳのゲート容量程度の大きさ）、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の増幅率βは小さくても振幅増幅が可能となる。また抑制された発振ゲート２０の出力を振幅増幅回路９に伝播させるため、発振ゲート２０を構成するＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２の増幅率β比と、振幅増幅回路９を構成しているＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２のβ比を合わせている。

なお、振幅抑制回路５１,５２については、本実施例ではＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８で構成したが、その他に、図１のブロック５１、５２の内部に示すようにダイオード素子３０,３１、ＭＯＳ抵抗３２,３３、定電流回路３４,３５でも同様な効果を得ることができる。
まず、ダイオード素子３０,３１を使用した場合はダイオード素子の順電圧降下ＶＦだけ振幅を抑制することができる。また、ＭＯＳ抵抗３２,３３を使用した場合はＭＯＳのチャネル長を大きくすることによりオン抵抗が大きくなって電流が抑制され、負荷の充放電時定数が大きくなって振幅の傾きが小さくなり、結果的に振幅が抑制される。さらに、定電流回路３４,３５を使用した場合もＭＯＳ抵抗３２,３３の場合と同様に、負荷の充放電時定数が小さくなって振幅の傾きが小さくなり、振幅が抑制される。

本発明の第２の実施の形態例を図２により説明する。
図２は図１の振幅増幅回路９の構成のみを変えたものである。なおこの振幅増幅回路９は特開平１１−１６３６３２号公報に記載されている増幅回路である。以下構成につき説明する。ＰＭＯＳトランジスタ１３とＰＭＯＳトランジスタ１５の互いのゲートを接続しＰＭＯＳトランジスタ１３側のゲート，ドレインを短絡接続して成る第１のカレントミラー回路と、ＰＭＯＳトランジスタ１３のドレインとＧＮＤとの間に接続するバイアス電流源１７と、ＮＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６の互いのゲートを接続しＮＭＯＳトランジスタ１４側のゲート，ドレインを短絡接続して成る第２のカレントミラー回路と、ＮＭＯＳトランジスタ１４のドレインと電源ＶＣＣとの間に接続するバイアス電流源１８と、ＰＭＯＳトランジスタ１３のドレインとＰＭＯＳトランジスタ１とＮＭＯＳトランジスタ２からなるＣＭＯＳインバータ、つまり発振ゲート２０の出力との間に接続するカップリング容量Ｃ３と、ＮＭＯＳトランジスタ１４のドレインとＣＭＯＳインバータの出力との間に接続するカップリング容量Ｃ４と、を設けＰＭＯＳトランジスタ１５ドレインとＮＭＯＳトランジスタ１６ドレインとを接続して発振出力端子ＣＫＯＵＴに接続している。

以下本実施の形態例の動作につき説明する。なお振幅増幅回路以外の部分ついては上記第１の実施の形態例同様であるので説明は省略する。上記第１のカレントミラー回路と第２のカレントミラー回路のミラー比が同じになる様各ＭＯＳトランジスタ寸法が設定され、またバイアス電流源１７，１８の各電流値が同程度に設定されているものとすると、各カレントミラー回路出力すなわちＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１６のドレイン電流はほぼ等しい状態となる。この状態において、振幅増幅回路１０に抑制された振幅が入力されたときの動作を以下説明する。なお、ここでバイアス電流源１７，１８はＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４を能動状態におくためのバイアス電流を供給する。まず発振ゲート２０の出力が上昇方向に振れると、カップリング容量Ｃ３，Ｃ４はそれぞれ発振ゲート２０出力からＰＭＯＳトランジスタ１３ドレインへ、及び発振ゲート２０出力からＮＭＯＳトランジスタ１４ドレインへ向かう変位電流が生じる。これによりＰＭＯＳトランジスタ１３側のドレイン電流は減衰方向、ＮＭＯＳトランジスタ１４側のドレイン電流は増加方向に変動し、その電流変動はミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ１６のドレイン電流変動となる。その結果ＮＭＯＳトランジスタ１６のドレイン電流駆動能力がＰＭＯＳトランジスタ１５のドレイン電流駆動能力を上回ることになり出力端子ＣＫＯＵＴの動作点は急速にＧＮＤ電位に向かって下降する。次いで発振ゲート２０が下降方向に振れると、カップリング容量Ｃ３，Ｃ４にはそれぞれＰＭＯＳトランジスタ１３ドレインから発振ゲート２０出力へ、及びＮＭＯＳトランジスタ１４ドレインから発振検出ゲート２０出力へ向かう変位電流が生じる。これによりＰＭＯＳトランジスタ１３側のドレイン電流は増加方向、ＮＭＯＳトランジスタ１４側のドレイン電流は減衰方向に変動し、その電流変動はやはりミラー比倍されてそれらとカレントミラー接続したＰＭＯＳトランジスタ１５及びＮＭＯＳトランジスタ１６のドレイン電流変動となる。その結果今度はＰＭＯＳトランジスタ１５のドレイン電流駆動能力がＮＭＯＳトランジスタ１６のドレイン電流駆動能力を上回ることになり、出力端子ＣＫＯＵＴの動作点は急速に電源ＶＣＣ電位に向かって上昇する。
本実施例によれば、カップリング容量Ｃ３，Ｃ４により、発振ゲート２０の動作点に関係なく振幅を増幅することができ、振幅抑制回路５１，５２のバランス精度も必要としないため設計が容易にできる。また、実施の形態例１に比べて増幅効率も向上する。

本発明の第３の実施の形態例を図３により説明する。
図３は本発明の第１の実施例のうち、発振ゲート２０と振幅抑制回路５１,５２の接続を変えたものである。以下構成につき説明する。発振ゲート２０を構成するＰＭＯＳトランジスタ１のソースを電源ＶＣＣに接続し、ＮＭＯＳトランジスタ２のソースはＧＮＤに接続する。振幅抑制回路５１はＰＭＯＳトランジスタ１と接続し、振幅抑制回路５２はＮＭＯＳトランジスタ２のドレインと接続し、振幅抑制回路５１と振幅抑制回路５２の共通接続と振幅増幅回路９の入力を接続している。
以下本実施の形態例の動作とその効果につき説明する。発振ゲート２０と振幅抑制回路５１，５２以外の部分は実施例１と構成が同じであり、動作も同じであるため省略する。発振ゲート２０と振幅抑制回路５１,５２は、実施の形態例１と配置の順序が違うものの、直列に接続されているため、例えば振幅抑制回路５１,５２にダイオード素子を使用した場合でも、ＶＣＣ電源またはＧＮＤと発振振幅の電位差が順電圧降下ＶＦ以下になることはなく、その分が振幅抑制効果分になる点では実施例１と同じである。よって、本実施の形態例により実施の形態例１と同等な消費電力低減効果が得られることになる。

本発明の発振回路は、マイコンメータやモニタ、センサ等の電池駆動機器の発振回路として利用でき、電池の長寿命化をはかれる。

本発明の第１の実施例の構成を示す回路図である。 本発明の第２の実施例の構成を示す回路図である。 本発明の第３の実施例の構成を示す回路図である。 従来例を示す回路図である。 図１の動作説明図である。 図１の回路での波形図である。 本発明の発振回路の、マイコンメータやカメラ等の監視用モニタへの適用例図である。

符号の説明

１、７、１１、１３、１５ ＰＭＯＳトランジスタ
２、８、１２、１４、１６ ＮＭＯＳトランジスタ
３ 帰還抵抗
４ 発振子
９ 振幅増幅回路
２０ 発振ゲート
３０、３１ ダイオード素子
３２、３３ ＭＯＳ抵抗
３４、３５ 定電流回路
５１、５２ 振幅抑制回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４ コンデンサ
Ｖｃｃ 電源
ＣＫＯＵＴ 発振回路出力

Claims (2)

1. ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳインバータで構成され、発振出力を行う発振ゲートと、その発振ゲートのＰＭＯＳトランジスタのソース端子と第１の電源との間に入れた第１の振幅抑制回路と、ＮＭＯＳトランジスタのソース端子と第２の電源との間に入れた第２の振幅抑制回路と、発振ゲートの出力の振幅を第１の電源と第２の電源の電位差による増幅する振幅増幅回路を備え、その増幅回路は発振ゲートを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β比に合わせたＣＭＯＳインバータで構成され、且つ、該ＣＭＯＳインバータを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値は発振ゲートを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値より小さいことを特徴とする発振回路。
2. ＰＭＯＳトランジスタとＮＭＯＳトランジスタを含むＣＭＯＳインバータで構成され、発振出力を行う発振ゲートと、その発振ゲートのＰＭＯＳトランジスタのドレイン端子と接続した第１の振幅抑制回路と、ＮＭＯＳトランジスタのドレイン端子と接続した第２の振幅抑制回路と、第１の振幅抑制回路と第２の振幅抑制回路を直列接続する手段と、その直列経路から取り出した発振出力端子と、発振ゲートの出力の振幅を第１の電源と第２の電源の電位差に増幅する振幅増幅回路を備え、その増幅回路は発振ゲートを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β比に合わせたＣＭＯＳインバータで構成され、且つ、該ＣＭＯＳインバータを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値は発振ゲートを構成しているＰＭＯＳトランジスタとＮＭＯＳトランジスタの増幅率β値より小さいことを特徴とする発振回路。

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