JP4288135B2 - Mos型イメージセンサ - Google Patents

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Description

本発明は、入射する光信号を電気信号として検出するMOS型イメージセンサに係り、特に、電気信号読出用周辺回路の回路規模と配線数を少なくしたMOS型イメージセンサに関する。
CMOSイメージセンサを代表とするMOS型イメージセンサは、デジタルスチルカメラやデジタルビデオカメラ、更に近年では携帯電話機搭載の小型デジタルカメラの固体撮像素子として使用されている。
図5は、一般的なMOS型イメージセンサの表面模式図である。図示するMOS型イメージセンサ10は、受光面11の右辺側に垂直走査回路12が設けられ、下辺側に水平走査回路等13が設けられている。受光面11には、縦横に走る配線14が多層プロセスで設けられ、これら配線14を避けた領域15、即ち、格子状となる配線14によって画成された各領域15(この明細書では、領域15の個々を1つの「画素」ということにする。)内に入射してくる光信号を、各領域15下部(紙面の下側)に設けられた光電変換素子(フォトダイオード)によって電気信号に変換する様になっている。
個々の領域15内には、通常、1個の光電変換素子と、この光電変換素子から信号を読み出す周辺回路とが設けられる。図6は、下記特許文献1に記載されている光電変換素子及び周辺回路の等価回路図であり、1個の光電変換素子18に、3個のトランジスタ19,20,21が接続されている。また、これらトランジスタ18,20,21に接続される配線として、VDD,リセットRST,X選択,読出信号の4本が必要となっている。
下記特許文献2に記載されたMOS型イメージセンサは、1画素内に3つのフォトダイオードR,G,Bを深さ方向に積層し、赤色(R),緑色(G),青色(B)の各光電変換信号を各フォトダイオードから得る様にしている。図7は、この従来技術の各画素における等価回路図である。各フォトダイオード用に3個で計9個のトランジスタM1〜M9が必要となり、各トランジスタに接続される配線として、VCC,VP,リセット,ROW選択R,ROW選択G,ROW選択B,読出(Col)の計7本が必要となっている。
米国特許第5471515号公報 米国特許第5965875号公報
近年の固体撮像素子は高画素化,高密度化が進行し、隣接する配線14間の距離が短くなって入射光の波長オーダになってきたため、フォトダイオードに到達する入射光量が少なくなり感度低下を引き起こしている。このため、1画素内に複数のフォトダイオードを設け、1画素から複数色の光電変換信号を得る構成にすると、図5に示す個々の領域15の開口を広くできるため、感度的に有利となる。
しかしその一方で、配線数や1画素内に設けるトランジスタ数が多くなると、多層プロセスが必要になって製造歩留まりが悪くなるという問題が生じる。この歩留まりは、製造工程数を減らすことで改善できるため、配線数やトランジスタ数を減らす必要がある。
本出願人は先に、1画素内に2個のフォトダイオードを設けるMOS型イメージセンサを提案(特願2003―72102,特願2003―130732)している。1画素内に2個のフォトダイオードを設けた場合、通常は6個のトランジスタと6本の配線数が必要になるが、この様なMOS型イメージセンサの製造歩留まりを向上させるために、トランジスタ数と配線数を低減するのが望まれる。
本発明の目的は、1画素内に2つのフォトダイオードを設ける共に配線数とトランジスタ数とを低減したMOS型イメージセンサを提供することにある。
本発明のMOSイメージセンサは、アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成し、各画素に第1,第2の2つの光電変換素子を設けたMOS型イメージセンサにおいて、前記第1の光電変換素子に接続され該第1の光電変換素子の残留不要電荷を排出する第1のリセット用トランジスタ及び前記第2の光電変換素子に接続され該第2の光電変換素子の残留不要電荷を排出する第2のリセット用トランジスタと、読出信号印加時に導通状態となる1つの駆動用トランジスタと、前記第1の光電変換素子にゲートが接続され該光電変換素子の蓄積電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第1の信号配線との間に流す第1の読出トランジスタと、前記第2の光電変換素子にゲートが接続され該光電変換素子の蓄積電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第2の信号配線との間に流す第2の読出トランジスタとを前記画素の各々に設けて各画素のトランジスタ数を計5個としたことを特徴とする。
この構成により、1画素内に2つの光電変換素子を設けてもトランジスタ数を減らすことができ、製造コストの低減や製造工程数の減少による歩留まりアップを図ることが可能となる。
本発明のMOSイメージセンサは、前記画素間を垂直方向に仕切る前記配線の数を3本、水平方向に仕切る配線の数を2本とし、該垂直方向3本の配線のうち2本を前記第1,第2の信号配線、残り1本を前記電源線とし、前記水平方向2本の配線を、前記第1,第2のリセット用トランジスタに共通にリセット信号を印加する配線と、前記駆動用トランジスタに読出信号を印加して前記導通状態にする配線とで構成されることを特徴とする。
この構成により、更に製造コストの低減と歩留まりアップを図ることが可能となる。
本発明のMOSイメージセンサは、アレイ状に配列された複数の画素を半導体基板に形成すると共に、各画素間を垂直方向に仕切る3本の配線及び水平方向に仕切る2本の配線を形成し、各画素に第1,第2の2つの光電変換素子を設けたMOS型イメージセンサにおいて、
光電変換素子対応に設けられ選択信号の印加時に対応する前記光電変換素子の蓄積電荷を後段に出力する第1,第2の制御用トランジスタと、読出信号の印加時に導通状態となる駆動用トランジスタと、該駆動用トランジスタを介して電源線と信号配線との間に接続された1つの読出用トランジスタであって前記第1,第2の制御用トランジスタのうち前記選択信号で選択された制御用トランジスタから出力された前記蓄積電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して前記電源線と前記信号配線との間に流す読出用トランジスタと、該読出用トランジスタのゲートに印加されていた前記蓄積電荷をリセット信号印加時に排出する1つのリセット用トランジスタとを前記画素の各々に設けて各画素のトランジスタ数を計5個とし、
垂直方向に隣接する2画素の各前記第1の制御用トランジスタに共通に前記選択信号を印加する前記水平方向の配線、垂直方向に隣接する2画素の各前記リセット用トランジスタにリセット信号を印加する前記水平方向の配線、垂直方向に隣接する2画素の各前記第2の制御用トランジスタに共通に前記選択信号を印加する前記水平方向の配線、垂直方向に隣接する2画素の各前記駆動用トランジスタに前記読出信号を共通に印加する前記水平方向の配線の計4本の配線を2本づつに分け交互に前記各画素間に形成して前記水平方向に仕切る2本の配線構成とし、
垂直方向に隣接する2画素の各前記読出用トランジスタに接続された前記信号配線を別の信号配線として形成すると共に2本の該信号配線と前記電源線とで前記垂直方向に仕切る3本の配線構成としたことを特徴とする。
この構成により、1画素内に2つの光電変換素子を設けても1画素内に設ける必要のあるトランジスタ数を減らすことができ、製造コストの低減と歩留まりアップを図ることが可能となる。
本発明によれば、1画素内に2つの光電変換素子を設けてもトランジスタ数は倍の6個ではなく5個となるため、製造コストの低減と歩留まりアップを図ることが可能となる。
以下、本発明の一実施形態について、図面を参照して説明する。
図1は、本発明の第1実施形態に係るMOS型イメージセンサの画素部の等価回路図であり、この例では4画素分を図示している。図示する例では、半導体基板上に第1画素30と第2画素40と第3画素50と第4画素60とが方形に配置されており、各画素間には、垂直方向に延びる3本の配線3,4,5と、横方向に延びる2本の配線6,7の、計5本の配線が設けられている。配線4には電源電圧VDDが印加されており、配線6にはリセット信号が印加され、配線7にはROWセレクト信号が印加される。信号配線3,5は信号読出用の配線である。
第1画素30内には2つのフォトダイオード31,32が設けられており、その右隣の第2画素40内にも2つのフォトダイオード41,42が設けられている。
今、フォトダイオード31が“Color 1”の光信号を電気信号に変換し、フォトダイオード32が“Color 2”の光信号を電気信号に変換し、フォトダイオード41が“Color 3”の光信号を電気信号に変換し、フォトダイオード42が“Color 4”の光信号を電気信号に変換するものとする。
同様に、第1画素30の下側の第3画素50内にはフォトダイオード51,52が設けられ、その右隣の第4画素60内にはフォトダイオード61,62が設けられている。フォトダイオード51,52,61,62は、その上段の画素30,40とは逆に、夫々、“Color 3”,“Color 4”,“Color 1”,“Color 2”の光信号を電気信号に変換する。
画素30内の周辺部にはリセット回路やフローティングディフュージョンアンプ用を構成する5つのMOSトランジスタ33〜37が設けられ、画素40内の周辺部にも5つのMOSトランジスタ43〜47が設けられ、画素50内の周辺部にも5つのMOSトランジスタ53〜57が設けられ、画素60内の周辺部にも5つのMOSトランジスタ63〜67が設けられる。各画素内での5つのMOSトランジスタの接続構成は同じであるため、以下、画素30についてのみ説明する。
図1に示す実施形態は、画素内に設けられた2つのフォトダイオード31,32から夫々の色信号を読み出す時に、2つのフォトダイオード31,32のROWセレクトとリセットとを夫々共通化して、2色の色信号を別々の信号配線3,5に出力する様になっている。
即ち、リセット用のMOSトランジスタ33,34のゲートは、リセット信号が印加される配線6に共通に接続され、トランジスタ33,34の各ソースは配線4に接続され、トランジスタ33のドレインはフォトダイオード31のカソード及び信号読出用のMOSトランジスタ35のゲートに接続され、トランジスタ34のドレインはフォトダイオード32のカソード及び信号読出用のMOSトランジスタ36のゲートに接続される。
トランジスタ35のドレインは信号配線3に接続され、トランジスタ36のドレインは信号配線5に接続される。また、トランジスタ35,36の各ソースは共通に駆動用のMOSトランジスタ37のドレインに接続され、トランジスタ37のゲートはROWセレクト信号用の配線7に接続され、トランジスタ37のソースは電源配線4に接続される。
図2は、ローリング電子シャッタを図1のMOS型イメージセンサに適用して各フォトダイオードから光電変換信号を読み出すときのタイミングチャートである。ローリング電子シャッタでは、アレイ状に配置された多数の画素に対して、上段の画素行から順に少しずつタイミングをずらして、リセットパルス信号とROWセレクト信号(信号読出信号)とが印加される。
図1の構成において、n=1のタイミングでリセットパルス信号が第1画素30と第2画素40とに印加される。リセットパルス信号のオン中に、トランジスタ33,34,43,44が導通状態となり、各フォトダイオード31,32,41,42に蓄積されている不要電荷が配線4に廃棄される。
各フォトダイオード31,32,41,42は、リセットパルス信号のオフのタイミングから露光を開始し、所定露光時間後に、第1画素30と第2画素40にROWセレクト信号が印加される。
各フォトダイオード31,32,41,42には、露光量に応じた電荷が蓄積され、所定露光時間後にROWセレクト信号が印加されると、トランジスタ37,47がオンされる。これにより、フォトダイオード31の蓄積電荷に応じた電流が、電源配線4→トランジスタ37→トランジスタ35→配線3と流れ、フォトダイオード32の蓄積電荷に応じた電流が、電源配線4→トランジスタ37→トランジスタ36→配線5と流れる。同様に、フォトダイオード41の蓄積電荷に応じた電流が、電源配線4→トランジスタ47→トランジスタ45→配線3と流れ、フォトダイオード42の蓄積電荷に応じた電流が、電源配線4→トランジスタ47→トランジスタ46→配線5と流れる。
このようにして、フォトダイオード31の蓄積電荷に応じた“Color 1”の信号がsignal 1として信号配線3に出力され、フォトダイオード32の蓄積電荷に応じた“Color 2”の信号がsignal 2として信号配線5に出力される。同様に、フォトダイオード41の蓄積電荷に応じた“Color 3”の信号がsignal 3として画素40の右隣の信号配線3に出力され、フォトダイオード42の蓄積電荷に応じた“Color 4”の信号がsignal 4として画素40の右隣の信号配線5に出力される。
n=1から若干遅れた次のタイミングのn=2で、リセットパルス信号が第3画素50と第4画素60に印加され、このリセットパルス信号のオフから上記の所定露光時間と同一時間後にROWセレクト信号が第3画素50と第4画素60に印加される。
これにより、上記と同様にして、トランジスタ55に接続された信号配線3にフォトダイオード51の蓄積電荷(Color 3)に応じたsignal 1が出力され、トランジスタ56に接続された信号配線5にフォトダイオード52の蓄積電荷(Color 4)に応じたsignal 2が出力される。同様に、トランジスタ65に接続された信号配線3にフォトダイオード61の蓄積電荷(Color 1)に応じたsignal 3が出力され、トランジスタ66に接続された信号配線5にフォトダイオード62の蓄積電荷(Color 2)に応じたsignal 4が出力される。
以下、順に、n=3,n=4,…のタイミングでMOS型イメージセンサの各画素から各フォトダイオードの蓄積電荷に応じた信号を読み出す。図1に示すMOS型イメージセンサでは、第1画素30と第2画素50とが交互に垂直方向に並び、第2画素40と第4画素60とが交互に垂直方向に並ぶため、signal 1としては、上段の画素から順に読み出されたColor 1,Color 3,Color 1,Color 3,……の信号が並び、signal 2としては、Color 2,Color 4,Color 2,Color 4,……の信号が並び、signal 3としては、Color 3,Color 1,Color 3,Color 1,……の信号が並び、signal 4としては、Color 4,Color 2,Color 4,Color 2,……の信号が並ぶ。これら読み出された信号は、図5に示す回路13に取り込まれ、A/D変換等された後に、MOS型イメージセンサから画像信号として出力される。
この様に、1画素内に2つのフォトダイオードを有する本実施形態のMOS型イメージセンサでは、各画素内に5個のトランジスタを設ければよく、また、配線数も5本となるため、製造工程数が減り、製造歩留まりが向上する。
尚、上記の実施形態では、ローリング電子シャッタを適用したときの露光と信号読出のタイミングを説明したが、ローリング電子シャッタではなく、メカニカルシャッタで各画素のフォトダイオードを同一のタイミングで露光し、順に読み出すことも可能なことはいうまでもない。
図3は、本発明の第2実施形態に係るMOS型イメージセンサの画素部の等価回路図であり、図示する例では4画素分を示している。この実施形態でも、第1画素70と第2画素80と第3画素90と第4画素100とが方形に配置されており、各画素間には、垂直方向に延びる3本の配線23,24,25と、横方向に延びる2本の配線の計5本の配線が設けられている。
横方向に延びる2本の配線は、第1画素70及び第2画素80と、第3画素90及び第4画素100との間に設ける配線が配線26,27であり、第1画素70及び第2画素80とその上側に設ける画素との間の配線及び第3画素90及び第4画素100とその下側に設ける画素との間の配線が配線28,29である。
配線24には電源電圧VDDが印加され、配線26にはROWセレクト信号が印加され、配線28には第1セレクト信号(Select 1)が印加され、配線27には第2セレクト信号(Select 2)が印加され、配線29にはリセット信号が印加される。信号配線23,25に光電変換信号が出力される。
第1画素70内には2つのフォトダイオード71,72が設けられており、その右隣の第2画素80内にも2つのフォトダイオード81,82が設けられている。
本実施形態でも、フォトダイオード71が“Color 1”の光信号を電気信号に変換し、フォトダイオード72が“Color 2”の光信号を電気信号に変換し、フォトダイオード81が“Color 3”の光信号を電気信号に変換し、フォトダイオード82が“Color 4”の光信号を電気信号に変換する。
同様に、第1画素70の下側の第3画素90内にはフォトダイオード91,92が設けられ、その右隣の第4画素100内にはフォトダイオード101,102が設けられている。フォトダイオード91,92,101,102は、その上段の画素70,80とは逆に、夫々、“Color 3”,“Color 4”,“Color 1”,“Color 2”の光信号を電気信号に変換する。
画素70内の周辺部にはリセット回路やフローティングディフュージョンアンプ用を構成する5つのMOSトランジスタ73〜77が設けられ、画素80内の周辺部にも5つのMOSトランジスタ83〜87が設けられ、画素90内の周辺部にも5つのMOSトランジスタ93〜97が設けられ、画素100内の周辺部にも5つのMOSトランジスタ103〜107が設けられる。
画素70と画素80の夫々の内部トランジスタの接続構成は同じため、画素70についてのみ説明し、画素70と画素90とは内部トランジスタの接続構成は殆ど同じであるため、画素90については画素70との違いについてのみ説明する。
制御用のトランジスタ73のゲートは配線28に接続され、制御用のトランジスタ74のゲートは配線27に接続される。トランジスタ73のソースがフォトダイオード71のカソードに接続され、トランジスタ74のソースがフォトダイオード72のカソードに接続される。各トランジスタ73,74のドレインは共通にリセット用のトランジスタ75のドレイン及び信号読出用のトランジスタ76のゲートに接続され、トランジスタ75,76のソースが夫々電源配線24に接続され、トランジスタ75のゲートがリセット配線29に接続される。駆動用のトランジスタ77のゲートは配線26に接続され、ソースはトランジスタ76のドレインに、ドレインは配線23に接続される。
画素90においては、トランジスタ97のドレインは、画素右隣の配線23ではなく、画素左隣側の配線25に接続される。
図1に示す実施形態では、2色の信号を読み出す場合に夫々の色に対応した専用のソースフォロアのトランジスタ(図1の画素30でいえば、トランジスタ35,36)を設けているため、トランジスタ間に特性のバラツキが生じる虞がある。そこで、本実施形態では、この特性バラツキを回避するため、2色の信号の読み出しを、一つのソースフォロアのトランジスタ(図3の画素70でいえば、トランジスタ76)で読み出すこととしている。
図4は、ローリング電子シャッタを図3に示すMOS型イメージセンサに適用したときの信号読出のタイミングチャートである。このMOS型イメージセンサでは、先ず、1画面分の画像信号の読出に先立ち、リセット信号が配線29に印加され、リセット用の各トランジスタ75,85,95,105がオンされる。このリセット信号オン時に、第1セレクト信号(Select 1)のパルスが配線28に印加されると、トランジスタ73,83,93,103のオン中に、フォトダイオード71,81,91,101の不要電荷がリセット用の各トランジスタ75,85,95,105を通して電源配線24に排出される。そして、第1セレクト信号のオフのタイミングから、各フォトダイオード71,81,91,101は露光を開始する。
第1セレクト信号のオフ後に第2セレクト信号が配線27に印加されると、同様にして、フォトダイオード72,82,92,102の不要電荷が電源配線24に排出され、第2セレクト信号のオフのタイミングから、各フォトダイオード72,82,92,102は露光を開始する。以下、同様にして、リセット信号のオン中に各画素行対応のセレクト信号が対応配線に順に印加され、画像信号の読出前に、全画素の各フォトダイオードから不要電荷が廃棄される。
全画素の不要電荷廃棄後であって第1セレクト信号のオフ後の所定露光時間後に、再び第1セレクト信号が配線28に印加されるが、この第1セレクト信号の印加に先立ち、リセット信号はオフとなる。リセット信号は第1セレクト信号の印加直前までオンしてトランジスタ73〜76間の不要電荷を排出する。尚、リセット信号は、次の画面の撮影露光開始時にオンされる。第1セレクト信号の印加よってフォトダイオード71から読み出された蓄積電荷は、トランジスタ73のドレインとトランジスタ76のゲートとの間に保持されることになる。そして、次のタイミングでROWセレクト信号が配線26に印加されると、トランジスタ77が導通状態となり、フォトダイオード71の蓄積電荷に応じた電流が電源配線24→トランジスタ76→トランジスタ77→配線23と流れ、Color 1の信号が配線23にsignal 1として出力される。
同様にして、画素80のフォトダイオード81のColor 3の蓄積電荷に応じた信号が配線24にsignal 3として出力され、画素90のフォトダイオード91のColor 3の蓄積電荷に応じた信号が配線25にsignal 4として出力され、画素100のフォトダイオード101のColor 1の蓄積電荷に応じた信号が配線25にsignal 2として出力される。
上述の様にして信号読出を行ったROWセレクト信号がオフになった後、第2セレクト信号が配線27に印加される。これにより、今度は、フォトダイオード72,82,92,102の蓄積電荷が、トランジスタ76,86,96,106のゲート部分に読み出され、その後のROWセレクト信号の配線26への印加のタイミングで、各ダイオード72,82,92,102の蓄積電荷に応じた信号がトランジスタ77,87,97,107を通して対応する配線に出力される。以下、同様の動作を繰り返すことで、1画面分の画像信号がMOS型イメージセンサから読み出される。
尚、上述した実施形態では、ローリング電子シャッタを例に説明したが、メカニカルシャッタと図3のMOS型イメージセンサとを組み合わせて使用する場合には、リセット信号、第1,第2,…セレクト信号のタイミングを全てのRowにおいて同期して各画素の露光タイミングを同一にし、Row毎にセレクト信号を順にオンして上下に隣接する画素から2色の信号を読み出す動作を順次行う。また、画素内の2つのフォトダイオードは、色別の信号電荷を蓄積するものとして説明したが、これに限るものではない。
上述した各実施形態によれば、1画素に2つの光電変換素子を設け各画素における入射光の開口を大きくとって感度を向上させた場合に、1画素毎に設けるトランジスタ数を5個、配線数を5本とすることができるため、製造コストの低減を図ると共に製造工程数を減らして歩留まりアップを図ることができ、しかも、トランジスタに起因するノイズや特性バラツキも低減可能となる。
また、上述した第2の実施形態によれば、2つのフォトダイオードの信号電荷を1つのソースフォロアで読み出すことができ、ソースフォロアの特性バラツキの影響を回避可能となる。また、2つのソースフォロアの特性を合わせるためのレイアウト設計が不要となり、レイアウト設計の自由度が向上する。
本発明によれば、製造工程数を減らすことができるために製造コストの低減と歩留まりアップを図ることができるという効果を奏し、MOS型イメージセンサに適用すると有用である。
本発明の第1実施形態に係るMOS型イメージセンサの4画素分の等価回路図である。 図1に示すMOS型イメージセンサの動作タイミングチャートである。 本発明の第2実施形態に係るMOS型イメージセンサの4画素分の等価回路図である。 図3に示すMOS型イメージセンサの動作タイミングチャートである。 MOS型イメージセンサの表面模式図である。 従来のMOS型イメージセンサの1画素分の等価回路図である。 1画素に3つのフォトダイオードを設けた従来のMOS型イメージセンサの1画素分の等価回路図である。
符号の説明
3,5,23,25 信号配線
4,24 電源配線
6,29 リセット用配線
7,26 ROWセレクト用配線
27,28 セレクト信号用配線
30,40,50,60,70,80,90,100 画素
31,41,51,61,71,81,91,101,32,42,52,62,72,82,92,102 フォトダイオード(光電変換素子)
33〜37,43〜47,53〜57,63〜67,73〜77,83〜87,93〜97,103〜107 MOSトランジスタ

Claims (3)

  1. アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成し、各画素に第1,第2の2つの光電変換素子を設けたMOS型イメージセンサにおいて、前記第1の光電変換素子に接続され該第1の光電変換素子の残留不要電荷を排出する第1のリセット用トランジスタ及び前記第2の光電変換素子に接続され該第2の光電変換素子の残留不要電荷を排出する第2のリセット用トランジスタと、読出信号印加時に導通状態となる1つの駆動用トランジスタと、前記第1の光電変換素子にゲートが接続され該光電変換素子の蓄積電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第1の信号配線との間に流す第1の読出トランジスタと、前記第2の光電変換素子にゲートが接続され該光電変換素子の蓄積電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第2の信号配線との間に流す第2の読出トランジスタとを前記画素の各々に設けて各画素のトランジスタ数を計5個としたMOSイメージセンサ。
  2. 前記画素間を垂直方向に仕切る前記配線の数を3本、水平方向に仕切る配線の数を2本とし、該垂直方向3本の配線のうち2本を前記第1,第2の信号配線、残り1本を前記電源線とし、前記水平方向2本の配線を、前記第1,第2のリセット用トランジスタに共通にリセット信号を印加する配線と、前記駆動用トランジスタに読出信号を印加して前記導通状態にする配線とで構成される請求項1に記載のMOSイメージセンサ。
  3. アレイ状に配列された複数の画素を半導体基板に形成すると共に、各画素間を垂直方向に仕切る3本の配線及び水平方向に仕切る2本の配線を形成し、各画素に第1,第2の2つの光電変換素子を設けたMOS型イメージセンサにおいて、
    光電変換素子対応に設けられ選択信号の印加時に対応する前記光電変換素子の蓄積電荷を後段に出力する第1,第2の制御用トランジスタと、読出信号の印加時に導通状態となる駆動用トランジスタと、該駆動用トランジスタを介して電源線と信号配線との間に接続された1つの読出用トランジスタであって前記第1,第2の制御用トランジスタのうち前記選択信号で選択された制御用トランジスタから出力された前記蓄積電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して前記電源線と前記信号配線との間に流す読出用トランジスタと、該読出用トランジスタのゲートに印加されていた前記蓄積電荷をリセット信号印加時に排出する1つのリセット用トランジスタとを前記画素の各々に設けて各画素のトランジスタ数を計5個とし、
    垂直方向に隣接する2画素の各前記第1の制御用トランジスタに共通に前記選択信号を印加する前記水平方向の配線、垂直方向に隣接する2画素の各前記リセット用トランジスタにリセット信号を印加する前記水平方向の配線、垂直方向に隣接する2画素の各前記第2の制御用トランジスタに共通に前記選択信号を印加する前記水平方向の配線、垂直方向に隣接する2画素の各前記駆動用トランジスタに前記読出信号を共通に印加する前記水平方向の配線の計4本の配線を2本づつに分け交互に前記各画素間に形成して前記水平方向に仕切る2本の配線構成とし、
    垂直方向に隣接する2画素の各前記読出用トランジスタに接続された前記信号配線を別の信号配線として形成すると共に2本の該信号配線と前記電源線とで前記垂直方向に仕切る3本の配線構成としたことを特徴とするMOS型イメージセンサ。
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