JP4288140B2 - Ｍｏｓ型イメージセンサ - Google Patents

Description

本発明は、入射する光信号を電気信号として検出するＭＯＳ型イメージセンサに係り、特に、電子シャッタに完全対応可能で且つ電気信号読出用周辺回路の回路規模と配線数を少なくしたＭＯＳ型イメージセンサに関する。

ＣＭＯＳイメージセンサを代表とするＭＯＳ型イメージセンサは、デジタルスチルカメラやデジタルビデオカメラ、更に近年では携帯電話機搭載の小型デジタルカメラの固体撮像素子として使用されている。

図５は、一般的なＭＯＳ型イメージセンサの表面模式図である。図示するＭＯＳ型イメージセンサ１０は、受光面１１の右辺側に垂直走査回路１２が設けられ、下辺側に水平走査回路等１３が設けられている。受光面１１には、縦横に走る配線１４が多層プロセスで設けられ、これら配線１４を避けた領域１５、即ち、格子状となる配線１４によって画成された各領域１５（この明細書では、領域１５の個々を「画素」ということにする。）内に入射してくる光信号を、各領域１５下部（紙面の下側）に設けられた光電変換素子（フォトダイオード）によって電気信号に変換する様になっている。

個々の領域１５内には、通常、１個の光電変換素子と、この光電変換素子から信号を読み出す周辺回路とが設けられる。図６は、下記特許文献１に記載されている光電変換素子及び周辺回路の等価回路図であり、１個の光電変換素子１８に、３個のトランジスタ１９，２０，２１が接続されている。また、これらトランジスタ１９，２０，２１に接続される配線として、ＶＤＤ，リセットＲＳＴ，Ｘ選択，信号読出の４本が必要となっている。

下記特許文献２に記載されたＭＯＳ型イメージセンサは、１画素内に３つのフォトダイオードＲ，Ｇ，Ｂを深さ方向に積層し、赤色（Ｒ），緑色（Ｇ），青色（Ｂ）の各光電変換信号を各フォトダイオードから得る様にしている。図７は、この従来技術の各画素における等価回路図である。各フォトダイオード用に３個で計９個のトランジスタＭ１〜Ｍ９が必要となり、各トランジスタに接続される配線として、ＶＣＣ，ＶＰ，リセット，ＲＯＷ選択Ｒ，ＲＯＷ選択Ｇ，ＲＯＷ選択Ｂ，信号読出（Ｃｏｌ）の計７本が必要となっている。

米国特許第５４７１５１５号公報 米国特許第５９６５８７５号公報

近年の固体撮像素子は高画素化，高密度化が進行し、隣接する配線１４間の距離が短くなって入射光の波長オーダになってきたため、フォトダイオードに到達する入射光量が少なくなり感度低下を引き起こしている。このため、１画素内に複数のフォトダイオードを設け、１画素から複数色の光電変換信号を得る構成にすると、図５に示す個々の領域１５の開口を広くでき、感度的に有利となる。

しかしその一方で、配線数や１画素内に設けるトランジスタ数が多くなると、多層プロセスが必要になって製造歩留まりが悪くなるという問題が生じる。この歩留まりは、製造工程数を減らすことで改善できるため、配線数やトランジスタ数を減らす必要がある。

そこで、本出願人は先に、１画素内に２個のフォトダイオードを設けるＭＯＳ型イメージセンサを提案（特願２００３―７２１０２，特願２００３―１３０７３２）した。１画素内に２個のフォトダイオードを設けた場合は、１画素内に３個のフォトダイオードを設けた場合に比較して、トランジスタ数や配線数が減るため、歩留まりが改善されると共に感度アップの利益を享受することができる。

しかるに、１画素内に複数のフォトダイオードを設けるイメージセンサを、電子シャッタ完全対応型とするには、各画素内に設けるトランジスタ数や配線数を増やす必要が生じてしまう。そこで、トランジスタ数と配線数を必要最低限だけ増加させて電子シャッタに完全に対応させる回路設計が必要となる。

本発明の目的は、１画素内に複数の光電変換素子を設けたときの配線数とトランジスタ数を少なくでき且つ電子シャッタに完全に対応できるＭＯＳ型イメージセンサを提供することにある。

本発明のＭＯＳ型イメージセンサは、アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素の夫々に、第１，第２の２つの光電変換素子と、前記第１の光電変換素子に接続され該第１の光電変換素子の残留不要電荷を排出する第１のリセット用トランジスタ及び前記第２の光電変換素子に接続され該第２の光電変換素子の残留不要電荷を排出する第２のリセット用トランジスタと、読出信号印加時に導通状態となる１つの駆動用トランジスタと、前記第１，第２の各光電変換素子の夫々に対応して設けられ対応する光電変換素子の受光量に応じた蓄積電荷をトランスファ信号印加時に読み出し一時保持する第１，第２のトランスファゲート用トランジスタと、前記第１のトランスファゲート用トランジスタにより前記一時保持された電荷がゲートが接続され該電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第１の信号配線との間に流す第１の読出トランジスタと、前記第２のトランスファゲート用トランジスタに前記一時保持された電荷がゲートに接続され該電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第２の信号配線との間に流す第２の読出トランジスタとを備えることを特徴とする。

この構成により、トランジスタ数と配線数を削減できると共に、全画素を同一タイミングで露光可能となり、電子シャッタに完全に対応することが可能となる。

本発明のＭＯＳ型イメージセンサは、アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素の夫々に、２つの光電変換素子と、各光電変換素子対応に設けられ対応する光電変換素子の受光量に応じた蓄積電荷をトランスファ信号印加時に読み出し一時保持する２つのトランスファゲート用トランジスタと、各トランスファゲート用トランジスタ対応に設けられ選択信号の印加時に対応するトランスファゲート用トランジスタの一時保持電荷を後段に出力する２つの選択用トランジスタと、読出信号の印加時に導通状態となる駆動用トランジスタと、該駆動用トランジスタを介して電源線と信号配線との間に接続された１つの信号読出用トランジスタであって前記２つの選択用トランジスタのうち前記選択信号で選択された選択用トランジスタから出力された前記一時保持電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して前記電源線と前記信号配線との間に流す信号読出用トランジスタと、前記２つのトランスファゲート用トランジスタ及び前記２つの選択用トランジスタの各々が導通状態となったときに前記２つの光電変換素子から前記信号読出用トランジスタの前記ゲートに至る領域に残留する不要電荷を排出する共通の１つのリセット用トランジスタとを備えることを特徴とする。

この構成により、トランジスタ数と配線数を削減できると共に、全画素を同一タイミングで露光可能となり、電子シャッタに完全に対応することが可能となる。

本発明によれば、配線数と各画素内に設けるトランジスタ数とを削減できると共に、電子シャッタに完全に対応でき、全画素を同一タイミングで露光することが可能となる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の第１実施形態に係るＭＯＳ型イメージセンサの画素部の等価回路図であり、この例では４画素分を図示している。図示する例では、半導体基板上に第１画素３０と第２画素４０と第３画素５０と第４画素６０とが方形に配置されており、各画素間には、垂直方向に延びる３本の配線３，４，５と、横方向に延びる２本の配線の、計５本の配線が設けられている。

横方向に延びる２本の配線は、第１画素３０及び第２画素４０と、第３画素５０及び第４画素６０との間に設ける配線が配線６，７であり、第１画素３０及び第２画素４０とその上側に設ける画素との間の配線及び第３画素５０及び第４画素６０とその下側に設ける画素との間の配線が配線７，８である。

配線４には電源電圧ＶＤＤが印加され、配線６にはトランスファ信号が印加され、配線７にはＲＯＷセレクト信号が印加され、配線８にはリセット信号が印加される。信号配線３，５は信号読出用の配線であり、画素３０，５０の右隣の信号配線３，５からは夫々後述のsignal 1,signal 2が出力され、画素４０，６０の右隣の信号配線３，５からは夫々後述のsignal 3,signal 4が出力される。

第１画素３０内には２つのフォトダイオード３１，３２が設けられており、その右隣の第２画素４０内にも２つのフォトダイオード４１，４２が設けられている。

今、フォトダイオード３１が“Color 1”の光信号を電気信号に変換し、フォトダイオード３２が“Color 2”の光信号を電気信号に変換し、フォトダイオード４１が“Color 3”の光信号を電気信号に変換し、フォトダイオード４２が“Color 4”の光信号を電気信号に変換するものとする。

同様に、第１画素３０の下側の第３画素５０内にはフォトダイオード５１，５２が設けられ、その右隣の第４画素６０内にはフォトダイオード６１，６２が設けられている。フォトダイオード５１，５２，６１，６２は、その上段の画素３０，４０とは逆に、夫々、“Color 3”，“Color 4”，“Color 1”，“Color 2”の光信号を電気信号に変換する。

画素３０内の周辺部にはリセット回路やフローティングディフュージョンアンプ等を構成する７つのＭＯＳトランジスタ３３〜３９が設けられ、画素４０内の周辺部にも７つのＭＯＳトランジスタ４３〜４９が設けられ、画素５０内の周辺部にも７つのＭＯＳトランジスタ５３〜５９が設けられ、画素６０内の周辺部にも７つのＭＯＳトランジスタ６３〜６９が設けられる。各画素内での７つのＭＯＳトランジスタの接続構成は同じであるため、以下、画素３０についてのみ説明する。

図１に示す実施形態は、画素内に設けられた２つのフォトダイオード３１，３２から夫々の色信号を読み出す時に、２つのフォトダイオード３１，３２のＲＯＷセレクトとリセットとを夫々共通化して、２色の色信号を別々の信号配線３，５に出力する様になっている。

即ち、リセット用のＭＯＳトランジスタ３３，３４のゲートは、リセット信号が印加される配線８に共通に接続され、トランジスタ３３，３４の各ソースは配線４に接続され、トランジスタ３３のドレインはフォトダイオード３１のカソード及びトランスファゲート用のＭＯＳトランジスタ３５のソースに接続され、トランジスタ３４のドレインはフォトダイオード３２のカソード及びトランスファゲート用のＭＯＳトランジスタ３６のソースに接続される。各トランジスタ３５，３６の夫々のドレインは、信号読出用のＭＯＳトランジスタ３７，３８のゲートに接続される。

トランジスタ３７のドレインは信号配線３に接続され、トランジスタ３８のドレインは信号配線５に接続され、更に、トランジスタ３７，３８の各ソースは共通に駆動用のＭＯＳトランジスタ３９のドレインに接続され、トランジスタ３９のゲートはＲＯＷセレクト信号用の配線７に接続され、トランジスタ３９のソースは電源配線４に接続される。

図２は、電子シャッタを図１のＭＯＳ型イメージセンサに適用して各フォトダイオードから光電変換信号を読み出すときのタイミングチャートである。本実施形態におけるＭＯＳ型イメージセンサは、上述したトランスファゲート用のトランジスタ３５，３６を備えるため、全画素での同一タイミングによる撮像（露光）が可能となり、電子シャッタに完全に対応することができる。尚、画素３０における動作を中心に説明するが、他の画素における動作も同様である。

即ち、図１の全ての配線８に印加されるリセット信号は、通常時にはオン状態にあり、これがオフとなるタイミングの直前に、図１の全ての配線６に印加される１発目のトランスファ信号Ｔ１が所定時間だけオンされる。リセット信号オンによってリセット用トランジスタ３３，３４が導通状態となっている最中にトランスファゲート用のトランジスタ３５，３６が導通状態になることで、フォトダイオード３１，３２から、信号読出用のトランジスタ３７，３８のセンスゲートに至るまでの不要電荷が、リセット用トランジスタ３３，３４を通して電源配線４に排出され、その後に、リセット用トランジスタ３３，３４は遮断される。

そして、リセット信号オフのタイミングから、各フォトダイオード３１，３２への露光が開始され、リセット信号オフ中に、２発目のトランスファ信号Ｔ２が所定時間だけオンされる。このトランスファ信号Ｔ２オンによって、トランスファゲート用のトランジスタ３５，３６が導通状態となり、フォトダイオード３１，３２の蓄積電荷は、信号読出用トランジスタ３７，３８のセンスゲートまで移動して保持され、その後、リセット信号はオン状態となる。即ち、リセット信号オフのタイミングから、２発目のトランスファ信号Ｔ２がオンとなるタイミングまでが、各フォトダイオードの露光時間となる。

次に、最上段の画素行から最下段の画素行まで順に各画素行を指定するパルス信号でなるＲＯＷセレクト信号が各画素行対応に設けられている配線７に印加される。これにより、先ず最上行の画素３０，４０のトランジスタ３９，４９が導通状態となり、画素３０においては、電源配線４→トランジスタ３９→トランジスタ３７→信号配線３と電流が流れる。

この電流値は、トランジスタ３７のセンスゲート部分に保持された電荷に応じた値であり、これにより、フォトダイオード３１のColor 1に対応した光電変換信号がsignal 1として信号配線３に出力される。これと平行して、画素３０では、電源配線４→トランジスタ３９→トランジスタ３８→信号配線５と電流が流れ、フォトダイオード３２のColor 2に対応した光電変換信号がsignal 2として信号配線５に出力される。

画素４０においては、同様に、画素４０の右隣の配線３にフォトダイオード４１のColor 3に対応した光電変換信号がsignal 3として出力され、画素４０の右隣の配線５には、フォトダイオード４２のColor 4に対応した光電変換信号がsignal 4として出力される。

次のタイミングで画素５０，６０を指定するＲＯＷセレクト信号が印加されると、上記と同様にして、フォトダイオード５１のColor 3に対応した光電変換信号がsignal 1として配線３に出力され、フォトダイオード５２のColor 4に対応した光電変換信号がsignal 2として配線５に出力され、フォトダイオード６１のColor 1に対応した光電変換信号がsignal 3として配線３に出力され、フォトダイオード６２のColor 2に対応した光電変換信号がsignal 4として配線５に出力される。

以下、同様にして、順に各画素行の光電変換信号が読み出される。図１に示すＭＯＳ型イメージセンサでは、第１画素３０と第２画素５０とが垂直方向に交互に並び、第２画素４０と第４画素６０とが垂直方向に交互に並ぶため、signal 1としては、上段の画素から順に読み出されたColor 1，Color 3，Color 1，Color 3，……の信号が並び、signal 2としては、Color 2，Color 4，Color 2，Color 4，……の信号が並び、signal 3としては、Color 3，Color 1，Color 3，Color 1，……の信号が並び、signal 4としては、Color 4，Color 2，Color 4，Color 2，……の信号が並ぶ。これら読み出された信号は、図５に示す回路１３に取り込まれ、Ａ／Ｄ変換等された後に、ＭＯＳ型イメージセンサから画像信号として出力される。

この様に、１画素内に２つのフォトダイオードを有する本実施形態のＭＯＳ型イメージセンサでは、各画素内に７個のトランジスタを設ければよく、また、配線数も５本となるため、製造工程数が減り、製造歩留まりが向上する。更に、各画素内にトランスファゲート用のトランジスタを設けたため、電子シャッタに完全に対応でき、全画素を同一タイミングで露光した画像データを得ることができる。

図３は、本発明の第２実施形態に係るＭＯＳ型イメージセンサの画素部の等価回路図であり、図示する例では４画素分を示している。この実施形態でも、第１画素７０と第２画素８０と第３画素９０と第４画素１００とが方形に配置されており、各画素間には、垂直方向に延びる３本の配線２２，２３，２４と、横方向に延びる２本または３本の配線が設けられている。

横方向に延びる配線は、第１画素７０及び第２画素８０と、第３画素９０及び第４画素１００との間に設ける配線が配線２５，２６，２７であり、第１画素７０及び第２画素８０とその上側に設ける画素との間の配線及び第３画素９０及び第４画素１００とその下側に設ける画素との間の配線が配線２８，２９である。

配線２２には電源電圧ＶＤＤが印加され、信号配線２３，２４から、光電変換信号が出力される。配線２５，２６には第１セレクト信号（Select 1），第２セレクト信号（Select 2）が印加され、配線２７には、配線２７の上下の２行の画素行を両方同時に選択するＲＯＷセレクト信号が印加される。配線２８には、トランスファ信号が印加され、配線２９にはリセット信号が印加される。

第１画素７０内には２つのフォトダイオード７１，７２が設けられており、その右隣の第２画素８０内にも２つのフォトダイオード８１，８２が設けられている。

本実施形態でも、フォトダイオード７１が“Color 1”の光信号を電気信号に変換し、フォトダイオード７２が“Color 2”の光信号を電気信号に変換し、フォトダイオード８１が“Color 3”の光信号を電気信号に変換し、フォトダイオード８２が“Color 4”の光信号を電気信号に変換する。

同様に、第１画素７０の下側の第３画素９０内にはフォトダイオード９１，９２が設けられ、その右隣の第４画素１００内にはフォトダイオード１０１，１０２が設けられている。フォトダイオード９１，９２，１０１，１０２は、その上段の画素７０，８０とは逆に、夫々、“Color 3”，“Color 4”，“Color 1”，“Color 2”の光信号を電気信号に変換する。

画素７０内の周辺部にはリセット回路やフローティングディフュージョンアンプ等を構成する７つのＭＯＳトランジスタ７３〜７９が設けられ、画素８０内の周辺部にも７つのＭＯＳトランジスタ８３〜８９が設けられ、画素９０内の周辺部にも７つのＭＯＳトランジスタ９３〜９９が設けられ、画素１００内の周辺部にも７つのＭＯＳトランジスタ１０３〜１０９が設けられる。

画素７０と画素８０の夫々の内部トランジスタの接続構成及び配線２２〜２９への接続構成は同じため、以下、画素７０についてのみ説明し、画素７０と画素９０とは内部トランジスタの接続構成は同じであり、配線接続のみが一部異なるため、画素９０については画素７０との違いについてのみ説明する。

トランスファゲート用のＭＯＳトランジスタ７３，７４のゲートは配線２８に共通に接続され、トランジスタ７３，７４のソースが夫々フォトダイオード７１，７２のカソードに接続され、トランジスタ７３，７４のドレインが夫々選択用のトランジスタ７５，７６のソースに接続されている。

トランジスタ７５のゲートは配線２５に接続され、トランジスタ７６のゲートは配線２６に接続され、トランジスタ７５，７６の各ドレインは、共通にリセット用のトランジスタ７７のドレイン及び信号読出用のトランジスタ７８のゲートに接続され、トランジスタ７７，７８のソースが夫々電源配線２２に接続され、トランジスタ７７のゲートがリセット配線２９に接続される。駆動用のトランジスタ７９のゲートは配線２７に接続され、ソースはトランジスタ７８のドレインに、ドレインは信号配線２３に接続される。

画素７０においては、トランジスタ７９のドレインが画素７０の右隣の配線２３に接続されたが、下段の画素９０においては、トランジスタ９９のドレインは、画素９０の左隣の配線２４に接続される。

図１に示す実施形態では、２色の信号を読み出す場合に夫々の色に対応した専用のソースフォロアのトランジスタ（図１の画素３０でいえば、トランジスタ３７，３８）を設けているため、トランジスタ間に特性のバラツキが生じる虞がある。そこで、本実施形態では、この特性バラツキを回避するため、２色の信号の読み出しを、一つのソースフォロアのトランジスタ（図３の画素７０でいえば、トランジスタ７８）で読み出すこととしている。

図４は、電子シャッタを図３に示すＭＯＳ型イメージセンサに適用したときの信号読出のタイミングチャートである。本実施形態におけるＭＯＳ型イメージセンサは、上述したトランスファゲート用のトランジスタ７３，７４を備えるため、全画素での同一タイミングによる撮像（露光）が可能となり、電子シャッタに完全に対応することができる。以下、画素７０の動作を中心に説明するが、他の画素における動作も同様である。

本実施形態においては、パルス信号でなるトランスファ信号の第１発目の信号Ｔ１のオフのタイミングから第２発目のトランスファ信号Ｔ２のオンまでのタイミングが露光時間となり、この露光時間中に、全画素で露光が行われる。また、第１発目のトランスファ信号Ｔ１のオンに若干先立って全配線２９に印加されるリセット信号がオンとなり、第２発目のトランスファ信号Ｔ２のオフと同時にリセット信号がオフとなる。

また、図４に示す第１セレクト信号（select 1）と第２セレクト信号（select 2）は、実際のセレクト信号ａ，ｂ（これらの信号ａ，ｂは、第２発目のトランスファ信号Ｔ２のオフ後に発生する。）と、これらに先行し、第１発目のトランスファ信号Ｔ１のオンと同一タイミングでオンとなり第２発目のトランスファ信号Ｔ２のオン前にオフとなる先行信号ａ０，ｂ０とにより形成される。

ＲＯＷセレクト信号は、第２発目のトランスファ信号Ｔ２のオフ後に所定時間だけオンとなるパルス信号でなり、実際のセレクト信号ａ，ｂは、このＲＯＷセレクト信号オン中に発生する様になっている。

リセット信号がオンとなり、図３のリセット用のトランジスタ７７が導通状態になった状態で、第１発目のトランスファ信号Ｔ１と信号ａ０，ｂ０がオンになると、トランジスタ７３，７４，７５，７６が導通状態となる。これにより、フォトダイオード７１，７２から信号読出用のトランジスタ７８のゲートに至るまでの領域に存在する不要電荷が、リセットトランジスタ７７を通って電源配線２２に廃棄される。

トランスファ信号Ｔ１がオフとなってトランジスタ７３，７４が遮断されると、フォトダイオード７１，７２に入射光量に応じた電荷が蓄積される。電子シャッタのＯＦＦ、すなわち第２発目のトランスファ信号Ｔ２のオンに先行して信号ａ０，ｂ０がオフとなり、トランジスタ７５，７６が遮断され、この状態で、トランスファ信号Ｔ２が所定時間だけオンとなる。これにより、フォトダイオード７１，７２の蓄積電荷は、トランジスタ７５，７６のドレイン領域に移動してトランジスタ７５，７６に保持されることになる。また、リセット信号オフにより、リセット用のトランジスタ７７が遮断状態となる。

次に、配線２７に印加されるＲＯＷセレクト信号がオンとなってトランジスタ７９が導通状態となり、この状態でセレクト信号ａ（第１セレクト信号）が発生するとトランジスタ７５が導通状態となり、トランジスタ７５に保持されている電荷がトランジスタ７８のセンスゲートに印加される。

これにより、画素７０においては、電源配線２２→トランジスタ７８→トランジスタ７９→信号配線２３と電流が流れ、フォトダイオード７１のColor 1に対応した光電変換信号がsignal 1として出力される。同様に、画素８０においては、フォトダイオード８１のColor 3に対応した光電変換信号が画素８０の右隣の配線２３にsignal 3として出力され、画素９０においては、フォトダイオード９１のColor 3に対応した光電変換信号が画素９０の左隣の配線２４にsignal 4として出力され、画素１００においては、フォトダイオード１０１のColor 1に対応した光電変換信号が画素１００の左隣の配線２４にsignal 2として出力される。

これらの光電変換信号の出力後に第２セレクト信号ｂが発生し、これにより、画素７０においては、フォトダイオード７２のColor 2に対応した光電変換信号がsignal 1として画素７０の右隣の信号配線２３に出力される。同様に、画素８０においては、フォトダイオード８２のColor 4に対応した光電変換信号が画素８０の右隣の配線２３にsignal 3として出力され、画素９０においては、フォトダイオード９２のColor 4に対応した光電変換信号が画素９０の左隣の配線２４にsignal 4として出力され、画素１００においては、フォトダイオード１０２のColor 4に対応した光電変換信号が画素１００の左隣の配線２４にsignal 2として出力される。

以下、同様にして、図３に示す２行の画素行の次の２行の画素行がこれらの画素行間に設けられた配線２７に印加されるＲＯＷセレクト信号によって選択され、このＲＯＷセレクト信号のオン中に、これらの画素行間に設けられた配線２５，２６にセレクト信号（図４の信号ａ，ｂに相当する信号）が印加されることで、各画素行の信号電荷が読み出されるという動作が繰り返される。

この様に、本実施形態のＭＯＳ型イメージセンサでも、各画素内に７個のトランジスタを設ければよく、配線数も少なくなるため、製造工程数が減り、製造歩留まりが向上する。また、トランジスタの特性バラツキに起因する影響を回避できると共にトランジスタの特性を一致させるための制約がなくなるため各画素内におけるレイアウト設計の自由度が増す。更に、各画素内にトランスファゲート用のトランジスタを設けたため、電子シャッタに完全に対応でき、全画素を同一タイミングで露光した画像データを得ることができる。

本発明によれば、電子シャッタに完全に対応でき且つ製造工程数を減らすことができるために製造コストの低減と歩留まりアップを図ることができるという効果を奏し、ＭＯＳ型イメージセンサに適用すると有用である。

本発明の第１実施形態に係るＭＯＳ型イメージセンサの４画素分の等価回路図である。 図１に示すＭＯＳ型イメージセンサの動作タイミングチャートである。 本発明の第２実施形態に係るＭＯＳ型イメージセンサの４画素分の等価回路図である。 図３に示すＭＯＳ型イメージセンサの動作タイミングチャートである。 ＭＯＳ型イメージセンサの表面模式図である。 従来のＭＯＳ型イメージセンサの１画素分の等価回路図である。 １画素に３つのフォトダイオードを設けた従来のＭＯＳ型イメージセンサの１画素分の等価回路図である。

符号の説明

３，５，２３，２４ 信号配線
４，２２ 電源配線
６，２８ トランスファ信号用配線
７，２７ ＲＯＷセレクト用配線
８，２９ リセット用配線
２５，２６ セレクト信号用配線
３０，４０，５０，６０，７０，８０，９０，１００ 画素
３１，４１，５１，６１，７１，８１，９１，１０１，３２，４２，５２，６２，７２，８２，９２，１０２ フォトダイオード（光電変換素子）
３３〜３９，４３〜４９，５３〜５９，６３〜６９，７３〜７９，８３〜８９，９３〜９９，１０３〜１０９ ＭＯＳトランジスタ

Claims (2)

1. アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素の夫々に、第１，第２の２つの光電変換素子と、前記第１の光電変換素子に接続され該第１の光電変換素子の残留不要電荷を排出する第１のリセット用トランジスタ及び前記第２の光電変換素子に接続され該第２の光電変換素子の残留不要電荷を排出する第２のリセット用トランジスタと、読出信号印加時に導通状態となる１つの駆動用トランジスタと、前記第１，第２の各光電変換素子の夫々に対応して設けられ対応する光電変換素子の受光量に応じた蓄積電荷をトランスファ信号印加時に読み出し一時保持する第１，第２のトランスファゲート用トランジスタと、前記第１のトランスファゲート用トランジスタにより前記一時保持された電荷がゲートが接続され該電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第１の信号配線との間に流す第１の読出トランジスタと、前記第２のトランスファゲート用トランジスタに前記一時保持された電荷がゲートに接続され該電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して電源線と第２の信号配線との間に流す第２の読出トランジスタとを備えることを特徴とするＭＯＳイメージセンサ。
2. アレイ状に配列された複数の画素を半導体基板に設けると共に各画素間に配線を形成したＭＯＳ型イメージセンサにおいて、各画素の夫々に、２つの光電変換素子と、各光電変換素子対応に設けられ対応する光電変換素子の受光量に応じた蓄積電荷をトランスファ信号印加時に読み出し一時保持する２つのトランスファゲート用トランジスタと、各トランスファゲート用トランジスタ対応に設けられ選択信号の印加時に対応するトランスファゲート用トランジスタの一時保持電荷を後段に出力する２つの選択用トランジスタと、読出信号の印加時に導通状態となる駆動用トランジスタと、該駆動用トランジスタを介して電源線と信号配線との間に接続された１つの信号読出用トランジスタであって前記２つの選択用トランジスタのうち前記選択信号で選択された選択用トランジスタから出力された前記一時保持電荷に応じた信号を前記導通状態となった前記駆動用トランジスタを介して前記電源線と前記信号配線との間に流す信号読出用トランジスタと、前記２つのトランスファゲート用トランジスタ及び前記２つの選択用トランジスタの各々が導通状態となったときに前記２つの光電変換素子から前記信号読出用トランジスタの前記ゲートに至る領域に残留する不要電荷を排出する共通の１つのリセット用トランジスタとを備えることを特徴とするＭＯＳ型イメージセンサ。

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