KR20100119860A - 후면 조사 이미지 센서를 위한 회로 및 광센서 오버랩 - Google Patents

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KR20100119860A
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Abstract

본 발명은 포토다이오드 및 픽셀 회로를 포함하는 전면 조사(backside illuminated ; BSI) 이미징 센서 픽셀에 관한 것이다. 포토다이오드 영역은 BSI 이미징 센서 픽셀의 후면을 따라 입사된 광에 응답하여 이미지 전하를 축적하기 위해 반도체 다이 내에 배치된다. 픽셀 회로는 반도체 다이의 전면과 포토다이오드 영역 사이에 반도체 다이 내에 배치된 트랜지스터 픽셀 회로를 포함한다. 픽셀 회로의 적어도 일부가 포토다이오드 영역과 오버랩된다.

Description

후면 조사 이미지 센서를 위한 회로 및 광센서 오버랩{CIRCUIT AND PHOTO SENSOR OVERLAP FOR BACKSIDE ILLUMINATION IMAGE SENSOR}
본 출원은 여기서 참고문헌으로 통합시킨 내용인, 2008년 2월 8일에 출원된 미국 가출원 61/027,356의 이점을 주장한다.
본 개시는 일반적인 이미지 센서에 관한 것으로, 특히 후면 조사 CMOS 이미지 센서에 관한 것이다.
도 1은 전형적인 전면(frontside) 조사 CMOS(complementary metal-oxide-semiconductor) 이미징 픽셀(100)을 도시한다. 이미징 픽셀(100)의 전면은 픽셀 회로(pixel circuitry)가 배치된 상부와 재분배 신호(redistributing signal)를 위한 금속 스택(110)이 형성된 하부에 있는 기판(105) 일면에 위치한다. 금속층(예컨대, 금속층(M1, M2))은 이미지 픽셀(100)의 전면으로 입사하는 광이 감광성(photosensitive) 또는 포토다이오드(photodiode ; PD) 영역(115)으로 도달할 수 있도록 광학적 통로(passage)를 생성하기 위한 방식으로 패턴화된다. 전면은 PD 영역(115)으로 광의 초점을 맞추기 위해서 마이크로렌즈와 컬러 센서를 실행하는 컬러 필터층을 더 포함할 것이다.
이미징 픽셀(100)은 PD 영역(115)에 인접한 픽셀 회로 영역(125) 내에 배치된 픽셀 회로를 포함한다. 이런 픽셀 회로는 이미징 픽셀(100)의 일정한 동작을 위해 다양한 기능성을 제공한다. 예컨대, 픽셀 회로 영역(125)은 PD 영역(115) 내에 이미지 전하의 획득을 개시하고, 다음 이미지를 위해 이미징 픽셀(100)을 준비하기 위해 PD 영역(115) 내에 축적된 이미지 전하를 리셋하며, 또는 이미징 픽셀(100)에 의해서 얻어진 이미지 데이터를 전달하기 위한 회로를 포함할 것이다. 도시된 것처럼, 전면 조사된 구성에서, 픽셀 회로 영역(125)은 PD 영역(115)에 바로 가까이에 인접하여 위치한다. 따라서, 픽셀 회로 영역(125)은 PD 영역(115)의 소비(expense)로 이미징 픽셀(100) 내에 중요한 공간(real state)을 소모한다. 픽셀 회로를 수용하기 위해서 PD 영역(115)의 크기를 줄이는 것은 이미징 픽셀(100)의 채움 인자(fill factor)를 줄이고, 그로 인해 광에 민감한 많은 픽셀 영역을 줄이며, 낮은 광 능력(light performance)을 줄어들게 한다.
도 1은 종래의 전면 조사 이미징 픽셀의 횡단면도를 도시,
도 2는 본 발명의 실시예에 따른, 후면 조사 이미징 시스템을 나타내는 블록도를 도시,
도 3a는 본 발명의 실시예에 따른, 후면 조사 이미징 시스템 내에 2개의 4T 픽셀의 픽셀 회로를 조명하는 회로도를 도시,
도 3b는 본 발명의 실시예에 따른, 후면 조사 이미징 시스템 내에 아날로그-디지털 변환 회로를 포함하는 동작 픽셀 센서의 픽셀 회로를 조명하는 회로도를 도시,
도 4는 본 발명의 실시예에 따른, 픽셀 회로를 오버랩핑하는 후면 조사 이미징 픽셀의 하이브리드 횡단면/회로를 도시,
도 5는 본 발명에 실시예에 따른, 픽셀 회로를 오버랩핑하는 후면 조사 이미징 픽셀을 동작하기 위한 과정을 나타내는 흐름도를 도시한다.
본 발명의 제한되지 않고 속속들이 규명하지 않은 실시예는 다음 도면을 참고하여 설명되고, 도면 부호는 특별한 언급이 없다면 처음부터 끝까지 다양한 관점에서 동일한 요소로 언급한다.
오버랩핑(overlapping) 픽셀 회로를 가진 후면 조사 이미지 센서의 동작에 대한 방법 및 시스템의 실시예가 여기서 설명된다. 다음의 설명되는 많은 특정 상세한 설명은 실시예를 철저하게 이해하기 위해서 설명하고 있다. 그러나 관련 분야에 통상의 기술을 가진 자가, 여기서 설명된 기술은 하나 이상의 특정 설명, 또는 그 밖의 방법, 구성요소, 재료 등 없이도 실행될 수 있다는 것을 알 수 있을 것이다. 그 밖의 경우에, 잘 알려진 구조, 재료, 또는 동작은 어떤 측면의 불명료를 피하기 위해서 상세히 설명하지 않고 도시하지 않는다.
실시예와 관련하여 설명된 특정한 특징, 구조 또는 특성을 의미하는 "일 실시예" 또는 "실시예"에 관한 상세한 설명에서의 언급은 본 발명의 적어도 하나의 일 실시예를 포함한다. 따라서, 본 명세서 도처의 다양한 부분에서 "일 실시예에서" 또는 "실시예에서"라는 구(phrases)의 출현이 반드시 전부 동일한 실시예를 언급하는 것은 아니다. 더욱이, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예에서 어떤 적당한 방식으로 조합될 것이다.
본 명세서의 도처에서, 여러 기술 용어가 사용된다. 이런 용어는 여기서 특별히 정의하거나 그것들을 사용하는 문맥이 분명히 다른 것으로 제안되지 않았다면, 그것들이 제공되는 기술에서 보통의 의미를 나타낸다. "오버랩핑"이란 용어는 반도체 다이(die)의 표면 법선(surface normal)과 관련된 것으로 여기서 정의된다. 만약 표면 법선과 평행으로 연속해서 반도체 다이의 횡단면을 통과하여 그려진 라인이 2가지 구성요소와 교차한다면 다이에 배치된 2가지 구성요소는 "오버랩핑"된다고 말한다.
도 2는 본 발명의 실시예에 따른, 후면 조사 이미징 시스템(200)을 나타내는 블럭도이다. 이미징 시스템(200)이 도시된 실시예는 픽셀 어레이(205), 판독 회로(210), 함수 로직(215), 및 제어 회로(220)를 포함한다.
픽셀 어레이(205)는 후면 조사 이미징 센서 또는 픽셀(예컨대, 픽셀 P1, P2, ... Pn)의 2차원("2D") 어레이이다. 일 실시예에서, 각각의 픽셀은 CMOS 이미징 픽셀이다. 도시된 것처럼, 각각의 픽셀은 사람, 장소, 또는 물체의 이미지 데이터를 얻기 위해서 열(row)(예컨대, 열 R1에서 Ry까지) 및 행(column)(예컨대, 행 C1에서 Cx까지)로 배열되고, 그 후에 이는 사람, 장소, 또는 물체의 2D 이미지를 렌더(render)하도록 사용한다.
각각의 픽셀이 이미지 데이터 또는 이미지 전하를 얻은 후에, 이미지 데이터는 판독 회로(210)에 의해서 판독되고 함수 로직(215)으로 전달된다. 판독 회로(210)는 증폭 회로(amplification circuitry), 아날로그-디지털 변환 회로(analog-to-digital conversion circuitry ; ADC), 또는 그 밖의 것을 포함할 것이다. 함수 로직(215)은 이미지 데이터를 단순히 저장하거나 포스트 이미지 효과(예컨대, 자르기(crop), 회전(rotate), 적목 제거(remove red eye), 밝기 조정(adjust brightness), 명암 조정(adjust contrast), 또는 그 밖의 것들)를 적용하여 이미지 데이터를 정교하게 처리할 것이다. 일 실시예에서, 판독 회로(210)는 열 라인(도시됨)을 판독하면서 동시에 이미지 데이터의 행을 판독하거나 동시에 모든 픽셀의 전체를 병렬 판독 또는 직렬 판독하는 것과 같은 다양한 다른 기술(도시안됨)을 사용하여 판독할 것이다.
제어 회로(220)는 픽셀 어레이(205)의 조작상의 특성을 제어하기 위해 픽셀 어레이(205)와 결합된다. 예컨대, 제어 회로(220)는 이미지 획득(image acquisition)을 제어하기 위한 셔터 신호(shutter signal)를 생성할 것이다. 일 실시예에서, 셔터 신호는 단일 획득 윈도우(single acquisition window) 동안에 그들 각각의 이미지 데이터를 동시에 캡처하기 위해 픽셀 어레이(205) 내에 모든 픽셀을 동시에 동작하게 하는 광범위한 셔터 신호(global shutter signal)이다. 택일적 실시예에서, 셔터 신호는 각각의 행, 열, 또는 픽셀의 그룹이 연속적인 획득 윈도우(consecutive acquisition windows) 동안에 순차적으로 동작하게 하는 롤링 셔터 신호(rolling shutter signal)이다.
도 3a는 본 발명에 따른, 후면 조사 이미징 어레이 내에 2개의 4-트랜지스터("4T") 픽셀의 픽셀 회로(300)를 도시하는 회로도이다. 픽셀 회로(300)는 도 2의 픽셀 어레이(200) 내에 각각의 픽셀을 실행하기 위한 하나의 가능한 픽셀 회로 아키텍처이다. 그러나, 이는 본 발명의 실시예가 4-T 픽셀 아키텍처로 제한되는 것이 아님을 알 수 있을 것이다; 오히려, 해당 발명의 기술 분야에서 통상의 기술을 가진자가 본 기술은 또한 3T 디자인, 5T 디자인, 및 다양한 그 밖의 픽셀 아키텍처로 응용될 수 있다는 것을 이해할 것이다.
도 3a에서, 픽셀 Pa 및 Pb가 2개의 행과 1개의 열로 배열된다. 각각의 픽셀 회로(300)의 도시된 실시예는 포토다이오드(photodiode; PD), 전송 트랜지스터(transfer transistor ; T1), 리셋 트랜지스터(reset transistor ; T2), 소스-팔로워(source-follower ; SF) 트랜지스터(T3), 선택 트랜지스터(select transistor ; T4), 및 저장 커패시터(storage capacitor ; C1)를 포함한다. 동작 중에, 전송 트랜지스터(T1)는 포토다이오드(PD)에 축적된 전하를 플로팅 확산 노드(floating diffusion node ; FD)로 전송하는 전송 신호(TX)를 수신한다. 일 실시예에서, 플로팅 확산 노드(FD)는 임시로 이미지 전하를 저장하기 위해 저장 커패시터와 결합된다.
리셋 트랜지스터(T2)는 리셋 신호(RST)의 제어 하에 픽셀을 리셋하기 위해(예컨대, 프리셋 전압(preset voltage)으로 FD와 PD를 방전 또는 충전) 파워 레일(VDD)과 플로팅 확산 노드(FD) 사이에 결합된다. 플로팅 확산 노드(FD)는 소스-팔로워 트랜지스터(T3)의 게이트를 제어하기 위해서 결합된다. 소스-팔로워 트랜지스터(T3)는 파워 레일(VDD)과 선택 트랜지스터(T4) 사이에 결합된다. 소스-팔로워 트랜지스터(T3)는 플로팅 확산 노드(FD)와 높은 임피던스 연결(connection)을 제공하는 소스-팔로워로써 동작한다. 마지막으로, 선택 트랜지스터(T4)는 선택 신호(SEL)의 제어하에서 선택적으로 판독 열라인(column line)과 픽셀 회로(300)의 출력을 결합한다.
일 실시예에서, TX 신호, RST 신호, SEL 신호는 제어 회로(220)에서 생성된다. 픽셀 어레이(205)가 광범위한 셔터로 동작하는 실시예에서, 각각의 픽셀의 포토다이오드(PD)에서 동시에 전하 전송을 시작하기 위해서 광범위한 셔터 신호는 전체 픽셀 어레이(205)에 있는 각각의 전송 트랜지스터(T1)의 게이트와 결합된다. 택일적으로, 롤링 셔터 신호는 전송 트랜지스터(T1)의 그룹에 적용될 것이다.
도 3b는 본 발명의 실시예에 따른, 통합된 아날로그-디지털 컨버터(ADC ; 305)를 구비한 동적 픽셀 센서(active pixel sensor ; APS)를 사용하는 픽셀 회로(301)를 나타내는 회로도이다. 픽셀 회로(301)는 도 2의 픽셀 어레이(200) 내에 각각의 픽셀을 실행하기 위한 또 다른 가능한 픽셀 회로 아키텍처이다. 도시된 APS 아키턱체는 오직 2개의 트랜지스터(리셋 트랜지스터(T2)와 선택 트랜지스터(T3))를 포함하고; 그러나 만약 ADC(305)가 픽셀 회로(301)에 통합되지 않는다면, 소스-팔로워 트랜지스터(T3)가 포함될 것이고 픽셀 회로(301)는 3T 픽셀 디자인으로서 언급될 것이다. 이는 도 3b가 단지 하나의 픽셀로 ADC를 통합하는 하나의 가능한 실행이고 그 밖의 실행은 발명의 실시예로 사용될 수 있을 것이라는 사실을 알 수 있을 것이다. 예컨대, ADC는 도 3a에 도시된 4T 디자인으로 통합될 것이다.
도시된 픽셀 회로(301)의 실시예는 PD, 리셋 트랜지스터(T2), 선택 트랜지스터(T4), 및 ADC(305)를 포함한다. 도시된 ADC(305)의 실시예는 비교기(COMP ; 310), 카운터(315), 및 메모리(320)를 포함한다. 동작 중에, ADC(305)는 선택 트랜지스터(T4)에 의해서 열 버스로 출력하기에 앞서서 PD에 의해서 축적된 아날로그 이미지 전하를 디지털 값의 표시를 갖는 이미지 데이터로 변환하기 위해서 동작할 것이다. 메모리(320)는 임시로 디지털 이미지 데이터를 저장하기 위한 다중-비트 레지스터(예컨대, 8비트, 16비트, 20비트 등)이다. 일 실시예에서, 픽셀 어레이(205) 내에 각각의 픽셀(P1 에서 Pn)의 픽셀 회로는 그것의 ADC(305)를 포함한다. 일 실시예에서, 2개 이상 인접한 픽셀은 하나 또는 그 이상의 ADC(305)의 구성요소를 공유할 것이다. 공유하는 실시예에서, 공유된 ADC(305)의 회로는 2개 또는 그 이상 인접한 픽셀과 오버랩될 것이다.
도 4는 본 발명의 실시예에 따른, 오버랩핑 픽셀 회로와 후면 조사 이미징 픽셀(400)의 하이브리드 횡단면/회로도이다. 이미징 픽셀(400)은 픽셀 어레이(205) 내에 픽셀(P1에서 Pn까지)의 하나의 가능한 실행이다. 이미징 픽셀(400)의 도시된 실시예는 기판(405), 컬러 필터(410), 마이크로렌즈(415), PD 영역(420), 상호결합 확산 영역(425), 픽셀 회로 영역(430), 픽셀 회로 층(435), 및 금속 스택(440)을 포함한다. 도시된 픽셀 회로 영역(430)의 실시예는 확산 우물(diffusion well)위에 배치되는 그 밖의 회로(431)(예컨대, 게인 회로, ADC 회로, 감마 제어 회로, 노출 제어 회로 등)뿐만 아니라, 4T 픽셀(그 밖의 픽셀 디자인이 치환될 것이다)을 포함한다. 플로팅 확산(450)은 확산 우물(445) 내에 배치되고 전송 트랜지스터(T1)와 소스-팔로워 트랜지스터(T3)의 게이트 사이에 결합된다. 도시된 금속 스택(440)의 실시예는 금속 층간 절연막 층(intermetal dielectric layers ; 441 및 443)에 의해서 분리된 2개 금속층(M1 및 M2)을 포함한다. 비록 도 4는 오직 2개의 금속 스택층을 도시하더라도, 금속 스택(440)은 픽셀 어레이(205)의 전면 상부로 신호를 라우팅하기 위해 보다 많은 또는 보다 적은 층을 포함할 것이다. 일 실시예에서, 패시베이션(passivation) 또는 피닝(pinning) 층(470)은 상호결합 확산 영역(425) 상에 배치된다. 마지막으로, 얕은 트렌치 격리(shallow trench isolations ; STI)가 인접한 픽셀(도시안됨)로부터 이미징 픽셀(400)을 격리한다.
도시된 것처럼, 이미징 픽셀(400)은 반도체 다이의 후면으로 입사 광(480)에 감광성이다. 후면 조사 센서를 사용함으로써, 픽셀 회로 영역(430)은 포토다이오드 영역(420)과 오버랩핑 구성으로 위치할 수 있다. 달리 말하면, 픽셀 회로(300)는 포토다이오드 영역(420)에 도달하는 광(480)을 방해하지 않고 다이의 전면과 포토다이오드 영역(420) 사이에서 그리고 상호연결된 확산 영역(425)과 인접하여 배치될 수 있다. 도 1에 도시된 것처럼 사이드-바이-사이드 구성과 대조적으로, 포토다이오드 영역(420)과 오버랩핑 구성으로 픽셀 회로를 위치함으로써, 포토다이오드 영역(420)은 더 이상 픽셀 회로와 유용한 공간을 위한 경쟁을 하지 않는다. 오히려, 픽셀 회로 영역(430)은 이미지 센서의 채움 인자를 손상하지 않고 추가적 또는 더 큰 구성 요소를 수용하기 위해 더 커질 수 있다. 본 발명의 실시예는 픽셀의 감도(sensitivity)를 감소하지 않고 각각의 포토다이오드 영역(420)에 아주 근접하여 위치하는, 게인 제어(gain control) 또는 ADC 회로(예컨대, ADC(305))와 같은 그 밖의 회로(431)를 작동시킨다. 각각의 PD 영역(420)에 아주 근접한 곳에 게인 제어 및 ADC 회로를 삽입함으로써, 회로 잡음은 줄어들 수 있고 PD 영역(420)과 추가적인 인-픽셀 회로(in-pixel circuitry) 사이에 더 짧은 전기적인 상호결합으로 인하여 잡음 면역(noise immunity)이 향상될 수 있다. 더욱이, 후면 조사 구조는 광(480)을 방해하지 않고 금속 스택(440) 내에 픽셀 어레이(205)의 전면을 거쳐 신호를 라우트하기 위해 보다 좋은 유연성을 제공한다. 일 실시예에서, 셔터 신호는 픽셀 어레이(205)내에 픽셀을 위해 금속 스택(440)내로 라우트된다.
일 실시예에서, 픽셀 어레이(205) 내에 인접한 픽셀의 PD영역 상의 픽셀 회로 영역(430)은 공용의 다이 공간(die real estate)을 생성하기 위해서 그룹화될 수 있다. 이런 공용의 다이 공간은 기본 3T, 4T, 5T 등 픽셀 회로에 추가하여 공유된 회로(또는 내부-픽셀 회로(inter-pixel circuitry))를 지지할 수 있다. 택일적으로, 어떤 픽셀은 보다 크거나 보다 개선된 인-픽셀 회로(in-pixel circuitry)를 위한 추가적인 픽셀 회로 공간을 요구하는 인접한 픽셀로 PD 영역(420) 상의 사용되지 않은 다이 공간을 제공할 수 있다. 따라서, 어떤 실시예에서, 그 밖의 회로(431)는 2개 또는 그 이상의 PD 영역(420)이 오버랩될 것이고 하나 이상의 픽셀에 의해서 공유될 것이다.
일 실시예에서, 기판(405)은 P형 불순물로 도핑된다. 이런 경우에, 기판(405) 및 거기에 성장된 에피택셜 층(epitaxial layers)은 P 기판으로 언급될 것이다. P형 기판 실시예에서, 확산 우물(445)은 P+ 우물 임플란트이고 반면 포토다이오드 영역(420), 상호연결된 확산 영역(425), 및 플로팅 확산(450)은 N형 도핑된다. 플로팅 확산(450)은 확산 우물(445) 내에 p-n 접합(junction)을 생성하기 위해서 확산 우물(445)로 반대 도전형 불순물을 도핑하고, 이로인해 플로팅 확산(450)은 전기적으로 격리된다. 일 실시예에서, 기판(405) 및 에피택셜 층은 N형이고, 확산 우물(445)은 또한 N형 도핑되고, 반면 포토다이오드 영역(420), 상호연결된 확산 영역(425), 및 플로팅 확산(450)은 반대로 P형 도전성을 갖는다.
도 5는 본 발명에 따른, BSI 이미징 픽셀(400) 동작하는 단계(500)를 도시하는 흐름도이다. 단계(500)는 픽셀 어레이(205) 내에 단일 픽셀의 동작을 도시하고, 그러나 단계(500)는 롤링 셔터 또는 광범위한 셔터가 사용되는지에 따라 픽셀 어레이(205)에서 각각의 픽셀에 의해서 순차적으로 또는 동시에 실행될 것이다. 단계(500)에 나타나는 어떤 또는 전체 단계(process blocks)는 제한되도록 간주되지 않는다. 오히려, 당해 기술의 통상의 기술을 가진자가 도시되지 않은 다양한 순서로 그 단계가 실행될 수 있을 것이라고 이해할 것이다.
단계(505)에서, 포토다이오드 PD(예컨대, 포토다이오드 영역(420))은 리셋된다. 리셋팅(resetting)은 VDD와 같은, 소정의 전압 퍼텐셜(voltage potential)로 포토다이오드(PD)를 방전 또는 충전하는 것을 포함한다. 리셋은 리셋 트랜지스터(T2)를 동작하기 위한 RST 신호와 전송 트랜지스터(T1)를 동작하기 위한 TX 신호를 어서팅(asserting)하여 성취될 수 있다. 동작하는 T1 및 T2는 포토다이오드 영역(420), 상호연결된 확산 영역(425), 및 플로팅 확산(450)을 파워 레일(VDD)과 결합한다.
일단 리셋되면, RST 신호 및 TX 신호는 포토다이오드 영역(420)에 의해서 이미지 획득을 시작하도록 디어서트(de-assert)된다(단계(510)). 이미징 픽셀(400)의 후면에 입사 광(480)은 포토다이오드 영역(420)의 후면 위에 컬러 필터(410)를 통하여 마이크로렌즈(415)에 의해서 초점이 맞춰진다. 컬러 필터(410)는 구성요소 컬러(예컨대, 바이어 필터 모자이크(Bayer filter mosaic) 또는 컬러 필터 어레이(color filter array)를 사용하는 것)로 입사 광(480)을 필터하기 위해서 동작한다. 입사한 광자는 포토다이오드의 확산 영역 내에 축적하는 전하를 초래한다.
일단 이미지 획득 윈도우가 종료되면, 포토다이오드 영역(420) 내에 축적된 전하는 TX신호 어서팅(asserting)에 의해서 전송 트랜지스트(T1)를 경유하여 플로팅 확산(450)으로 전송된다(단계(515)). 광범위한 셔터의 경우에, 광범위한 셔터 신호는 단계(515) 동안에 TX 신호로써, 픽셀 어레이(205) 내의 모든 픽셀로 동시에 어서트된다. 이는 각각의 픽셀에 의해서 축적된 이미지 데이터를 픽셀에 대응하는 플로팅 확산(450)으로의 광범위한 전송을 초래한다.
일단 이미지 데이터가 전송되면, TX 신호는 판독을 위해서 PD영역(420)에서 격리된 플로팅 확산(450)으로 디어서트된다. 단계(520)에서, SEL 신호는 저장된 이미지 데이터를 판독 회로(210)를 경유하여 함수 로직(215)으로 출력하기 위해 판독 행으로 저장된 이미지 데이터를 전송하도록 어서트된다. 판독은 행 라인(도시됨)을 경유하여 매 열(row) 기초에서, 열 라인(미도시됨)을 경유하여 매 행(column) 기초에서, 매 픽셀 기초에서(미도시됨), 또는 그 밖의 논리적인 그룹핑에 의해서 일어날 것이다. 모든 픽셀의 이미지 데이터가 판독되면, 단계(500)는 다음 이미지를 위한 준비를 위해 단계(505)로 돌아간다.
일 실시예에서, 그 밖의 회로(431)는 이미지 전하를 잠정적으로 저장하기 위해서 FD(450)와 결합된 저장 커패시터를 포함할 것이고, 이로인해 포스트 이미지 획득 과정은 단계(520)에서 판독 이전에 각각의 픽셀 내에서 실행될 것이다. 그런 회로는 게인 회로, ADC 회로, 또는 그 밖의 것을 포함할 것이다. 그 밖의 회로(431)는 노출 제어 회로 및 감마 제어 회로를 포함할 것이다. 오버랩핑된 BSI 구성은 픽셀(400)의 채움 인자를 희생하지 않고 그러한 인트라-픽셀(intra-pixel) 처리를 할 수 있도록 각각의 픽셀 내에 공간(room)을 제공한다.
상기 설명된 단계는 컴퓨터 소프트웨어 및 하드웨어의 용어로 설명된다. 설명된 기술은 기계에 의해서 실행될 때 기계로 하여금 설명된 동작을 수행하게 하는, 기계(예컨대, 컴퓨터) 판독가능한 저장 매체 내에서 구체화된 기계-실행가능한 명령어를 구성할 것이다. 더욱이, 단계는 주문형 반도체(application specific integrated circuit ; ASIC) 또는 그와 같은, 하드웨어 내에서 구체화될 것이다.
기계-판독가능한 저장 매체는 기계(예컨대, 컴퓨터, 네트워크 장치, 휴대 정보 단말기(PDA), 제조 도구, 하나 이상의 프로세서 세트를 갖는 어떤 장치 등)에 의해서 접근할 수 있는 형태로 정보를 제공(예컨대, 저장하다)하는 어떤 메커니즘을 포함한다. 예컨대, 기계-판독가능한 저장 매체는 기록가능한/기록가능하지 않은 매체(예컨대, ROM, RAM, 자기 디스크 저장 매체, 광학 저장 매체, 플래시 장치 등)를 포함한다.
요약서(abstract)에서 설명된 것을 포함하는, 본 발명의 실시예의 상세한 설명은, 명확히 개시된 형태로 본 발명을 속속들이 규명하거나 제한하려는 의도는 아니다. 반면 특정한 실시예, 예컨대 설명적인 목적으로 여기서 설명된 발명은 다양한 변형이 본 발명의 목적 범위 내에서 가능하고, 통상의 지식을 가진자에게 자명하다.
이런 변형은 상기 설명된 상세한 설명의 관점에서 본 발명으로 만들어질 수 있다. 다음 청구범위에서 사용되는 용어는 상세한 설명에서 개시된 특정 실시예로 본 발명을 한정하기 위해서 사용된 것이 아니다. 오히려, 본 발명의 범위는 전체적으로 다음 청구 범위에 의해서 결정될 것이고, 이는 청구 범위 해석 이론에 따라 이해될 것이다.

Claims (20)

  1. 후면 조사(BSI) 이미징 센서 픽셀의 후면을 따라 입사된 광에 대응하여 이미지 전하를 축적하기 위해 반도체 다이 내에 배치된 포토다이오드 영역; 및
    포토다이오드 영역과 반도체 다이의 전면 사이의 반도체 다이 내에 배치된 트랜지스터 픽셀 회로를 포함하는 픽셀 회로를 포함하고,
    픽셀 회로의 적어도 일부 영역이 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  2. 제 1 항에 있어서,
    픽셀 회로가, BSI 이미징 센서 픽셀 내의 이미지 전하를 디지털 값으로 변환시키기 위해 결합된 아날로그-디지털 변환기(ADC)를 더 포함하되, ADC의 적어도 일부가 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  3. 제 1 항에 있어서,
    픽셀 회로가, BSI 이미징 센서 픽셀 내의 이미지 전하로부터 유도된 이미지 데이터를 증폭하기 위한 게인 회로(gain circuitry)를 더 포함하되, 게인 회로의 적어도 일부가 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  4. 제 1 항에 있어서,
    픽셀 회로가, 감마 제어 회로(gamma control circuitry) 또는 노출 제어 회로(exposure control circuitry) 중 적어도 하나를 더 포함하되, 감마 제어 회로 또는 노출 제어 회로 중 적어도 일부가 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  5. 제 1 항에 있어서,
    픽셀 회로가, 3 트랜지스터(3T), 4 트랜지스터(4T), 또는 5 트랜지스터(5T) 픽셀 회로에 부가하여 부가 회로를 포함하되, 부가 회로의 적어도 일부가 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  6. 제 1 항에 있어서,
    픽셀 회로의 일부가, 공유 픽셀로서 픽셀 어레이 내의 인접 픽셀과 공유되되, 공유 픽셀 회로의 제 1 부분이 포토다이오드 영역과 오버랩되고, 제 2 부분이 인접 픽셀의 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  7. 제 1 항에 있어서,
    BSI 이미징 센서 픽셀이, BSI CMOS 이미징 센서를 구비하여 구성된 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  8. 제 7 항에 있어서, 반도체 다이 내에 배치된 상호결합 확산 영역을 더 포함하되, 상호결합 확산 영역은 포토다이오드 영역과 트랜지스터 픽셀 회로 사이에 결합되고, 상호결합 확산 영역은 픽셀 회로와 인접하게 위치함과 더불어 반도체 다이의 전면을 향해 연장되는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  9. 제 7 항에 있어서, 트랜지스터 픽셀 회로가,
    포토다이오드 영역 및 플로팅 확산 사이에 결합된 전송 트랜지스터와;
    포토다이오드 영역 내에 축적된 리셋 전하에 결합된 리셋 트랜지스터;
    플로팅 확산으로부터 하이 임피던스 출력을 제공하기 위해 결합된 소스-팔로워 트랜지스터; 및
    판독을 위해 다른 이미징 센서 픽셀로부터 BSI 이미징 센서 픽셀을 선택하기 위한 선택 트랜지스터;
    를 포함하는 것을 특징으로 하는 이미징 센서 픽셀.
  10. 제 1 항에 있어서, 후면에서 포토다이오드 영역으로 수신된 광의 초점을 맞추기 위해 광학적으로 정렬되고 포토다이오드 영역 하부 반도체 다이의 후면에 배치된 마이크로렌즈; 및
    광을 필터링하기 위해 마이크로렌즈와 포토다이오드 영역 사이에 배치된 컬러 필터; 를 더 포함하는 것을 특징으로 하는 후면 조사 이미징 센서 픽셀.
  11. 각각의 픽셀을 위한, 후면 조사 CMOS 이미징 센서를 각각 포함하는 다수의 픽셀을 구비한 픽셀 어레이의 동작 방법으로, 방법이,
    픽셀의 후면을 따른 광 입사에 응답하여 생성된 픽셀의 포토다이오드 영역 내에 이미지 데이터를 축적하는 단계; 및
    포토다이오드 영역과 적어도 부분적으로 오버랩되고 후면 반대편 픽셀의 전면에 배치된 픽셀 회로로 포토다이오드 영역 내에 축적된 이미지 데이터를 전송하는 단계; 를 포함하는 것을 특징으로 하는 픽셀 어레이 동작 방법.
  12. 제 11 항에 있어서, 각각의 픽셀을 위해,
    전압 레일과 포토다이오드 영역 사이에 결합된 리셋 트랜지스터를 잠정적으로 인에이블시킴으로써 이미지 데이터를 축적하기 이전에 포토다이오드 영역을 리셋하는 단계를 더 포함하고, 리셋 트랜지스터가 픽셀의 전면에 배치되고, 적어도 부분적으로 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 픽셀 어레이 동작 방법.
  13. 제 12 항에 있어서, 각각의 픽셀을 위해,
    포토다이오드 영역과 적어도 부분적으로 오버랩되고 픽셀의 전면에 배치된 아날로그-디지털 변환기(ADC)로 이미지 데이터를 디지털 이미지 데이터로 변환시키는 단계를 더 포함하는 것을 특징으로 하는 픽셀 어레이 동작 방법.
  14. 제 12 항에 있어서, 각각의 픽셀을 위해,
    포토다이오드 영역과 적어도 부분적으로 오버랩되고 픽셀의 전면에 배치된 게인 회로로 이미지 데이터를 증폭하는 단계를 더 포함하는 것을 특징으로 하는 픽셀 어레이 동작 방법.
  15. 제 12 항에 있어서, 각각의 픽셀을 위해,
    포토다이오드 영역과 적어도 부분적으로 오버랩되고 픽셀 내에 배치된 회로로 부가 이미지 데이터 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 픽셀 어레이 동작 방법.
  16. 이미징 픽셀의 후면 조사(BSI) 어레이를 포함하되,
    각 이미징 픽셀이, BSI 어레이의 후면을 따라 입사된 광에 응답하여 이미지 전하를 축적하기 위해 반도체 다이 내에 배치된 포토다이오드 영역과;
    포토다이오드 영역의 적어도 일부와 오버랩되고, 포토다이오드 영역과 반도체 다이의 전면 사이의 반도체 다이 내에 배치된 트랜지스터 픽셀 회로를 포함하는 픽셀 회로 영역; 및
    이미징 픽셀의 각각에서 이미지 데이터를 판독하도록 이미징 픽셀의 후면 조사 어레이에 결합된 판독 회로;
    를 포함하는 것을 특징으로 하는 이미징 시스템.
  17. 제 16 항에 있어서,
    픽셀 회로 영역은, 3 트랜지스터(3T), 4 트랜지스터(4T), 또는 5 트랜지스터(5T) 픽셀 회로에 부가하는 부가 회로를 포함하되, 부가 회로의 적어도 일부가 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 이미징 시스템.
  18. 제 16 항에 있어서,
    픽셀 회로 영역은, 이미징 픽셀 내의 이미지 전하를 디지털 값으로 변환시키기 위해 결합된 아날로그-디지털 변환기(ADC)를 더 포함하되, ADC의 적어도 일부가 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 이미징 시스템.
  19. 제 16 항에 있어서,
    픽셀 회로 영역은, 이미징 픽셀 내의 이미지 전하로부터 유도된 이미지 데이터를 증폭하기 위한 게인 회로를 더 포함하되, 게인 회로의 적어도 일부는 포토다이오드 영역과 오버랩되는 것을 특징으로 하는 이미징 시스템.
  20. 제 17 항에 있어서, 이미징 픽셀의 BSI 어레이는,
    대응하는 이미징 픽셀에 광의 초점을 맞추기 위해 각각 정렬되고 이미징 픽셀의 어레이의 후면에 배치되는 다수의 마이크로 렌즈; 및
    신호를 라우팅하기 위해 이미징 픽셀의 어레이의 전면에 배치된 두 개 이상의 금속층을 포함하는 금속 스택;을 더 포함하는 것을 특징으로 하는 이미징 시스템.
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