CN101939841B - 用于背侧照明图像传感器的电路与光传感器重迭 - Google Patents

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Abstract

本发明是关于一种背侧照明(BSI)成像传感器像素(400)，其包括：光电二极管(420)区域；及像素电路(430)。该光电二极管区域被布置在半导体管芯中，用于响应于入射在该BSI成像传感器像素的背侧上的光而累积图像电荷。该像素电路包含晶体管像素电路，该像素电路是布置在该半导体管芯的前侧与该光电二极管区域之间的该半导体管芯中。该像素电路的至少一部分与该光电二极管区域重迭。

Description

用于背侧照明图像传感器的电路与光传感器重迭
本申请主张2008年2月8日申请的美国临时申请第61/027,356号的权利，该申请的内容是以引用的方式并入本文中。
技术领域
本发明大体上是关于图像传感器，且特定言之(但非排它)，本发明是关于背侧照明CMOS图像传感器。
背景技术
图1绘示一常规的前侧照明互补金属氧化物半导体(CMOS)成像像素100。成像像素100的前侧是基板105侧，该侧上布置有像素电路且形成有用于重新散布信号的金属堆迭110。金属层(例如金属层M1及M2)是以产生一光学通道的方式经图案化，入射在成像像素100的前侧的光可经由该光学通道到达感光性或光电二极管(PD)区域115上。该前侧可进一步包含：一彩色滤光片层，以实施一彩色传感器；及一微透镜，以将光聚焦在PD区域115上。
成像像素100包含布置在相邻于PD区域115的像素电路区域中的像素电路。此像素电路提供多种用于成像像素100的规则操作的功能。举例而言，像素电路区域125可包含电路以开始获得PD区域中的图像电荷，以将累积在PD区域115中的该图像电荷重设至准备好的图像像素100用于下一个图像，或转移出由成像像素100所获得的图像数据。如所绘示，在一前侧照明配置中，像素电路区域125是定位成紧邻于PD区域115。因此，像素电路区域125以PD区域115为代价消耗了成像像素100中的有用面积。减小PD区域115的尺寸以容纳该像素电路而降低成像像素100的填充因数，因此减少对光敏感的像素面积量，并降低低光效能。
附图说明
参考以下附图描述本发明的非限制性及非详尽的实施例，其中各个图中相同参考数字涉指相同部分，除非另有指明。
图1是一常规的前侧照明成像像素的横截面图。
图2是绘示根据本发明的一实施例的背侧照明成像系统的框图。
图3A是绘示根据本发明的一实施例的背侧照明成像系统中二个4T像素的像素电路的电路图。
图3B是绘示根据本发明的一实施例的背侧照明成像系统中包含模拟至数字转换电路的一有源像素传感器的像素电路的电路图。
图4是根据本发明的一实施例的具有重迭像素电路的背侧照明成像像素的混合横截面/电路图。
图5是绘示根据本发明的一实施例的一种用于操作具有重迭像素电路的背侧照明成像像素的处理过程的流程图。
具体实施方式
本文描述一种用于具有重迭像素电路的背侧照明成像传感器的系统及操作方法的实施例。在下列描述中，阐述许多特定细节以提供对该实施例的彻底了解。然而，本领域技术人员将认识到，此处所描述的技术可在没有该特定细节的一个或多个的情况下实施，或以其他方法、组件、材料等而实施。在其他实例中，未显示或详细描述已熟知的结构、材料或操作以避免模糊某些方面。
此说明书各处对「一项实施例」或「一实施例」的参考意味着连同该实施例所描述的一特定特征、结构或特性是包括在本发明的至少一项实施例中。因此，此说明书各处在不同位置出现的片语「在一项实施例中」或「在一实施例中」不一定全指相同的实施例。此外，该特定特征、结构或特性可以任何适当的方式被组合于一项或多项实施例中。
此说明书各处使用若干专业术语。此术语在此项技术中具有其等所由来的普通意义，除非在此处特别定义，或其等用途的背景将清楚地提出其他的意义。此处参考一半导体管芯的表面法线定义术语「重迭」。若贯穿该半导体管芯的一横截面绘出的与该表面法线平行的线交叉于二个元件，则布置在管芯上的二个元件被称为「重迭」。
图2是绘示根据本发明的一实施例的背侧照明成像系统200的框图。所绘示实施例的成像系统200包含像素阵列205、读出电路210、功能逻辑215及控制电路220。
像素阵列205是一个二维(2D)的背侧照明成像传感器或像素(例如像素P1、P2......Pn)。在一项实施例中，各个像素是互补金属氧化物半导体(CMOS)成像像素。如所绘示，各个像素是布置成为列(例如列R1至Ry)及行(例如行C1至Cx)以获得一个人、位置或物体的图像数据，接着图像数据可用以形成该人、位置或物体的2D图像。
在各个像素已获得其图像数据或图像电荷之后，该图像数据是由读出电路210读出并传送至功能逻辑215。读出电路210可包含放大电路、模拟至数字(ADC)转换电路或其他。功能逻辑215可简单地储存该图像数据或甚至通过使用后图像效果(例如裁剪、旋转、移除红眼、调整亮度、调整对比度或其他)而处理该图像数据。在一项实施例中，读出电路210可沿着读出行线(经绘示)每次读出一列图像数据，或可利用多种其他技术(未绘示)读出该图像数据，例如串行读出或同时全并行读出所有像素。
控制电路220是耦合至像素阵列205以控制像素阵列205的操作特性。举例而言，控制电路220可产生一快门信号，该快门信号是用于控制图像获得。在一项实施例中，该快门信号是一全域快门信号，该快门信号用于同时启用像素阵列205中的所有像素以在单一获得窗期间捕获该像素的各自图像数据。在一替代实施例中，该快门信号是一滚动快门信号，藉此在连续获得窗期间依序地启用像素的各个列、行或群组。
图3A是绘示根据本发明的一实施例的背侧照明成像阵列中的二个四晶体管(4T)式像素的像素电路300的电路图。像素电路300是用于实施图2的像素阵列200中的各个像素的一种可能的像素电路体系结构。然而，应了解本发明的实施例不限于4T像素体系结构；更确切言之，受益于本揭示内容的本领域技术人员将了解本教示是亦适于3T设计、5T设计及各种其他像素体系结构。
在图3A中，像素Pa及Pb是成二行及一列而布置。所绘示实施例的各个像素电路300包含光电二极管PD、转移晶体管T1、重设晶体管T2、源极随耦器(SF)晶体管T3、选择晶体管T4及储存电容器C1。在操作期间，转移晶体管T1接收一转移信号TX，转移晶体管T1将累积在光电二极管PD中的电荷转移至一浮动扩散节点FD。在一项实施例中，浮动扩散节点FD可耦合至一储存电容器用于暂时储存图像电荷。
重设晶体管T2是耦合在一电源导轨VDD与该浮动扩散节点FD之间以在一重设信号RST的控制下重设(例如将该FD放电或充电至一预设电压)。该浮动扩散节点FD是经耦合以控制SF晶体管T3的栅极。SF晶体管T3是耦合在该电源导轨VDD与选择晶体管T4之间。SF晶体管T3的作用为一源极随耦器，其提供至该浮动扩散FD的高阻抗连接。最后，选择晶体管T4是在一选择信号SEL的控制下将像素电路300的输出选择性地耦合至该读出行线。
在一项实施例中，由控制电路220产生该TX信号、该RST信号及该SEL信号。在其中像素阵列205利用一全域快门操作的一实施例中，该全域快门信号是耦合至整个像素阵列205中的各个转移晶体管T1的栅极以同时开始电荷自各个像素的光电二极管PD转移。或者，滚动快门信号可应用于转移晶体管T1的组。
图3B是绘示根据本发明的一实施例的使用包含集成的模拟至数字转换电路(ADC)305的有源像素传感器(APS)的像素电路301的电路图。像素电路301是用于实施图2的像素阵列200中的各个像素的另一可能的像素电路体系结构。所绘示的该APS体系结构仅包含二个晶体管(重设晶体管T2及选择晶体管T4)；然而，若该ADC 305不集成至像素电路301中，则接着将包含SF晶体管T3且像素电路301将被称为3T像素设计。应了解图3B仅是将ADC集成至一像素中的可能的实施且其他实施可连同本发明的实施例一起使用。举例而言，ADC可并入于图3A中所绘示的该4T设计中。
所绘示实施例的像素电路301包含PD、重设晶体管T2、选择晶体管T4及ADC 305。所绘示实施例的ADC 305包含比较器(COMP)310、计数器315及存储器320。在操作期间，ADC 305可操作以在由选择晶体管T4在行总线上输出之前，将由该PD累积的模拟图像电荷转换成为具有数字值表示的图像数据。存储器320是用于暂时储存该数字图像数据的多位寄存器(例如8位、16位、20位等)。在一项实施例中，像素阵列205中的各个像素P1至Pn的像素电路可共用ADC 305的一个或多个组件。在一共用实施例中，一共用ADC 305的电路可重迭两个或两个以上相邻的像素。
图4是根据本发明的一实施例的具有重迭像素电路的背侧照明成像像素400的混合横截面/电路图。成像像素400是像素阵列205中的像素P1至Pn的一种可能的实施。所绘示实施例的成像像素400包含基板405、彩色滤光片410、微透镜415、PD区域420、互连扩散区域425、像素电路区域430、若干像素电路层435及金属堆迭440。所绘示实施例的像素电路区域430包含布置在扩散井445上的4T像素(可替代其他像素设计)以及其他电路431(例如增益电路、ADC电路、伽玛(gamma)控制电路、曝光控制电路等)。浮动扩散450是布置在扩散井445中并耦合在转移晶体管T1与SF晶体管T3的栅极之间。所绘示实施例的金属堆迭440包含由金属层间介电层441及443分离的二层金属层M1及M2。虽然图4仅绘示一种二层金属堆迭，但金属堆迭440可包含更多或较少层，用于在像素阵列205的前侧上方传送信号。在一项实施例中，钝化或固定层470是布置在互连扩散区域425上。最后，浅沟槽隔离(STI)使成像像素400与相邻的像素(未绘示)隔离。
如所绘示，成像像素400是对入射在其半导体管芯的背侧的光480感光。通过使用背侧照明传感器，像素电路区域430可以与光电二极管区域420重迭的配置而定位。换言之，像素电路300可被布置为相邻于互连扩散区域425并在光电二极管420与该管芯前侧之间而不阻挡光480到达光电二极管区域420。通过以与光电二极管区域420重迭的一配置布置该像素电路，如相对于如图1中所绘示的并排配置，光电二极管区域420不再与该像素电路竞争有用的管芯面积。确切言之，像素电路区域430可经放大以容纳额外或更大的组件而不减损该图像传感器的填充因数。本发明的实施例使其他电路431(诸如增益控制或ADC电路(例如ADC 305))布置为紧密接近于该电路各自的光电二极管区域420而不减少该像素的敏感度。通过将增益控制及ADC电路插入为紧密接近于各个PD区域420，由于PD区域420与额外像素中的电路之间较短的电互连，因此可降低电路噪声并改良噪声抗扰度。此外，该背侧照明配置提供更大灵活性以在金属堆迭440中的像素阵列205的前侧上传送信号而不干扰光480。在一项实施例中，该快门信号是在金属堆迭440中传送至像素阵列205的该像素。
在一项实施例中，像素阵列205中相邻的像素的PD区域420上的像素电路区域430可被分组以建立公共的管芯面积。此公共的管芯面积可除了支撑基本3T、4T、5T等像素电路之外亦支撑共用电路(或像素间的电路)。或者，一些像素可将其对等的PD区域420上的未使用的管芯面积贡献至需要额外像素电路空间以用于较大或较高等像素内电路的相邻的像素。因此，在一些实施例中，其他电路431可重迭两个或两个以上PD区域420且甚至可由一或多个像素共用。
在一项实施例中，基板405是由P型掺杂剂予以掺杂。在此情况下，基板405及成长于该基板上的外延层可被称为P基板。在P型基板实施例中，扩散井445是P+井注入，而光电二极管区域420、互连扩散区域425及浮动扩散450是N型掺杂的。浮动扩散450是由与扩散井445相反的导电型的掺杂剂予以掺杂而在扩散井445内产生一p-n结，藉此而电隔离浮动扩散450。在其中基板405及该基板上的外延层为N型的实施例中，扩散井445亦是经N型掺杂，而光电二极管区域420、互连扩散区域425及浮动扩散450具有相反的P型导电性。
图5是绘示根据本发明的一实施例的一种用于操作BSI成像像素400的处理过程500的流程图。处理过程500绘示像素阵列205中的单一像素的操作；然而，应了解，可根据使用的是一滚动快门亦或是全域快门而由像素阵列205中的各个像素依序或同时执行处理过程500。处理过程500中出现的一些或所有处理过程框的次序不应被视为限制。更确切而言，受益于本揭示内容的本领域技术人员将了解一些处理过程框可以多种未经绘示的次序执行。
在处理过程框505中，重设光电二极管PD(例如光电二极管区域420)。重设包含将光电二极管PD放电或充电至一预定电压电位，例如VDD。该重设是通过确立该RST信号以启用重设晶体管T2并确立该TX信号以启用转移晶体管T1而实现。启用T1及T2可将光电二极管区域420、互连扩散区域425及浮动扩散450耦合至电源导轨VDD。
一旦重设，则撤销确立该RST信号及该TX信号以通过光电二极管区域420开始图像的获得(处理过程框510)。入射在成像像素400的背侧上的光480是穿过彩色滤光片410由微透镜415聚焦于光电二极管区域420的背侧上。彩色滤光片410是操作以将入射光480过滤成为多种成分色彩(例如利用拜尔(Bayer)滤光片嵌镶面或彩色滤光片阵列)。入射光子使电荷累积在该光电二极管的扩散区域内。
一旦该图像获得窗已到期，则累积在光电二极管区域420中的电荷是通过确立该TX信号而经由该转移晶体管T1转移至该浮动扩散450(处理过程框515)。在一全域快门的情况下，该全域快门信号是在处理过程框515期间与该TX信号同时被确立至像素阵列205中的所有像素。此造成由各个像素累积的图像数据全域转移至该像素对应的浮动扩散450中。
一旦转移该图像数据，撤销确立该TX信号以将浮动扩散450与PD区域420隔离以便于读出。在处理过程框520中，该SEL信号是经确立以将该储存的图像数据转移至读出行上用于经由读出电路210输出至该功能逻辑215。应了解读出可经由行线(有绘示)以每列为基础、经由列线(未绘示)以每行为基础、以每个像素(未绘示)为基础或通过其他逻辑分组而发生。一旦已读出所有像素的图像数据，处理过程500回至处理过程框505以制备下一图像。
在一项实施例中，其他电路431可包含储存电容器，该储存电容器耦合至FD 450以暂时储存该图像电荷，使得可在处理过程520中的读出之前在各个像素中执行后图像获得处理。此电路可包含增益电路、ADC电路或其他。其他电路431甚至可包含曝光控制电路及伽玛控制电路。该重迭BSI配置是提供各个像素中的空间以实现此像素内的处理而不牺牲像素400的填充因数。
上文解释的处理过程是以电脑软件及硬件的方式予以描述。所描述的技术可构成具体实施在一机器(例如，电脑)可读取储存媒体内的机器可执行指令，当该指令通过一机器执行时将使机器实行所描述的操作。另外，该处理过程可在硬件内具体实施，诸如专用集成电路(ASIC)或类似物。
一机器可读取储存媒体包含以利用一机器(例如，一电脑、网路器件、个人数字助理、制造工具、具有一组一个或多个处理器的任何器件等)可存取的形式提供(即，储存)信息的任何机构。举例而言，一机器可读取储存媒体包含可记录/不可记录媒体(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘储存媒体、光学储存媒体、闪存存储器器件等)。
本发明所绘示的实施例的上文描述，包含摘要中的描述，并不意味详尽说明本发明或将本发明限制于所揭示的精确形式。虽然为了说明目的此处描述了本发明的特定实施例及实例，但如本领域技术人员所认识，在本发明的范畴内可有多种修改。
根据上文详细描述可对本发明做出此修改。不应将下列权利要求中使用的术语解读为将本发明限制于说明书中所揭示的特定实施例。确切而言，本发明的范畴完全是由下列权利要求决定，应根据权利要求书解释的已建立的原则来解读该权利要求。

Claims (19)

1.一种背侧照明成像传感器，其包括：
第一像素的第一光电二极管区域，其被布置在半导体管芯中，用于响应于入射在该背侧照明成像传感器的背侧上的光而累积图像电荷；
所述第一像素的像素电路，其包含晶体管像素电路，该晶体管像素电路被布置在该半导体管芯内且在该半导体管芯的前侧与该第一光电二极管区域之间，其中该像素电路的至少一部分与该第一光电二极管区域重迭；及
与所述第一像素相邻的第二像素，该第二像素包括第二光电二极管区域，其中，所述第二像素包括在所述第二光电二极管区域上方的未被所述第二像素使用的管芯面积，
其中，所述第二像素将其未使用的管芯面积贡献至需要额外像素电路空间以用于较大或较高等像素内电路的所述第一像素。
2.如权利要求1所述的背侧照明成像传感器，其中该像素电路包含模拟至数字转换器，该模拟至数字转换器经耦合以将所述图像电荷转换至数字值，其中该模拟至数字转换器布置为紧密接近于所述第一和第二像素的所述第一和第二光电二极管区域。
3.如权利要求1所述的背侧照明成像传感器，其中该像素电路包含增益电路，其用于放大从所述图像电荷获得的图像数据，其中该增益电路布置为紧密接近于所述第一和第二像素的所述第一和第二光电二极管区域。
4.如权利要求1所述的背侧照明成像传感器，其中该像素电路包含伽玛控制电路或曝光控制电路中的至少一个，其中该伽玛控制电路或该曝光控制电路布置为紧密接近于所述第一和第二像素的所述第一和第二光电二极管区域。
5.如权利要求1所述的背侧照明成像传感器，其中该像素电路除了包含三晶体管(3T)式像素电路、四晶体管(4T)式像素电路、或五晶体管(5T)式像素电路以外亦包含额外的电路，其中该额外的电路布置为紧密接近于所述第一和第二像素的所述第一和第二光电二极管区域。
6.如权利要求1所述的背侧照明成像传感器，其中该背侧照明成像传感器包括背侧照明互补金属氧化物半导体CMOS成像传感器。
7.如权利要求6所述的背侧照明成像传感器，其进一步包括布置在该半导体管芯中的互连扩散区域，该互连扩散区域耦合在该第一光电二极管区域与该像素电路之间，该互连扩散区域位于该像素电路附近并朝向该半导体管芯的前侧延伸。
8.如权利要求6所述的成像传感器，其中该像素电路包括：
转移晶体管，其耦合在该第一光电二极管区域与一浮动扩散之间；
重设晶体管，其经耦合以重设该第一光电二极管区域中所累积的电荷；
源极随耦器晶体管，其经耦合以提供来自该浮动扩散的高阻抗输出；及
选择晶体管，其在一选择信号的控制下将所述像素电路的输出选择性地耦合至一读出行线。
9.如权利要求1所述的背侧照明成像传感器，其进一步包括：
微透镜，其被布置在该半导体管芯的背侧上且在该第一光电二极管区域下，且经光学对准以将从该背侧接收的光聚焦在该第一光电二极管区域上；及
彩色滤光片，其被布置在该微透镜与该第一光电二极管区域之间以过滤光。
10.一种包含多个像素的像素阵列的操作方法，其中各个像素包含背侧照明互补金属氧化物半导体成像传感器，其中对于各个像素有一相邻像素与其相邻，该相邻像素包括第二光电二极管区域，其中所述相邻像素包括在所述第二光电二极管区域上方的未被所述相邻像素使用的管芯面积，对于各个像素，该方法包括：
在该像素的第一光电二极管区域中累积响应于入射在该像素的背侧上的光而产生的图像数据；
将该第一光电二极管区域中所累积的图像数据转移至所述像素的像素电路，该像素电路被布置在与该背侧相反的像素前侧上且该像素电路至少部分地与该第一光电二极管区域重迭；及
使所述相邻像素将其未使用的管芯面积贡献至需要额外像素电路空间以用于较大或较高等像素内电路的所述像素。
11.如权利要求10所述的方法，对于各个像素，所述方法进一步包括：
在累积该图像数据之前，通过暂时地使重设晶体管耦合在一电压导轨与所述第一光电二极管区域之间，来重设所述第一光电二极管区域，其中该重设晶体管被布置在该像素的前侧上且该重设晶体管至少部分地与所述第一光电二极管区域重迭。
12.如权利要求11所述的方法，对于各个像素，所述方法进一步包括：
利用一模拟至数字转换器将该图像数据转换成为数字图像数据，该模拟至数字转换器被布置在该像素的前侧上且该模拟至数字转换器至少部分地与所述第一光电二极管区域重迭。
13.如权利要求11所述的方法，对于各个像素，所述方法进一步包括：
利用增益电路来放大该图像数据，该增益电路被布置在该像素的前侧上且该增益电路至少部分地与所述第一光电二极管区域重迭。
14.如权利要求11所述的方法，对于各个像素，所述方法进一步包括：
利用电路来实施额外的图像数据处理，该电路被布置在该像素中且该电路至少部分地与所述第一光电二极管区域重迭。
15.一种成像系统，其包括：
背侧照明成像像素阵列，其中各个成像像素包含：
第一光电二极管区域，其被布置在半导体管芯中用于响应于入射在该背侧照明阵列的背侧上的光而累积图像电荷；及
像素电路区域，其包含晶体管像素电路，该晶体管像素电路被布置在该半导体管芯中且在该半导体管芯的前侧与该第一光电二极管区域之间，该像素电路区域与该第一光电二极管区域的至少一部分重迭；
对于各个像素有一相邻像素与其相邻，该相邻像素包括第二光电二极管区域，其中所述相邻像素包括在所述第二光电二极管区域上方的未被所述相邻像素使用的管芯面积；以及
读出电路，其耦合至该背侧照明成像像素阵列以读出来自每一个成像像素的图像数据，
其中，所述相邻像素将其未使用的管芯面积贡献至需要额外像素电路空间以用于较大或较高等像素内电路的所述各个像素。
16.如权利要求15所述的成像系统，其中该像素电路区域除了包含三晶体管(3T)式像素电路、四晶体管(4T)式像素电路、或五晶体管(5T)式像素电路以外亦包含额外的电路，其中该额外的电路中的至少一部分与该第一光电二极管区域重迭。
17.如权利要求15所述的成像系统，其中该像素电路区域进一步包含模拟至数字转换器，该模拟至数字转换器经耦合以将该背侧照明成像像素中的图像电荷转换至数字值，其中该模拟至数字转换器的至少一部分与该第一光电二极管区域重迭。
18.如权利要求15所述的成像系统，其中该像素电路区域进一步包含增益电路，其用于放大从该成像像素中的图像电荷获得的图像数据，其中该增益电路的至少一部分与该第一光电二极管区域重迭。
19.如权利要求16所述的成像系统，其中该背侧照明成像像素阵列进一步包含：
多个微透镜，所述多个微透镜被布置在该成像像素阵列的背侧上且各个微透镜是经对准以将光聚焦在对应的成像像素上；及
金属堆迭，其包含两层或两层以上金属层，所述金属层被布置在该成像像素阵列的前侧上以便于传送多个信号。
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