JP4274870B2 - ２ビットセルメモリにてダイナミックリファレンスを利用するシステム - Google Patents

Description

本発明は、一般に半導体メモリ装置に関連し、特に２ビットセルメモリにて動的に変化する基準値又はダイナミックリファレンス（ｄｙｎａｍｉｃ ｒｅｆｅｒｅｎｃｅ）を利用するシステムに関連する。

メモリ素子のような半導体装置は、ディジタルシステムにおける情報格納装置として一般に使用されている。格納されることを要する情報量が増加するにつれて、そのようなメモリ素子にアクセスする効率的な手法を有することが益々重要になってくる。

一般に、プロセッサのようなコントローラによってメモリに与えられる外部信号に応答して、メモリ読み取り又は書き込み動作が起動される。多くの場合、メモリアクセス中に転送されることを要する情報量は大きい。加えて、プロセッサからメモリ素子へ及びその逆に情報が伝搬する速度は、増加し続けている。従って、メモリ素子に対する情報の読み取り及び書き込み能力に関し、実効性を向上させる要請がある。

「ミラービット（ｍｉｒｒｏｒ ｂｉｔ）」又は「２ビット（ｄｏｕｂｌｅ ｂｉｔ）」フラッシュメモリと呼ばれる、ある形式のフラッシュ（ＦＬＡＳＨ）メモリ構造では、コアメモリセルの各々に格納される２つのデータビットが存在する。メモリの動作中には、様々なメモリ機能を実行するためにリファレンスセル（ｒｅｆｅｒｅｎｃｅ ｃｅｌｌ）が利用される。例えば、メモリセクタ内のコアセルと共にリファレンスセルをプログラム及び消去し、そのリファレンスセルのデータ０１及びデータ１０に関する電圧閾値（Ｖｔ）の平均を読み出しのリファレンスレベルとする、ダイナミックリファレンス読み出し法がある。データ０１及び１０はＶｔ分布を有するので、付随するリファレンスセルもＶｔ分布を有することとなる。データ０１及び１０のＶｔ分布が広範であるならば、リファレンスセルのＶｔ分布は広くなり、その結果として、リファレンスセルとデータ０１及びデータ１０との間の動作マージンが非常に減少してしまう。

図１は、従来の基準ビットメモリにおいて、基準Ｖｔ分布がどのようにして判定されるかを示し、そこではリファレンスセルはコアメモリアレイ領域に設けられている。コアセルデータ１０及び０１は広範なＶｔ分布を有するので、１０２に示されるように、リファレンスセルに関するＶｔ分布も広くなる。例えば、中央線１０４は、データ１０及び０１のＶｔ値に関する一方の分布範囲の中央を示し、中央線１０６は、データ１０及び０１のＶｔ値に関する他方の分布範囲の中央を示す。その結果、１０２に示されるような広範なＶｔ分布となる。リファレンスセルのＶｔ分布が広くなると、検出マージン（ｓｅｎｓｅ ｍａｒｇｉｎ）領域１０８，１１０は小さくなる。検出マージンが減少すると、メモリ読み取りエラーが増加し、メモリの実効性が低下する。

従って、最適な検出マージン又はセンスマージンを達成して最良のメモリ動作を行わせるための、コアアレイ内のリファレンスセルの閾電圧を設定する手法を得ることが望まれている。

本発明は、２ビットメモリ装置におけるコアセルに関して、ダイナミックリファレンス（動的に変化する基準値）を利用するシステムを包含する。本システムは、読み出し動作中に、ダイナミックリファレンスのＶｔと、データ“１０”又は“０１”のコアセル値のＶｔとの間の最適な検出マージンを与えるために、ダイナミックリファレンスセルをプログラミングする方法を包含する。本システムは、ダイナミックリファレンスに基づくコアセルの読み出し方法及び装置を包含する。

本発明の一態様によれば、メモリ装置における２ビットコアセルをプログラムする方法が提供される。メモリ装置はダイナミックリファレンスセル及びスタティックリファレンスセルを有する。本方法は、前記スタティックリファレンスセルを利用して前記ダイナミックリファレンスセルをプログラムするステップ、及び前記ダイナミックリファレンスセルを利用して前記２ビットコアセルをプログラムするステップより成る。

本発明の一態様によれば、メモリ素子内の２ビットコアセルをプログラムする装置が提供され、前記メモリ素子はスタティックリファレンスセルを含む。本装置は、前記スタティックリファレンスセルに基づいてプログラムされるダイナミックリファレンスセルであって、前記２ビットセルが前記ダイナミックリファレンスセルに基づいてプログラムされるところのダイナミックリファレンスセルを有する。また、本装置は、プログラムベリファイ動作中に前記コアセル及びダイナミックリファレンスセルの間に電流差を与えるために、コアセル電流を調整する電流回路を有する。

本発明の更なる態様及び付随する利点は、添付図面に関連する以下の詳細な説明を参照することで、よりいっそう明白になるであろう。

本発明は、メモリ動作に関する最適な読み出しマージンを設けるために、２ビットコアセルにてダイナミックリファレンスを利用するシステムを包含する。

図２は、本発明によるダイナミックリファレンスを利用して、２ビットコアセルがどのようにしてプログラムされるかを示す。図２に示されるように、リファレンスセル２０２のＶｔが異なる値にプログラムされると、その結果として、Δで示される選択された閾値差（検出マージン）を維持するように、コアセルデータがプログラムされる。従って、エラーなしにメモリを読み取り、良好な検出マージンを維持することが可能になる。

本発明の一実施例では、コアメモリセル領域外に設けられたスタティックリファレンス（固定された基準値）を利用して、ダイナミックリファレンスがプログラムされる。例えば、メモリ装置は、コアセル及びリファレンスセルを含むメモリ領域と、固定されたリファレンスセルのような付加的なメモリ回路を含む周辺領域とを有する。固定されたリファレンスは、そのＶｔ値が時間経過と供に安定的であるように、製造時に一度だけプログラムされ得る。固定されたリファレンスは、その後に、ダイナミックリファレンスをプログラムするために使用され、それはメモリアレイにおけるコアセルをプログラムするために使用される。本発明によれば、以下の手順が実行され得る。

１．メモリ装置製造時に固定リファレンスをプログラムする。

２．メモリ装置の動作中に、固定リファレンスを利用してダイナミックリファレンスをプログラムする。

３．メモリ装置の動作中に、ダイナミックリファレンスを利用してメモリコアセルをプログラムする。

図３は、本発明により構築されたダイナミックリファレンスを利用するシステム３００の一実施例を示す。本システム３００は、電流電圧変換器３０２，３０４を有し、これらはリファレンスセル及びコアセル電流を検出し、センスアンプ（図示せず）に検知される対応する電圧を生成する。ダイナミックリファレンスセルが、コアセルと共に設けられ、そのコアセルと同一のワードラインを利用する場合には、コア及びダイナミックリファレンスの間で異なるゲート電圧を与えることはできない。

そのような場合には、プログラム確認又はベリファイ（ｖｅｒｉｆｙ）中に、定電流源３０６がコアセルＤＡＴＡＢラインに加えられる。これは、コアセル電流と、プログラムベリファイ動作中に使用されるダイナミックリファレンス電流との間の電流差を与える。本発明に包含される一実施例では、コアセルに接続されるＶＲＥＦゲートＮチャネルトランジスタにプルダウンを加えることによって、定電流源が設けられる。しかしながら、定電流源を設ける任意の手法が本発明にて使用され得る。その結果、変換器３０２に入力される基準電流（Ｉｒ）は、変換器３０４に入力されるコアセル電流（Ｉｃ＋Ｉ０）より小さくなる（又は大きくなる）。この電流差は、プログラムベリファイ中にリファレンス及びコアセルの間で異なるプログラミングレベルを与える。

図４は、本発明により構築されたダイナミックリファレンスを利用するシステム４００の一実施例を示す。本システム４００は、本発明により、リファレンス及びコアセルの間にデルタＶｔ（ｄｅｌｔａ Ｖｔ）を与えるように動作する。図４に示されるように、外部リファレンス４０４を利用して、電流ミラー回路４０２による定電流源がＤＡＴＡＢＲＥＦラインに加えられ、その関連するＶｔがウエハ製造時に正確に設定され得る。

実施例４００に示される実施形態では、電流ミラー回路４０２及び固定リファレンスセル４０４が、装置のコアメモリアレイ外部に設けられたチップ周辺回路に設けられる。ダイナミックリファレンス４０６は、コアセル４０８と供にメモリアレイ内に設けられる。従って、固定リファレンス４０４を利用してダイナミックリファレンス４０６をプログラムし、そしてダイナミックリファレンスを利用してコアセル４０８をプログラムすることが可能である。結果として、読み込み及びベリファイ動作中に、所望のセンスマージンが維持される。

本発明はメモリ装置の２ビットコアセルにダイナミックリファレンスを利用するシステムを包含する。上述した実施例は、本発明の例示であり、説明した特定の実施例に本発明の範囲を限定することは意図されていない。すなわち、本発明に関する１つ又はそれ以上の実施例が例示及び説明されてきたが、その精神及び本質的特徴から逸脱することなしに、様々な変形がなされ得ることは理解されるであろう。従って、ここに開示及び説明した内容は、特許請求の範囲に記載される本発明の範囲を限定するものではなく、例示的なものであることを意図する。

ダイナミックリファレンスセルを使用する従来のミラービットメモリに関するＶｔ分布図を示す。 本発明によるダイナミックリファレンスを使用する従来のミラービットメモリに関するＶｔ分布図を示す。 本発明により構築されたダイナミックリファレンスを使用するシステムの一実施例を示す図である。 本発明により構築されたダイナミックリファレンスを使用するシステムの他の実施例を示す図である。

符号の説明

１０２ リファレンスセルの電圧閾値分布
１０４，１０６ 中央ライン
１０８，１１０ 検出マージン
２０２ リファレンスセルの電圧閾値
３００ システム
３０２，３０４ 電流／電圧変換器
３０６ 定電流源
４００ システム
４０２ 電流ミラー回路
４０４ スタティックリファレンスセル
４０６ ダイナミックリファレンスセル
４０８ コアセル

Claims (2)

1. メモリ装置におけるコアセル領域内の２ビットコアセルをプログラムする方法であって、前記メモリ装置は、前記コアセル領域内にあり前記コアセルと同一のワードラインに接続されたダイナミックリファレンスセルと、前記コアセル領域外にあるスタティックリファレンスセルと、前記コアセル領域外にあり前記スタティックリファレンスセルに接続された電流ミラー回路と、を有し、当該方法は：
   前記スタティックリファレンスセルを利用して前記ダイナミックリファレンスセルをプログラムするステップ；及び
   前記ダイナミックリファレンスセルを利用して前記２ビットコアセルをプログラムするステップ；を含み、
   前記２ビットコアセルをプログラムするステップは、
   前記スタティックリファレンスセルの閾値電圧に基づいて前記電流ミラー回路により定電流を生成するステップと、
   前記２ビットコアセル及び前記ダイナミックリファレンスセルの間に電流差を与えるために前記定電流を前記ダイナミックリファレンスセルのデータラインに加え、プログラミング動作を確認するステップと、
   を含むことを特徴とする方法。
2. メモリ装置におけるコアセル領域内の２ビットコアセルをプログラムする装置であって、当該装置は、
   前記コアセル領域内にあり前記コアセルと同一のワードラインに接続されたダイナミックリファレンスセルと、
   前記コアセル領域外にあるスタティックリファレンスセルと、
   前記コアセル領域外にあり前記スタティックリファレンスセルに接続された電流ミラー回路と、を有し、
   前記スタティックリファレンスセルに基づいて前記ダイナミックリファレンスセルがプログラムされ、前記ダイナミックリファレンスセルに基づいて前記２ビットコアセルがプログラムされ、
   前記２ビットコアセルがプログラムされる際には、
   前記スタティックリファレンスセルの閾値電圧に基づいて前記電流ミラー回路により定電流が生成され、
   前記２ビットコアセル及び前記ダイナミックリファレンスセルの間に電流差を与えるために前記定電流が前記ダイナミックリファレンスセルのデータラインに加えられ、プログラミング動作が確認される、ことを特徴とする装置。

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