JP4267274B2 - 電源変動抑制装置、半導体装置及び電源変動抑制方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置の電源電圧の変動を抑制する電源変動抑制装置に関するものである。
【0002】
近年、半導体装置は高集積化とともに動作速度の高速化が益々進み、多数のデジタル回路が高速で同期動作する状態が生じている。このような状況では、デジタル回路内の多数のCMOS回路が同期して動作することになり、各CMOS回路で貫通電流が同時に流れるようになった。このため、貫通電流のピーク値の増大による電源電圧の変動が大きくなり、共通の電源で動作するデジタル回路の誤動作あるいはアナログ回路の出力信号での誤差増大の原因となるとともに、ノイズの発生原因にもなっている。そこで、貫通電流による電源電圧の変動を抑制することが必要となっている。
【0003】
【従来の技術】
図12は、クロック信号の位相をずらすことにより、貫通電流による電源電圧の変動を抑制するようにした従来例の動作を示す。
【0004】
クロック信号CLK11で多数のデジタル回路を同期して動作させるとき、電源V1にはクロック信号CLK11の立ち上がりに同期するノイズn1が発生する。このノイズn1は、電源配線のインダクタンス成分による逆起電力及び電源供給回路の負帰還動作により、貫通電流による電圧降下の後に、電圧上昇が発生する。なお、ノイズ波形は簡略化した波形で示している。
【0005】
このように、多数のデジタル回路を共通のクロック信号CLK11で駆動すると、貫通電流が同期して発生するため、ノイズn1のピーク値が高くなる。
そこで、多数のデジタル回路をクロック信号CLK11とクロック信号CLK12とで分割して駆動すると、例えば電源V1に発生するノイズはn2,n3に分割される。この場合は、分割回路規模を1:1とした場合である。
【0006】
このように、クロック信号の位相をずらすことにより、電源電圧の変動値のピークを抑制する技術は、例えば特開2001−124835号公報(特願平11−308109号)に開示されている。
【0007】
【発明が解決しようとする課題】
上記のように、クロック信号の位相をずらすことにより、電源電圧の変動値のピークを抑制することはできる。しかし、電源V1に発生するノイズの数は却って増大するとともに、分割回路規模に大きな差がある場合には、ピークの抑制効果も小さくなる。
【0008】
従って、電源V1に発生するノイズを確実に低減することはできず、その電源V1に基づいて動作する回路では、電源ノイズに基づくノイズが依然として発生するという問題点がある。
【0009】
また、電源V1に発生するノイズのピーク値は、スペクトルアナライザーあるいはデジタイザー等で測定する必要がある。従って、クロック信号の位相をずらすことによる電源電圧変動の抑制効果を確認して、ノイズのピーク値を効果的に抑制するための回路分割及び位相設定作業が煩雑であるという問題点がある。
【0010】
この発明の目的は、電源電圧の変動を効果的に抑制し得る電源変動抑制装置を提供することにある。
【0011】
【課題を解決するための手段】
電源電圧変動のピーク値を電源変動測定回路で測定し、前記電源変動測定回路の出力信号に基づいて、前記電源が供給される多数の内部回路に供給するクロック信号の位相を、各内部回路の動作による電源電圧変動のピークが相殺されるようにクロック信号制御部で調整する。
【0012】
【発明の実施の形態】
図1に示す半導体装置において、多数のデジタル回路(内部回路)DC1〜DCnに高電位側の電源V2と、低電位側電源であるグランドGND1とが供給される。各デジタル回路DC1〜DCnはそれぞれクロック信号CLK1〜CLKnの供給に基づいて動作する。
【0013】
電源変動測定回路(クロック信号制御部)1は、高電位側電源V3と低電位側電源であるグランドGND2の供給に基づいて動作し、前記電源V2とグランドGND1との電圧変動を検出する。そして、電源ノイズの高電位側ピーク値の検出結果である第一の検出結果NPHと、低電位側ピーク値の検出結果である第二の検出結果NPLを制御回路(クロック信号制御部)2に出力する。前記電源V3とグランドGND2は、電源V2とグランドGND1に対しより安定した電源として供給される。
【0014】
前記制御回路2には、前記電源V2とグランドGND1が供給され、基準電圧を設定するためのデジタル信号REFを前記電源変動測定回路1に出力する。また、制御回路2はクロック信号CLKsに基づいて動作し、前記第一の検出結果NPHと、第二の検出結果NPLの入力に基づいて演算処理を行い、選択信号S1〜Snを出力する。
【0015】
前記選択信号S1〜Snは、それぞれ遅延回路(クロック信号制御部)3に入力され、各遅延回路3には基準クロック信号REFCLKが入力される。
前記遅延回路3の具体的構成を図2に従って説明する。図2は選択信号S1が入力される遅延回路を示す。前記基準クロック信号REFCLKは、直列に(n-1)段接続されたバッファ回路4の初段に入力されるとともに、選択回路5に入力される。また、前記各バッファ回路4の出力信号は前記選択回路5に入力される。
【0016】
遅延回路3は入力された選択信号S1に基づいて、基準クロック信号REFCLKあるいは各バッファ回路4の出力信号のいずれかを選択して出力信号Doutを出力する。そして、各遅延回路3から出力される出力信号Doutがクロック信号CLK1〜CLKnとして各デジタル回路DC1〜DCnに入力される。
【0017】
従って、選択信号S1〜Snは遅延回路3を構成するバッファ回路4の段数を選択して、クロック信号CLK1〜CLKnの遅延時間を調整する信号として各遅延回路3に入力される。
【0018】
前記電源変動測定回路1の具体的構成を図3に示す。D/A変換器6には前記デジタル信号REFが入力され、D/A変換器6はデジタル信号REFをアナログ値に変換して、アナログ基準電圧として比較器7a,7bに出力する。
【0019】
前記電源V2はピークホールド回路8に入力される。ピークホールド回路8は、電源V2の高電位側ピーク値と低電位側ピーク値とをホールドする機能を備え、そのホールド値を前記比較器7a,7bに出力する。
【0020】
比較器7a,7bは、D/A変換器6から出力される基準電圧と、電源V1の高電位側ピーク値あるいは低電位側ピーク値とを比較し、その比較結果をレベルシフト回路9a,9bにそれぞれ入力する。
【0021】
前記レベルシフト回路9a,9bは、比較器7a,7bの出力信号を前記制御回路2の入力レベルに適合するように電圧調整動作を行い、その出力信号を前記第一の検出結果NPH及び第二の検出結果NPLとして制御回路2に出力する。
【0022】
従って、電源V2の高電位側ピーク値がデジタル信号REFで設定される電圧値より高くなると、レベルシフト回路9aから出力される第一の検出結果NPHがHレベルとなる。
【0023】
また、電源V2の低電位側ピーク値がデジタル信号REFで設定される電圧値より低くなると、レベルシフト回路9bから出力される第二の検出結果NPLがHレベルとなる。
【0024】
次に、前記制御回路2による電源変動抑制動作を図4及び図5に従って説明する。図4及び図5に示す動作は、いずれか1つのデジタル回路のクロック信号のタイミングを調整して、電源変動を抑制する動作を示す。
【0025】
図4は、電源V2の高電位側のピーク値を抑制する動作を示す。制御回路2は、電源V2,V3の投入に基づいて、まず例えば選択信号S1により、遅延回路3の遅延時間を設定するためのバッファ回路4の段数DLをM-W-1で設定する(ステップ1)。
【0026】
ここで、Mはあらかじめ設定したバッファ回路4の段数であり、WはMを基準として調整可能なバッファ回路4の段数である。
また、ステップ1において最小ピーク電圧値をBest PeakとしてまずAを設定する。また、ピーク電圧が最小となるバッファ回路4の段数をBest DLとして、まずM-Wを設定する。
【0027】
次いで、DLに1を加算し、電源変動測定回路1に出力するデジタル信号REFにAを設定する(ステップ2)。
すると、電源変動測定回路1では、Aとして設定されたデジタル信号REFをアナログ値に変換した電圧値a1と電源V2の電圧値とを比較する。図6に示すように、電圧値a1が電源V2のピーク値より高い場合には、電源変動測定回路1はLレベルの第一の比較結果NPHを出力する。
【0028】
次いで、第一の比較結果NPHがHレベルであるか否かを判別する(ステップ3)。今、第一の比較結果NPHがLレベルであるので、デジタル信号REFのAから1減算し(ステップ4)、ステップ3に復帰する。
【0029】
ステップ3,4を繰り返して、デジタル信号REFをアナログ値に変換した電圧値がa3となると、第一の比較結果NPHがHレベルとなる。すると、ステップ3からステップ5に移行し、電圧値a3に対応するデジタル信号REFすなわちA−2をピーク値Peakとして格納する。
【0030】
次いで、ピーク値Peakが先に格納されているBest Peakより小さいか否かを判別する(ステップ6)。今、PeakはA−2であって、Aより小さいため、A−2をBest Peakとして格納し、さらにこのときのバッファ回路4の段数DLをBest DLとして格納する(ステップ7)。
【0031】
ステップ6において、ピーク値PeakがBest Peakの値より小さくない場合には、ステップ8に移行する。
次いで、段数DLがM+Wに達したか否かを判別する(ステップ8)。そして、M+Wに達していない場合には、ステップ2に移行し、DLに1を加算し、デジタル信号REFの値を再びAとする。
【0032】
すなわち、バッファ回路4の段数を1段増やし、この状態でステップ3〜8を繰り返す。そして、DLがM+Wとなるまでこのような動作を繰り返し、M+Wとなると処理を終了する。
【0033】
すると、ステップ7において、電源V2の高電位側ピーク値の最小値がBest Peakとして格納され、そのときのバッファ回路4の段数がBest DLとして格納される。
【0034】
図5は、電源V2の低電位側のピーク値を抑制する動作を示す。制御回路2は、電源V2,V3の投入に基づいて、まず例えば選択信号S1により、遅延回路3の遅延時間を設定するためのバッファ回路4の段数DLをM-W-1で設定する(ステップ11)。
【0035】
また、ステップ1において最小ピーク電圧値をBest PeakとしてまずBを設定する。また、ピーク電圧が最小となるバッファ回路4の段数をBest DLとして、まずM-Wを設定する。
【0036】
次いで、DLに1を加算し、電源変動測定回路1に出力するデジタル信号REFにBを設定する(ステップ12)。
すると、電源変動測定回路1では、Bとして設定されたデジタル信号REFをアナログ値に変換した電圧値b1と電源V2とを比較する。図6に示すように、電圧値b1が電源V2のピーク値より低い場合には、電源変動測定回路1はLレベルの第二の比較結果NPLを出力する。
【0037】
次いで、第二の比較結果NPLがHレベルであるか否かを判別する(ステップ13)。今、第二の比較結果NPLがLレベルであるので、デジタル信号REFのBに1を加算し(ステップ14)、ステップ13に復帰する。
【0038】
ステップ13,14を繰り返して、デジタル信号REFをアナログ値に変換した電圧値がb2となると、第二の比較結果NPLがHレベルとなる。すると、ステップ13からステップ15に移行し、電圧値b2対応するデジタル信号REFすなわちB+1をピーク値Peakとして格納する。
【0039】
次いで、ピーク値Peakが先に格納されているBest Peakより大きいか否かを判別する(ステップ16)。今、PeakはB+1であって、Bより大きいため、B+1をBest Peakとして格納し、さらにこのときのバッファ回路4の段数DLをBest DLとして格納する(ステップ17)。
【0040】
ステップ16において、ピーク値PeakがBest Peakの値より大きくない場合には、ステップ18に移行する。
次いで、段数DLがM+Wに達したか否かを判別する(ステップ18)。そして、M+Wに達していない場合には、ステップ12に移行し、DLに1を加算し、デジタル信号REFの値を再びBとする。
【0041】
すなわち、バッファ回路4の段数を1段増やし、この状態でステップ13〜18を繰り返す。そして、DLがM+Wとなるまでこのような動作を繰り返し、M+Wとなると処理を終了する。
【0042】
すると、ステップ17において、電源V2の低電位側ピーク値の最小値がBest Peakとして格納され、そのときのバッファ回路4の段数がBest DLとして格納される。
【0043】
図4及び図5に示す動作を適宜繰り返すことにより、電源V2の電圧変動のピーク値が抑制されるように、各遅延回路3のバッファ回路4の段数、すなわち各デジタル回路のクロック信号の位相を調整可能である。
【0044】
図7は、上記のような電源変動抑制装置による電源変動抑制処理動作を示す。例えば、デジタル回路DC1をクロック信号CLK1で動作させると、電源V2にはクロック信号CLK1の立ち上がりに基づいてノイズP11,M11〜P13,M13が発生する。
【0045】
また、デジタル回路DC2をクロック信号CLK2で動作させると、電源V2にはクロック信号CLK2の立ち上がりに基づいてノイズP21,M21〜P23,M23が発生する。
ここで、ノイズP11,M21、ノイズP12,M22、ノイズP13,M23が互いに相殺されるようにクロック信号CLK1,CLK2の位相を調整すれば、調整後ノイズNX1で示すようにノイズのピーク出現回数は半分となる。
【0046】
次に、回路規模の異なるデジタル回路のノイズを相殺する場合の一例を示す。ノイズP11〜P13に対し、クロック信号CLK2の立ち上がりに基づいて回路規模の小さいデジタル回路から発生するノイズM21a〜M23aを互いに相殺するタイミングで発生させる。
【0047】
すると、電源V2にはノイズP11〜P13がノイズM21a〜M23aで相殺されてピーク値が抑制された調整後ノイズNX2が発生する。
さらに、ノイズM11〜M13に対し、クロック信号CLK3の立ち上がりに基づいて回路規模の小さいデジタル回路から発生するノイズP31a〜P33aを互いに相殺するタイミングで発生させる。
【0048】
すると、電源V2にはノイズM11〜M13がノイズP31a〜P33aで相殺されてピーク値が抑制された調整後ノイズNX3が発生する。
このような処理動作により、ノイズP11,M11〜P13,M13のピーク値を抑制した調整後ノイズNX3が生成される。
【0049】
図8は、クロック信号に基づいてノイズM31,P31〜M33,P33を発生させる多数のデジタル回路が動作する場合を示す。
このノイズM31,P31〜M33,P33は、クロック信号CLK4の2/3の周期で発生する。このような場合には、各デジタル回路を駆動するクロック信号CLK4〜CLK6を1/3周期ずつずらす。
【0050】
すると、クロック信号CLK5によるノイズM31,P31〜M33,P33と、クロック信号CLK5によるノイズM41,P41〜M43,P43と、クロック信号CLK6によるノイズM51,P51〜M53,P53とが互いに相殺される状態となる。
【0051】
この結果、電源V2に発生する調整後ノイズNX4は、ピーク値が小さいほぼ平滑化されたノイズとなる。
図9は、クロック信号に基づいてノイズM61,P61を発生させるn個のデジタル回路が動作する場合を示す。
【0052】
このノイズM61,P61は、クロック信号CLK1の2/nの周期のノイズである。このような場合には、各デジタル回路を駆動するクロック信号CLK1〜CLKnを1/n周期ずつずらす。
【0053】
すると、各デジタル回路が発生するノイズが互いに相殺される状態となり、調整後ノイズのピーク値が抑制される。
図10は、位相の異なる二つのデジタル回路DC1,DC2との間でデータの転送を行う場合を示す。デジタル回路DC2を駆動するクロック信号CLK2は、デジタル回路DC1を駆動するクロック信号CLK1より位相を遅らせている場合、デジタル回路DC1の出力信号Data2を、遅延回路3で遅延させた出力信号Data3としてデジタル回路DC2に出力する。
【0054】
このように構成すると、図11に示すように、デジタル回路DC1ではクロック信号CLK1で入力信号Data1を取り込み、出力信号Data2を出力する。出力信号Data2は、例えば入力信号Data1を取り込んだ後、所定時間後に安定となる信号である。
【0055】
遅延回路3は、デジタル回路DC1の出力信号Data2を遅延させた出力信号Data3をデジタル回路DC2に出力する。選択信号S2により遅延回路3で設定される遅延時間は、クロック信号CLK1に対するクロック信号CLK2の遅延時間を設定する遅延回路の遅延時間と同一に設定される。
【0056】
デジタル回路DC2は、クロック信号CLK2の立ち上がりに基づいて前記出力信号Data3を取り込む。出力信号Data3はクロック信号CLK2と同期して遅延しているので、デジタル回路DC2では出力信号Data3を取り込むためのセットアップ・ホールド時間を十分に確保して、出力信号Data3を確実に取り込むことが可能となる。
【0057】
上記のように構成された電源変動抑制装置では、次に示す作用効果を得ることができる。
(1)共通の電源V2で動作する多数のデジタル回路DC1〜DCnを駆動するクロック信号CLK1〜CLKnの位相をずらして、各デジタル回路DC1〜DCnが発生するノイズを相殺することができる。従って、電源V2に発生するノイズのピーク値を抑制し、かつ電源V2に発生するノイズのピーク数を削減することができる。
(2)電源変動測定回路1及び制御回路2により、電源V2のノイズのピーク値を測定し、そのピーク値が最も小さくなるように、多数のデジタル回路DC1〜DCnのクロック信号CLK1〜CLKnの位相を自動的に調整することができる。
(3)電源変動測定回路1及び制御回路2は、各デジタル回路DC1〜DCnと共通の半導体基板上に形成することができる。
(4)異なる回路規模のデジタル回路が発生させる電源ノイズを相殺するように、各デジタル回路に供給するクロック信号の位相を調整することにより電源ノイズのピーク値を抑制することができる。
(5)各デジタル回路の電源ノイズが、クロック信号の2/nの周期である場合、n個のデジタル回路のクロック信号を1/n周期ずつずらすことにより、各デジタル回路により発生する電源ノイズを互いに相殺して、ピーク値を抑制することができる。
(6)クロック信号の位相を調整したデジタル回路間でデータの転送を行う場合、クロック信号の位相を調整する遅延回路と同一の遅延時間を設定可能とした遅延回路を介して、データの転送を行うことにより、入力信号を取り込むためのセットアップ・ホールド時間を十分に確保することができる。
【0058】
上記各実施の形態は、次に示すように変更することもできる。
・デジタル回路に代えて、アナログ回路同士で電源ノイズを相殺するように、クロック信号を調整してもよい。
・デジタル回路とアナログ回路とで互いに電源ノイズを相殺するようにクロック信号を調整してもよい。
【0059】
【発明の効果】
以上詳述したように、この発明は電源電圧の変動を効果的に抑制し得る電源変動抑制装置を提供することができる。
【図面の簡単な説明】
【図1】 一実施の形態を示すブロック図である。
【図2】 遅延回路を示す回路図である。
【図3】 電源変動測定回路を示す回路図である。
【図4】 制御回路の動作を示すフローチャート図である。
【図5】 制御回路の動作を示すフローチャート図である。
【図6】 電源変動測定回路の動作を示す説明図である。
【図7】 電源変動抑制動作を示す説明図である。
【図8】 電源変動抑制動作を示す説明図である。
【図9】 電源変動抑制動作を示す説明図である。
【図10】 電源変動抑制動作を行うデジタル回路間でのデータ転送を示すブロック図である。
【図11】 電源変動抑制動作を行うデジタル回路間でのデータ転送動作を示すタイミング波形図である。
【図12】 従来例の動作を示すタイミング波形図である。
【符号の説明】
1 電源変動測定回路
2 クロック信号制御部(制御回路)
3 クロック信号制御部(遅延回路)
DC1〜DCn 内部回路(デジタル回路)
CLK1〜CLKn クロック信号
Claims (10)
- 電源電圧変動のピーク値を測定する電源変動測定回路と、
前記電源変動測定回路の出力信号に基づいて、前記電源が供給される多数の内部回路に供給するクロック信号の位相を、各内部回路の動作による電源電圧変動のピークを相殺するように調整するクロック信号制御部と
を備えたことを特徴とする電源変動抑制装置。 - 前記クロック信号制御部は、
選択信号の入力に基づいて、前記各内部回路に供給するクロック信号の位相を選択可能とした多数の遅延回路と、
前記ピーク値が最小となるように前記選択信号を生成して、該選択信号を前記各遅延回路に出力する制御回路と
から構成したことを特徴とする請求項1記載の電源変動抑制装置。 - 前記電源変動測定回路は、
前記制御回路から出力されるデジタル信号をアナログ基準電圧に変換するD/A変換器と、
前記電源電圧のピーク値をホールドするピークホールド回路と、
前記アナログ基準電圧と前記ピーク値とを比較する比較器と
から構成したことを特徴とする請求項2記載の電源変動抑制装置。 - 前記D/A変換器は、前記デジタル信号に基づいて、高電位側及び低電位側のアナログ基準電圧を生成し、前記ピークホールド回路は前記電源電圧の高電位側及び低電位側のピーク値をホールドし、前記比較器は高電位側及び低電位側のアナログ基準電圧と高電位側及び低電位側のピーク値とを比較して、該ピーク値を検出することを特徴とする請求項3記載の電源変動抑制装置。
- 前記制御回路は、前記選択信号を順次切り替え、各選択信号でのピーク値を比較し、該ピーク値が最小となる選択信号を検出することを特徴とする請求項2乃至4のいずれかに記載の電源変動抑制装置。
- 前記内部回路において、データを出力する内部回路と、該データが入力される内部回路とは、両内部回路に供給されるクロック信号の位相差と同一の遅延時間を備えた遅延回路を介してデータを転送することを特徴とする請求項1乃至5記載の電源変動抑制装置。
- 請求項1乃至6のいずれかに記載の電源変動抑制装置と、前記内部回路とを共通の基板に備えたことを特徴とする半導体装置。
- 多数の内部回路に対して共通に供給される電源の電圧変動のピーク値を測定し、その測定結果に基づいて、前記電源で動作する多数の内部回路に供給するクロック信号の位相を、各内部回路の動作による電源電圧変動のピークが相殺されるように調整することを特徴とする電源変動抑制方法。
- 多数の内部回路に対して共通に供給される電源の電圧変動のピーク値を測定し、その測定結果に基づいて、前記電源で動作する回路規模の小さい内部回路及び回路規模の大きい内部回路に供給するクロック信号の位相を、回路規模の大きい内部回路の動作による電源電圧変動のピークが、回路規模の小さい複数の内部回路のピークで相殺されるように調整することを特徴とする電源変動抑制方法。
- 多数の内部回路に対して共通に供給される電源の電圧変動のピーク値を測定し、その測定結果に基づいて、前記電源で動作する各デジタル回路の電源ノイズが、クロック信号の2/nの周期である場合、n個のデジタル回路のクロック信号を1/n周期ずつずらして、各デジタル回路により発生する電源電圧変動を相殺することを特徴とする電源変動抑制方法。
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