JP4258411B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子の両側を一対の金属体で挟んでなり、装置のほぼ全体が樹脂でモールドされてなる半導体装置に関する。 The present invention relates to a semiconductor device in which both sides of a semiconductor element are sandwiched between a pair of metal bodies and almost the entire device is molded with resin.
従来より、この種の半導体装置としては、半導体素子と、半導体素子の一面側に設けられ電極と放熱体とを兼ねる第1の金属体と、半導体素子の他面側に設けられ電極と放熱体とを兼ねる第2の金属体と、半導体素子と外部とを電気的に接続するための端子と、半導体素子、第1の金属体、第2の金属体および端子の一部を包み込むように封止するモールド樹脂とを備えた半導体装置が提案されている(たとえば、特許文献1参照)。 Conventionally, as a semiconductor device of this type, a semiconductor element, a first metal body provided on one surface side of the semiconductor element and serving as an electrode and a heat radiator, and an electrode and heat radiator provided on the other surface side of the semiconductor element are provided. A second metal body that also serves as a terminal, a terminal for electrically connecting the semiconductor element and the outside, and the semiconductor element, the first metal body, the second metal body, and a part of the terminal are encapsulated. A semiconductor device including a mold resin to be stopped has been proposed (see, for example, Patent Document 1).
このような半導体装置において、半導体素子としては、たとえば、IGBT(絶縁ゲート型バイポーラトランジスタ)やMOSFET素子などのゲート酸化膜デバイス、あるいはFWD(フリーホイールダイオード)などの縦型パワー素子が採用される。 In such a semiconductor device, as the semiconductor element, for example, a gate oxide film device such as an IGBT (insulated gate bipolar transistor) or a MOSFET element, or a vertical power element such as an FWD (free wheel diode) is employed.
図6は、この種の半導体装置の一般的な概略構成を示す図であって(a)は各部の平面的な配置を示す図、(b)は、(a)に示される半導体装置の概略断面構成を示す図である。 6A and 6B are diagrams showing a general schematic configuration of this type of semiconductor device, in which FIG. 6A is a diagram showing a planar arrangement of each part, and FIG. 6B is a schematic diagram of the semiconductor device shown in FIG. It is a figure which shows a cross-sectional structure.
図6において、半導体素子としてのゲート酸化膜デバイス10は、IGBT素子10であり、また、もう一つの半導体素子18はFWDである。そして、これら半導体素子10、18のうち、図6において現れている面が素子形成面である主表面、これと反対側の面が主裏面である。
In FIG. 6, a gate
ここで、IGBT素子10の主表面には、温度センスダイオード11が設けられている。この温度センスダイオード11は、一般的に設けられているもので、半導体製造技術を用いて形成されたポリシリコン等からなるダイオード素子である。
Here, a
この温度センスダイオード11は温度によって電圧が変化するので、IGBT素子10の温度を検出するのに用いられている。
The
これら半導体素子10、18の主裏面側には、電極と放熱体とを兼ねる第1の金属体20が、はんだなどの導電性接合部材を介して電気的・熱的に接合されている。また、半導体素子10、18の主表面側には、電極と放熱体とを兼ねる第2の金属体30が、はんだなどの導電性接合部材を介して電気的・熱的に接合されている。
A
また、ゲート酸化膜デバイスであるIGBT素子10の周囲には、各種の信号端子60が設けられており、IGBT素子10の主表面と信号端子60とは、ボンディングワイヤ70を介して電気的に接続されている。そして、装置のほぼ全体が樹脂80によりモールドされ封止されている。
ここにおいて、図6中の5本の信号端子60のうち、下側から1番目と2番目の2本が温度センスダイオード11用の端子すなわち温度センス用端子A、Kである。これら温度センス用端子A、Kは、アノード用端子Aとカソード用端子Kであり、それぞれ、IGBT素子10に設けられた素子の温度検出を行うための温度センス用パッドに接続されている。
Here, out of the five
また、図6中の5本の信号端子60のうち、下側から3番目の端子は、IGBT素子10の信号電極用パッドであるゲートセンス用パッドと接続されるゲートセンス用端子Gである。
In addition, among the five
また、図6中の5本の信号端子60のうち、下側から4番目の端子は、IGBT素子10に流れる電流を検出するための電流センス用パッドと接続される電流センス用端子SEであり、一番上側の端子は、IGBT素子10の基準電位用パッドであるケルビンセンス用パッドと接続される基準端子としてのケルビンセンス用端子KEである。
In addition, among the five
ここで、図6に示されるように、IGBT素子10は、その主表面に複数個のセルブロックTrが配列されたものであり、個々のセルブロックTrは、たとえば複数個のトランジスタ等の素子の集合体として構成されている。
Here, as shown in FIG. 6, the
そして、多数のトランジスタセルのうちの1個のセルTrが、電流センス用セルとして用いられ、電流センス用端子SEから出力される電流の異常を検出するようになっている。電流の異常が検出された場合には、ゲート電流を止めてIGBT素子10の作動を停止するようになっている。
ところで、上記した従来の半導体装置においては、両金属体20、30に挟まれた半導体素子としてのゲート酸化膜デバイス10は、比較的大型(たとえば13mm□程度)のものであり、コストが高く、半導体装置につき1個しか設けられていなかった。
By the way, in the above-described conventional semiconductor device, the gate
そこで、本発明は上記問題に鑑み、半導体素子の両側を一対の金属体で挟んでなり、装置のほぼ全体がモールド樹脂でモールドされてなる半導体装置において、より安価な構成を実現することを目的とする。 Accordingly, in view of the above problems, the present invention has an object to realize a more inexpensive configuration in a semiconductor device in which both sides of a semiconductor element are sandwiched between a pair of metal bodies and almost the entire device is molded with a mold resin. And
上記目的を達成するため、請求項1に記載の発明では、半導体素子(10)と、半導体素子(10)の一面側に設けられ、電極と放熱体とを兼ねる第1の金属体(20)と、半導体素子(10)の他面側に設けられ、電極と放熱体とを兼ねる第2の金属体(30)と、半導体素子(10)と外部とを電気的に接続するための端子(60)と、半導体素子(10)、第1の金属体(20)、第2の金属体(30)および端子(60)の一部を包み込むように封止するモールド樹脂(80)とを備える半導体装置において、次のような点を特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, a semiconductor element (10) and a first metal body (20) provided on one surface side of the semiconductor element (10) and serving as both an electrode and a radiator. And a second metal body (30) which is provided on the other surface side of the semiconductor element (10) and serves as both an electrode and a radiator, and a terminal for electrically connecting the semiconductor element (10) and the outside ( 60) and a mold resin (80) for sealing so as to enclose part of the semiconductor element (10), the first metal body (20), the second metal body (30), and the terminal (60). The semiconductor device is characterized by the following points.
すなわち、本発明は、半導体素子(10)としてゲート酸化膜デバイス(10)が用いられており、ゲート酸化膜デバイス(10)は、2個以上設けられており、個々のゲート酸化膜デバイス(10)は、複数種類の信号用パッド(10a、10b、10c、10d、10e)を有するとともに、1個のゲート酸化膜デバイス(10)について同種の信号用パッド(10a〜10e)が2個以上設けられており、ゲート酸化膜デバイス(10)の間にて、同種の信号用パッド(10a、10c)同士が電気的に接続されており、個々のゲート酸化膜デバイス(10)は、信号用パッドとして2個以上のゲートセンス用パッド(10c)および2個以上のケルビンセンス用パッド(10a)を備えており、ゲート酸化膜デバイス(10)の間にて、ゲートセンス用パッド(10c)同士およびケルビンセンス用パッド(10a)同士が電気的に接続されていることを特徴としている。 That is, in the present invention, the gate oxide film device (10) is used as the semiconductor element (10), and two or more gate oxide film devices (10) are provided. ) Has a plurality of types of signal pads (10a, 10b, 10c, 10d, 10e), and two or more of the same type of signal pads (10a to 10e) are provided for one gate oxide film device (10). The same kind of signal pads (10a, 10c) are electrically connected between the gate oxide film devices (10), and each gate oxide film device (10) is connected to a signal pad. And two or more gate sensing pads (10c) and two or more Kelvin sensing pads (10a), between the gate oxide film devices (10). Gate sense pad (10c) each other and Kelvin sense pad (10a) to each other is characterized by being electrically connected.
IGBT素子やMOSFET素子などのようなゲート酸化膜デバイス(10)の素子性能は、通常その素子面積に比例する。本発明によれば、ゲート酸化膜デバイス(10)を2個以上設けることにより、個々のゲート酸化膜デバイス(10)の素子面積を従来よりも小さなものにできるため、コストダウンを実現することができる。 The element performance of the gate oxide film device (10) such as an IGBT element or a MOSFET element is usually proportional to the element area. According to the present invention, by providing two or more gate oxide film devices (10), the element area of each gate oxide film device (10) can be made smaller than before, so that cost reduction can be realized. it can.
そして、素子面積の小さなゲート酸化膜デバイス(10)を2個以上設けることにより、2個以上のゲート酸化膜デバイス(10)を合わせた素子性能を、従来の比較的素子面積の大きなゲート酸化膜デバイスと同程度のものにできるため、素子性能については確保することができる。 Then, by providing two or more gate oxide film devices (10) having a small element area, the combined element performance of the two or more gate oxide film devices (10) is compared with the conventional gate oxide film having a relatively large element area. Since it can be made to be the same as the device, the element performance can be ensured.
また、本発明では、個々のゲート酸化膜デバイス(10)は、複数種類の信号用パッド(10a〜10e)を有するとともに、同種の信号用パッド(10a〜10e)が2個以上設けられており、さらに、異なるゲート酸化膜デバイス(10)の間にて、同種の信号用パッド(10a、10c)同士が電気的に接続されている。 In the present invention, each gate oxide film device (10) has a plurality of types of signal pads (10a to 10e), and two or more types of signal pads (10a to 10e) are provided. Further, the same type of signal pads (10a, 10c) are electrically connected between different gate oxide film devices (10).
このことは、具体的には、次のようなことである。たとえば、2個のゲート酸化膜デバイスのそれぞれが、P1、P2、P3の3種類の信号用パッドを有し、1個のゲート酸化膜デバイスについて、P1のパッドが2個、P2のパッドが2個、P3のパッドが2個備えられているとする。 Specifically, this is as follows. For example, each of the two gate oxide devices has three types of signal pads P1, P2, and P3. For one gate oxide device, there are two P1 pads and two P2 pads. Assume that two P3 pads are provided.
そして、たとえば、第1のゲート酸化膜デバイスにおけるP1のパッド、および、第2のゲート酸化膜デバイスにおけるP1のパッド同士が、電気的に接続されているということである。 For example, the P1 pad in the first gate oxide film device and the P1 pad in the second gate oxide film device are electrically connected to each other.
それにより、2個以上のゲート酸化膜デバイス(10)は、2個以上のものが合わさったもの全体として適切に機能することができるとともに、1個のゲート酸化膜デバイス(10)について外部接続用の端子(60)を用意すればよいため、当該端子(60)の数を増加させることがなくなる。 Thereby, two or more gate oxide film devices (10) can function properly as a whole when two or more gate oxide devices are combined, and one gate oxide film device (10) is used for external connection. Therefore, the number of the terminals (60) is not increased.
したがって、本発明によれば、半導体素子(10)の両側を一対の金属体(20、30)で挟んでなり、装置のほぼ全体がモールド樹脂(80)でモールドされてなる半導体装置において、より安価な構成を適切に実現することができる。また、請求項1に記載の発明では、個々のゲート酸化膜デバイス(10)は、信号用パッドとして2個以上のゲートセンス用パッド(10c)および2個以上のケルビンセンス用パッド(10a)を備えており、ゲート酸化膜デバイス(10)の間にて、ゲートセンス用パッド(10c)同士およびケルビンセンス用パッド(10a)同士が電気的に接続されているため、半導体装置における2個以上のゲート酸化膜デバイス(10)のそれぞれにおいて、基本的な作動を適切に確保できることから、それぞれの誤作動を極力防止することができ、好ましい。 Therefore, according to the present invention, in the semiconductor device in which both sides of the semiconductor element (10) are sandwiched between the pair of metal bodies (20, 30), and almost the entire device is molded with the mold resin (80). An inexpensive configuration can be appropriately realized. According to the first aspect of the present invention, each gate oxide film device (10) has two or more gate sensing pads (10c) and two or more Kelvin sensing pads (10a) as signal pads. Since the gate sense pads (10c) and the Kelvin sense pads (10a) are electrically connected between the gate oxide film devices (10), two or more in the semiconductor device are provided. In each of the gate oxide film devices (10), the basic operation can be appropriately ensured, so that each malfunction can be prevented as much as possible, which is preferable.
また、請求項2に記載の発明では、請求項1に記載の半導体装置において、個々のゲート酸化膜デバイス(10)は矩形板状をなすものであり、複数種類の信号用パッド(10a〜10e)が配列されてなるパッドの配列ユニット(12)が、個々のゲート酸化膜デバイス(10)における少なくとも2辺以上に設けられていることを特徴としている。 According to a second aspect of the present invention, in the semiconductor device according to the first aspect, each gate oxide film device (10) has a rectangular plate shape, and a plurality of types of signal pads (10a to 10e). ) Are arranged on at least two sides or more in each gate oxide film device (10).
このように、矩形板状をなす個々のゲート酸化膜デバイス(10)の少なくとも2辺以上に、パッドの配列ユニット(12)を設けることにより、個々のゲート酸化膜デバイス(10)において、同種のものが2個以上である複数種類の信号用パッド(10a〜10e)を適切に形成することができ、さらに、異なるゲート酸化膜デバイス(10)の間にて、同種の信号用パッド(10a、10c)同士の電気的な接続を適切に行うことができる。 In this way, by providing the pad arrangement unit (12) on at least two sides of the individual gate oxide device (10) having a rectangular plate shape, A plurality of types of signal pads (10a to 10e) having two or more can be appropriately formed, and the same type of signal pads (10a, 10a, 10b) between different gate oxide film devices (10). 10c) The electrical connection between each other can be appropriately performed.
また、請求項3に記載の発明では、請求項1に記載の半導体装置において、パッドの配列ユニット(12)は、個々のゲート酸化膜デバイス(10)における少なくとも3辺以上に設けられていることを特徴としている。 According to a third aspect of the present invention, in the semiconductor device according to the first aspect, the pad arrangement unit (12) is provided on at least three sides of each gate oxide film device (10). It is characterized by.
パッドの配列ユニット(12)を、個々のゲート酸化膜デバイス(10)における3辺以上に設ければ、2辺に設ける場合に比べて、異なるゲート酸化膜デバイス(10)の間の信号用パッド(10a〜10e)同士の電気的な接続を行うにあたって、ゲート酸化膜デバイス(10)の配置位置や配置個数などの配置形態の自由度が大きくなる。 If the pad arrangement unit (12) is provided on three or more sides of the individual gate oxide device (10), the signal pad between the different gate oxide device (10) compared to the case where the pad arrangement unit (12) is provided on two sides. In performing electrical connection between (10a to 10e), the degree of freedom of the arrangement form such as the arrangement position and the number of arrangement of the gate oxide film device (10) is increased.
ここで、請求項4に記載の発明のように、請求項2または請求項3に記載の半導体装置においては、個々のゲート酸化膜デバイス(10)において、パッドの配列ユニット(12)が設けられる辺は、少なくとも互いに対向する2辺であることが好ましい。
Here, as in the invention described in claim 4, in the semiconductor device described in
また、請求項5に記載の発明のように、請求項1〜請求項4に記載の半導体装置においては、2個以上のゲート酸化膜デバイスとしては、隣り合って配置されている2個以上のIGBT素子(10)とすることができる。
Further, as in the invention described in claim 5, in the semiconductor device described in
また、請求項6に記載の発明では、請求項5に記載の半導体装置において、IGBT素子(10)は2個であることを特徴としている。 According to a sixth aspect of the present invention, in the semiconductor device according to the fifth aspect, the number of IGBT elements (10) is two.
また、請求項7に記載の発明のように、請求項1〜請求項6に記載の半導体装置においては、2個以上のゲート酸化膜デバイス(10)のうちの1個のゲート酸化膜デバイス(10)の信号用パッド(10a〜10e)と、端子(60)とがボンディングワイヤ(70)により電気的に接続されているものにできる。
Further, as in the invention according to claim 7, in the semiconductor device according to
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。 In addition, the code | symbol in the bracket | parenthesis of each said means is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.
(第1実施形態)
図1は本発明の第1実施形態に係る半導体装置S1の概略構成を示す図であって、モールド樹脂80内の各部の平面的な配置を示す図、図2は図1の概略断面構成を示す図である。また、図3は、図1中の半導体素子としてのゲート酸化膜デバイス10をその主表面側から見たときの構成を模式的に示す平面図である。
(First embodiment)
FIG. 1 is a diagram showing a schematic configuration of the semiconductor device S1 according to the first embodiment of the present invention, and is a diagram showing a planar arrangement of each part in the
図1、図2に示されるように、本実施形態における半導体装置S1は、第1の半導体素子としての2個のゲート酸化膜デバイス10、第2の半導体素子としてのFWD(フリーホイールダイオード)18と、第1の金属体としての下側ヒートシンク20と、第2の金属体としての上側ヒートシンク30と、ヒートシンクブロック40と、これらの間に介在する各導電性接合部材51、52、53と、ゲート酸化膜デバイス10と外部とを電気的に接続するための信号端子60と、さらにモールド樹脂80とを備えて構成されている。
As shown in FIGS. 1 and 2, the semiconductor device S <b> 1 in this embodiment includes two gate
この構成の場合、図2に示されるように、両半導体素子10、18の下面と下側ヒートシンク20の上面との間は、第1の導電性接合部材51によって接合されている。
In the case of this configuration, as shown in FIG. 2, the lower surfaces of both
また、両半導体素子10、18の上面とヒートシンクブロック40の下面との間は、第2の導電性接合部材52によって接合されている。
Further, the upper surfaces of both the
さらに、ヒートシンクブロック40の上面と上側ヒートシンク30の下面との間は、第3の導電性接合部材53によって接合されている。
Further, the upper surface of the
ここで、これら第1、第2、第3の導電性接合部材51、52、53としては、はんだや導電性接着剤等を採用することができる。具体的に本例の半導体装置においては、これら第1、第2、第3の導電性接合部材51、52、53として、Sn(すず)系はんだを用いている。
Here, as the first, second, and third
これにより、上記した構成においては、第1および第2の半導体素子10、18の上面では、第2の導電性接合部材52、ヒートシンクブロック40、第3の導電性接合部材53および上側ヒートシンク30を介して放熱が行われ、第1および第2の半導体素子10、18の下面では、第1の導電性接合部材51から下側ヒートシンク20を介して放熱が行われる構成となっている。
Thereby, in the above-described configuration, the second
本実施形態では、半導体素子としてゲート酸化膜デバイス10が用いられており、このゲート酸化膜デバイス10は、2個以上設けられている。このゲート酸化膜デバイス10としては、IGBT(絶縁ゲート型バイポーラトランジスタ)やMOSFET素子などを採用することができる。
In this embodiment, a gate
本例では、ゲート酸化膜デバイス10は、IGBT素子10であり、図1に示されるように、2個のIGBT素子が隣り合って配置されている。具体的には、各IGBT素子10の形状は、たとえば矩形状の薄板状とすることができる。そして、図2において、IGBT素子10の上面側が素子形成面である主表面、下面側が主裏面である。
In this example, the gate
また、本実施形態のIGBT素子10の主表面には、図3に示されるように、複数個のセルブロックTrが配列された形となっている。図示例では7個のセルブロックTrが配列している。個々のセルブロックTrは、たとえば複数個のトランジスタ等の素子の集合体として構成されている。
Further, as shown in FIG. 3, a plurality of cell blocks Tr are arranged on the main surface of the
そして、図示しないが、各セルブロックTrの上には、主表面側における主電極が形成されている。また、図示しないが、IGBT素子10の主裏面側にも主電極が形成されている。ここで、IGBT素子10の主電極としては、たとえば主表面側の主電極がエミッタ電極、主裏面側の主電極がコレクタ電極とすることができる。
Although not shown, a main electrode on the main surface side is formed on each cell block Tr. Although not shown, a main electrode is also formed on the main back surface side of the
また、図3に示されるように、各IGBT素子10の主表面には、温度センスダイオード11が設けられている。
Further, as shown in FIG. 3, a
この温度センスダイオード11は、上述したように、一般的に設けられているもので、半導体製造技術を用いて形成されたポリシリコン等からなるダイオード素子であり、温度によって電圧が変化するので、各IGBT素子10の温度を検出する目的で用いられている。
As described above, the
また、図3に示されるように、各IGBT素子10の主表面の外周部には、複数種類の信号用パッド10a、10b、10c、10d、10eが設けられている。これら各信号用パッド10a〜10eはアルミニウムなどをスパッタリングなどによって成膜してなるものである。
As shown in FIG. 3, a plurality of types of
そして、1個のIGBT素子10について同種の信号用パッド10a〜10eが2個以上、本例では2個ずつ設けられている。また、本例では、矩形板状をなす個々のIGBT素子10の外周部において対向する2辺に、それぞれ、複数種類の信号用パッド10a、10b、10c、10d、10eが配列されてなるパッドの配列ユニット12が設けられている。
Two or more of the same kind of
そして、図1に示されるように、2個のIGBT素子10は、上記したパッドの配列ユニット12が設けられている辺1つのにおいて対向するように、互いに隣り合って配置されている。本例では、後述する各信号端子60の配列方向とは直交する方向(つまり、信号端子60の長手方向)に沿って2個のIGBT素子10が配列されている。
As shown in FIG. 1, the two
ここにおいて、図3中の5個の信号用パッド10a〜10eからなる1つのパッドの配列ユニット12をみた場合、右側から1番目と2番目の2個のパッド10d、10eが温度センスダイオード11用の端子すなわち温度センス用パッド10d、10eである。これら温度センス用パッド10d、10eは、アノード用パッド10dとカソード用パッド10eである。
Here, when one
また、図3中の1つのパッドの配列ユニット12における5個の信号用パッド10a〜10eのうち、右側から3番目のパッド10cは、IGBT素子10の信号電極用パッドであるゲートセンス用パッド10cであり、右側から4番目のパッド10bは、IGBT素子10に流れる電流を検出するための電流センス用パッド10bであり、一番左側のパッド10aは、IGBT素子10の基準電位用パッドであるケルビンセンス用パッド10aである。
Further, among the five
そして、本実施形態においては、図2に示されるように、IGBT素子10の主裏面側の主電極は、第1の金属体である下側ヒートシンク20に対して、第1の導電性接合部材51を介して電気的に接続され、IGBT素子10の主表面側の主電極およびFWD18の上面は、第2の導電性接合部材52を介してヒートシンクブロック40に対して、電気的および熱的に接続されている。
In the present embodiment, as shown in FIG. 2, the main electrode on the main back surface side of the
ここで、ヒートシンクブロック40は、2個のIGBT素子10およびFWD18のそれぞれについて設けられている。なお、FWD18に対応して設けられているヒートシンクブロックは図示せずに省略してある。
Here, the
さらに、図2に示されるように、ヒートシンクブロック40における半導体素子10、18側の面とは反対側の面にて、第2の金属体である上側ヒートシンク30とヒートシンクブロック40とが、第3の導電性接合部材53を介して電気的および熱的に接続されている。
Further, as shown in FIG. 2, the
ここで、下側ヒートシンク20、上側ヒートシンク30およびヒートシンクブロック40は、たとえば、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性の良い金属で構成されている。また、ヒートシンクブロック40としては、一般的な鉄合金を用いてもよい。
Here, the
また、図1に示されるように、下側ヒートシンク20は、たとえば、全体としてほぼ長方形状の板材とすることができる。また、この下側ヒートシンク20には、端子部21が突設されているが、この端子部21は、IGBT素子10の主裏面側の主電極であるたとえばコレクタ電極の取り出し電極となっている。
Further, as shown in FIG. 1, the
また、ヒートシンクブロック40は、たとえば、IGBT素子10よりも1回り小さい程度の大きさの矩形状の板材とすることができる。
The
このヒートシンクブロック40は、半導体素子10、18と上側ヒートシンク30との間に介在し、それぞれの半導体素子10、18と上側ヒートシンク30とを熱的および電気的に接続するとともに、各IGBT素子10から後述するボンディングワイヤ70、71を引き出す際の当該ワイヤの高さを確保する等のために、IGBT素子10と上側ヒートシンク30との間の高さを確保する役割を有している。
The
さらに、図1に示されるように、上側ヒートシンク30も、たとえば、全体としてほぼ長方形状の板材で構成することができる。また、この上側ヒートシンク30にも、端子部31が突設されているが、この端子部31は、IGBT素子10の主表面側の主電極であるたとえばエミッタ電極の取り出し電極となっている。
Further, as shown in FIG. 1, the
ここで、下側ヒートシンク20の端子部21および上側ヒートシンク30の端子部31は、それぞれ上述したように、IGBT素子10の主電極の取り出し電極であり、これら端子部21、31は、半導体装置S1において外部配線部材等との接続を行うために設けられているものである。
Here, the
このように、下側ヒートシンク20および上側ヒートシンク30は、それぞれ、電極と放熱体とを兼ねる第1の金属体および第2の金属体として構成されており、半導体装置S1において半導体素子10、18からの放熱を行う機能を有するとともに半導体素子10の電極としての機能も有する。
As described above, the
また、IGBT素子10の周囲には、リードフレーム等からなる信号端子60が設けられている。この信号端子60は、IGBT素子10の主表面に設けられている信号電極(たとえばゲート電極)や上記した温度センスダイオード11などと導通する端子や基準端子となるものである。
A
図1、図2に示されるように、信号端子60は、2個のIGBT素子10うちの図中の右側に位置する一方のIGBT素子10の外周部に設けられている各信号用パッド10a〜10eに対して、ボンディングワイヤ70によって結線され、電気的に接続されている。このワイヤ70はワイヤボンディング等により形成され、金やアルミニウム等からなるものである。
As shown in FIGS. 1 and 2, the
図1中の5本の信号端子60のうち、下側から1番目と2番目の2本が温度センスダイオード11用の端子すなわち温度センス用端子A、Kである。
Among the five
これら温度センス用端子A、Kは、アノード用端子Aとカソード用端子Kであり、それぞれ、IGBT素子10に設けられた温度センス用パッドとしてのアノード用パッド10dとカソード用パッド10e(図3参照)に接続されている。
These temperature sensing terminals A and K are an anode terminal A and a cathode terminal K, respectively, and an
また、図1中の5本の信号端子60のうち、下側から3番目の端子はゲートセンス用端子Gであり、このゲートセンス用端子GはIGBT素子10の信号電極用パッドであるゲートセンス用パッド10cと接続されている。
Also, among the five
また、図1中の5本の信号端子60のうち、下側から4番目の端子は電流センス用端子SEであり、この電流センス用端子SEは、IGBT素子10の電流センス用パッド10bと接続されている。また、一番上側の端子はケルビンセンス用端子KEであり、このケルビンセンス用端子KEは、IGBT素子10ケルビンセンス用パッド10aと接続されている。
Further, among the five
また、本半導体装置S1においては、2個のIGBT素子10の間にて、同種の信号用パッド10a、10c同士が電気的に接続されている。
In the semiconductor device S1, the same type of
本例では、図1、図2に示されるように、2個のIGBT素子10の間にて、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士が、ボンディングワイヤ71を介して結線され、電気的に接続されている。このワイヤ71も、ワイヤボンディング等により形成され、金やアルミニウム等からなるものである。
In this example, as shown in FIGS. 1 and 2, the
なお、2個のIGBT素子10の間にて、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士だけでなく、すべての同種の信号用パッド10a〜10e同士をボンディングワイヤを介して結線し、電気的に接続するようにしてもよい。
Between the two
ただし、本例では、ボンディングワイヤ71の本数を低減して構成を簡略化するために、IGBT素子10の作動に必要な最低限のパッド同士、すなわち、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士を電気的に接続している。それにより、2個のIGBT素子10の基本的な作動を確保している。
However, in this example, in order to reduce the number of
さらに、本実施形態の半導体装置S1においては、装置S1のほぼ全体がモールド樹脂80によりモールドされ封止されている。具体的には、図1、図2に示されるように、一対のヒートシンク20、30の隙間、並びに、半導体素子10、18およびヒートシンクブロック40の周囲部分には、モールド樹脂80が充填封止されている。
Furthermore, in the semiconductor device S1 of the present embodiment, almost the entire device S1 is molded and sealed with the
また、複数本の信号端子60は、上述したように一方のIGBT素子10とボンディングワイヤ70を介して結線されているが、各信号端子60におけるボンディングワイヤ70との接続部は、モールド樹脂80にて封止されている。そして、各信号端子60の先端部は、モールド樹脂80から突出しており、外部の基板や配線部材などと接続可能となっている。
Further, as described above, the plurality of
このモールド樹脂80は、たとえばエポキシ樹脂等の通常のモールド材料を採用することができる。また、ヒートシンク20、30等を樹脂80でモールドするにあたっては、上下型からなる成形型(図示しない)を使用し、トランスファーモールド法によって容易に行うことができる。
As the
このように、本実施形態の半導体装置S1は、基本的には、縦型パワー素子であるゲート酸化膜デバイス10の表裏の主面に金属体20、30、40を導電性接着剤51〜53を介して電気的・熱的に接続してなる樹脂モールドタイプの半導体装置として構成されている。
As described above, the semiconductor device S1 of this embodiment basically has the
次に、上記した構成の半導体装置S1の製造方法について、図1、図2を参照して、簡単に説明する。まず、下側ヒートシンク20の上面に、両半導体素子10、18とヒートシンクブロック40をはんだ付けする工程を実行する。
Next, a method for manufacturing the semiconductor device S1 having the above-described configuration will be briefly described with reference to FIGS. First, a process of soldering both the
この場合、下側ヒートシンク20の上面に、たとえばSn系はんだからなるはんだ箔を介して両半導体素子10、18を積層するとともに、これら両半導体素子10、18の上に、同じはんだ箔を介して、それぞれヒートシンクブロック40を積層する。
In this case, both the
この後、加熱装置(リフロー装置)によって、はんだの融点以上に昇温することにより、上記はんだ箔を溶融させてから、硬化させる。 Thereafter, the solder foil is melted and then cured by heating to a temperature equal to or higher than the melting point of the solder by a heating device (reflow device).
続いて、一方のIGBT素子10と信号端子60とをワイヤボンディングする工程を実行する。これにより、ワイヤ70によって一方のIGBT素子10と信号端子60とが結線され電気的に接続される。
Subsequently, a step of wire bonding the one
また、2個のIGBT素子10間において、同種の信号用パッド10a、10c同士の間でワイヤボンディングを行う。本例では、2個のIGBT素子10間において、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士の間でワイヤボンディングを行う。これにより、2個のIGBT素子10の間にて、同種の信号用パッド10a、10c同士がボンディングワイヤ71を介して結線され、電気的に接続される。
Further, between the two
次いで、各ヒートシンクブロック40の上に上側ヒートシンク30をはんだ付けする工程を実行する。この場合、ヒートシンクブロック40の上にはんだ箔を介して上側ヒートシンク30を載せる。そして、加熱装置によって上記はんだ箔を溶融させてから、硬化させる。
Next, a process of soldering the
こうして、溶融した各々のはんだ箔が硬化すれば、硬化したはんだが、第1、第2、第3の導電性接合部材51、52、53として構成されることになる。
Thus, if each molten solder foil hardens | cures, the hardened solder will be comprised as the 1st, 2nd, 3rd
そして、これら導電性接合部材51〜53を介して、下側ヒートシンク20、両半導体素子10、18、ヒートシンクブロック40、上側ヒートシンク30間の接合および電気的・熱的接続を実現することができる。
Then, through these
なお、第1、第2および第3の導電性接合部材51、52、53として導電性接着剤を用いた場合にも、上記工程において、はんだを導電性接着剤に置き換え、導電性接着剤の塗布や硬化を行うことにより、下側ヒートシンク20、両半導体素子10、18、ヒートシンクブロック40、上側ヒートシンク30間の接合および電気的・熱的接続を実現することができる。
Even when a conductive adhesive is used as the first, second, and third
しかる後、図示しない成形型を使用して、ヒートシンク20、30の隙間および外周部等にモールド樹脂80を充填する工程を実行する。これにより、図1、図2に示されるように、ヒートシンク20、30の隙間および外周部等に、モールド樹脂80が充填封止される。
Thereafter, using a molding die (not shown), a step of filling the gap between the heat sinks 20 and 30 and the outer peripheral portion with the
そして、モールド樹脂80が硬化した後、成形型内から半導体装置S1を取り出せば、半導体装置S1が完成する。この半導体装置S1は、たとえば、プリント基板などの外部の実装基板に対して、モールド樹脂80から突出する信号端子60の部分を介して電気的に接続された状態で実装される。
Then, after the
なお、半導体装置S1においては、上記構成の場合、下側ヒートシンク20の下面および上側ヒートシンク30の上面が、それぞれ露出するように樹脂モールドされている。これにより、ヒートシンク20、30の放熱性が高められている。
In the case of the above configuration, the semiconductor device S1 is resin-molded so that the lower surface of the
ところで、本実施形態によれば、半導体素子10と、半導体素子10の一面側に設けられ電極と放熱体とを兼ねる第1の金属体としての下側ヒートシンク20と、半導体素子10の他面側に設けられ電極と放熱体とを兼ねる第2の金属体としての上側ヒートシンク30と、半導体素子10と外部とを電気的に接続するための信号端子60と、半導体素子10、両ヒートシンク20、30および信号端子60の一部を包み込むように封止するモールド樹脂80とを備える半導体装置S1において、次のような点を特徴としている。
By the way, according to the present embodiment, the
1つ目の点として、半導体素子10としてIGBT素子やMOSFET素子などのゲート酸化膜デバイス10が用いられており、ゲート酸化膜デバイス10は2個以上設けられていること。本例では、IGBT素子10が2個用いられている。
The first point is that a gate
2つ目の点として、個々のゲート酸化膜デバイス10は、複数種類の信号用パッド10a、10b、10c、10d、10eを有するとともに、1個のゲート酸化膜デバイス10について同種の信号用パッド10a〜10eが2個以上設けられており、異なるゲート酸化膜デバイス10の間にて、同種の信号用パッド10a、10c同士が電気的に接続されていること。本実施形態の半導体装置S1は、主としてこれらの2つの点を特徴としている。
Secondly, each gate
上述したように、IGBT素子やMOSFET素子などのようなゲート酸化膜デバイス10の素子性能は、通常その素子面積に比例する。つまり、通常、素子面積が大きいほど、素子性能は高くなる。
As described above, the element performance of the gate
本実施形態によれば、ゲート酸化膜デバイス10を2個以上設けることにより、個々のゲート酸化膜デバイス10の素子面積を従来よりも小さなものにできるため、コストダウンを実現することができる。
According to the present embodiment, by providing two or more gate
そして、素子面積の小さなゲート酸化膜デバイス10を2個以上設けることにより、2個以上のゲート酸化膜デバイス10を合わせた素子性能を、従来の比較的素子面積の大きなゲート酸化膜デバイスと同程度のものにできるため、素子性能については確保することができる。
Further, by providing two or more gate
また、上記した2つ目の特徴点によれば、2個以上のゲート酸化膜デバイス10は、2個以上のものが合わさったもの全体として適切に機能することができる。それとともに、2個以上のゲート酸化膜デバイス10のすべてではなく、1個のゲート酸化膜デバイス10について信号端子60を用意すればよいため、信号端子60の数を増加させることがなくなる。
In addition, according to the second feature point described above, two or more gate
具体的には、図1に示されるように、2個のIGBT素子10が設けられていても、一方のIGBT素子10について信号用パッド10a〜10eと各信号端子60とをワイヤ70を介して電気的に接続すればよい。
Specifically, as shown in FIG. 1, even if two
そして、他方のIGBT素子10については、一方のIGBT素子10に対して同種の信号用パッド10a、10cが、ワイヤ71を介して電気的に接続されている。そのため、結果的に、他方のIGBT素子10も信号端子60と導通し、素子として作動することができる。
For the
したがって、本実施形態によれば、半導体素子10の両側を一対の金属体20、30で挟んでなり、装置のほぼ全体がモールド樹脂80でモールドされてなる半導体装置において、より安価な構成を適切に実現することができる。
Therefore, according to this embodiment, a cheaper configuration is appropriate for a semiconductor device in which both sides of the
また、本実施形態では、半導体装置S1において、個々のゲート酸化膜デバイスとしてのIGBT素子10は矩形板状をなすものであり、複数種類の信号用パッド10a〜10eが配列されてなるパッドの配列ユニット12が、個々のIGBT素子10における外周部の2辺に設けられている。
Further, in the present embodiment, in the semiconductor device S1, the
特に、上記図1、図3に示される例では、個々のIGBT素子10において、パッドの配列ユニット12が設けられる辺は、矩形状のIGBT素子10において互いに対向する2辺としている。
In particular, in the example shown in FIGS. 1 and 3, in each
このように、矩形板状をなす個々のIGBT素子10の2辺に、パッドの配列ユニット12を設けることにより、個々のIGBT素子10において、同種のものが2個ある複数種類の信号用パッド10a〜10eを適切に形成することができ、さらに、異なるIGBT素子10の間にて、同種の信号用パッド10a、10c同士の電気的な接続を適切に行うことができる。
As described above, by providing the
また、本実施形態では、半導体装置S1においては、2個のIGBT素子10のうちの一方のIGBT素子10の信号用パッド10a〜10eと、信号端子60とがボンディングワイヤ70により電気的に接続されているものとしている。ただし、信号用パッド10a〜10eと信号端子60との電気的な接続はボンディングワイヤに限定されるものではなく、種々の形態が可能である。
In the present embodiment, in the
また、本実施形態では、半導体装置S1において、個々のIGBT素子10は、信号用パッドとして2個のゲートセンス用パッド10cおよび2個のケルビンセンス用パッド10aを備えており、異なるIGBT素子10の間にて、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士がボンディングワイヤ71を介して電気的に接続されている。
In the present embodiment, in the semiconductor device S1, each
それによれば、半導体装置における2個のIGBT素子10のそれぞれにおいて、基本的な作動を適切に確保できることから、それぞれの誤作動を極力防止することができ、好ましい。
According to this, since the basic operation can be appropriately ensured in each of the two
また、異なるIGBT素子10の間にて、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士などの同種の信号用パッドを電気的に接続するにあたっても、ボンディングワイヤ71に限定されるものではなく、種々の形態が可能である。
In addition, the same kind of signal pads such as the
なお、本実施形態においては、主としてゲート酸化膜デバイス10としてIGBT素子10を例にして述べてきたが、ゲート酸化膜デバイス10であるならば、それ以外のたとえばMOSFET素子であっても同様のものとできることはもちろんである。
In the present embodiment, the
つまり、本実施形態でいうゲート酸化膜デバイスとは、ゲート酸化膜を有するデバイスであって、IGBT素子およびMOSFET素子を意味するものである。 That is, the gate oxide film device referred to in the present embodiment is a device having a gate oxide film, and means an IGBT element and a MOSFET element.
(第2実施形態)
上記第1実施形態では、主として、ゲート酸化膜デバイス10が2個である場合について説明したが、もちろんゲート酸化膜デバイスは2個以上であるならばよく、3個でも、あるいは4個以上でもよい。
(Second Embodiment)
In the first embodiment, the case where there are mainly two gate
また、上記第1実施形態では、主として、個々のゲート酸化膜デバイス10は、複数種類の信号用パッド10a、10b、10c、10d、10eを有するとともに、1個のゲート酸化膜デバイス10について同種の信号用パッド10a〜10eが2個である場合を示しているが、1個のゲート酸化膜デバイス10について同種の信号用パッド10a〜10eが3個以上であってもよいことはもちろんである。
In the first embodiment, each gate
図4は、本発明の第2実施形態に係る半導体装置S2の概略構成を示す図であって、モールド樹脂80内の各部の平面的な配置を示す図である。また、図5は、図4中の半導体素子としてのゲート酸化膜デバイス10をその主表面側から見たときの構成を模式的に示す平面図である。上記実施形態との相違点を中心に述べる。
FIG. 4 is a diagram showing a schematic configuration of the semiconductor device S2 according to the second embodiment of the present invention, and is a diagram showing a planar arrangement of each part in the
図4に示される半導体装置S2では、ゲート酸化膜デバイスとしてのIGBT素子10が3個配列されており、1個のIGBT素子10について同種の信号用パッド10a〜10eが3個である場合が示されている。
In the semiconductor device S <b> 2 shown in FIG. 4, three
また、図4、図5に示されるように、本半導体装置S2においては、5個の信号用パッド10a〜10eからなるパッドの配列ユニット12は、矩形板状をなす個々のIGBT素子10における外周部の3辺に設けられている。
As shown in FIGS. 4 and 5, in this semiconductor device S <b> 2, the
このようにパッドの配列ユニット12をIGBT素子10における外周部の3辺に、それぞれ設けることにより、1個のIGBT素子10について同種の信号用パッド10a〜10eが3個設けられた形となっている。
Thus, by providing the
そして、本半導体装置S2においても、配列された3個のIGBT素子10のうち隣り合うIGBT素子10の間にて、同種の信号用パッド10a、10c同士が電気的に接続されている。
Also in the semiconductor device S2, the same type of
本例では、図4に示されるように、隣り合うIGBT素子10の間にて、ゲートセンス用パッド10c同士およびケルビンセンス用パッド10a同士が、ボンディングワイヤ71を介して結線され、電気的に接続されている。
In this example, as shown in FIG. 4, between the
また、本例では、信号端子60は、配列された3個のIGBT素子10のうち中央の1個のIGBT素子10に設けられた各信号用パッド10a〜10eに対して、ボンディングワイヤ70によって結線され、電気的に接続されている。
Further, in this example, the
本実施形態のように、パッドの配列ユニット12を、個々のIGBT素子10における3辺以上に設ければ、2辺に設ける場合に比べて、異なるIGBT素子10の間の信号用パッド10a〜10e同士の電気的な接続を行うにあたって、IGBT素子10の配置位置や配置個数などの配置形態の自由度が大きくなる。
If the
たとえば、上記図1や図3に示されるようなIGBT素子10における対向する2辺のみに、パッドの配列ユニット12を設けた場合、複数個のIGBT素子10は、1列に直線状に配置せざるを得ない。
For example, when the
それに対して、本実施形態のように、当該配列ユニット12を、IGBT素子10の3辺以上に設ければ、複数個のIGBT素子10を2列に配置したり、曲がった形で配列したりすることもできる。
On the other hand, if the
たとえば、図4に示される例では、各信号端子60の配列方向に沿って、3個のIGBT素子10が配列されているが、IGBT素子10の上記3辺を用いれば、たとえば3個のIGBT素子10をL字形状に配列することも可能である。もちろん、本実施形態においても、各信号端子60の配列方向とは直交する方向へ3個のIGBT素子10を直線状に配列することも可能である。
For example, in the example shown in FIG. 4, the three
また、本例では、信号端子60は、3個のうちの中央の1個のIGBT素子10に設けられた各信号用パッド10a〜10eに対してワイヤボンディングワイヤされているが、両外側の2個のどちらか一方のIGBT素子10にワイヤボンディングするようにしてもよい。
Further, in this example, the
ここで、上記図4、図5に示される例では、パッドの配列ユニット12は、矩形板状をなす個々のIGBT素子10における3辺に設けられていたが、4辺、つまりすべての辺にパッドの配列ユニット12が設けられていてもよい。
Here, in the example shown in FIG. 4 and FIG. 5, the
(他の実施形態)
なお、上述したように、ヒートシンクブロック40は、半導体素子10、18と上側ヒートシンク30との間に介在し、第1の半導体素子10と上側ヒートシンク30との間の高さを確保する役割を有するものであるが、可能であるならば、上記各実施形態において、ヒートシンクブロック40は存在しないものであってもよい。
(Other embodiments)
As described above, the
要するに、本発明は、半導体素子と、半導体素子の一面側に設けられ電極と放熱体とを兼ねる第1の金属体と、半導体素子の他面側に設けられ電極と放熱体とを兼ねる第2の金属体と、半導体素子と外部とを電気的に接続するための信号端子と、半導体素子、第1の金属体、第2の金属体および信号端子の一部を包み込むように封止するモールド樹脂とを備える半導体装置において、半導体素子としてゲート酸化膜デバイスを用い、ゲート酸化膜デバイスを2個以上設けるとともに、個々のゲート酸化膜デバイスは、複数種類の信号用パッドを有し、1個のゲート酸化膜デバイスについて同種の信号用パッドを2個以上設け、異なるゲート酸化膜デバイスの間にて同種の信号用パッド同士を電気的に接続したことを要部とするものであり、その他の部分については適宜設計変更が可能である。 In short, the present invention provides a semiconductor element, a first metal body provided on one surface side of the semiconductor element that serves as both an electrode and a radiator, and a second metal body provided on the other surface side of the semiconductor element that serves as an electrode and a heat radiator. A metal terminal, a signal terminal for electrically connecting the semiconductor element and the outside, and a mold for encapsulating the semiconductor element, the first metal body, the second metal body, and a part of the signal terminal In a semiconductor device including a resin, a gate oxide film device is used as a semiconductor element, and two or more gate oxide film devices are provided. Each gate oxide film device has a plurality of types of signal pads, The main part is that two or more of the same kind of signal pads are provided for the gate oxide film device, and the same kind of signal pads are electrically connected between the different gate oxide film devices. The other parts can be designed appropriately changed.
10…半導体素子であるゲート酸化膜デバイスとしてのIGBT素子、
10a…ケルビンセンス用パッド、10b…電流センス用パッド、
10c…ゲートセンス用パッド、10d、10e…温度センス用パッド、
12…パッドの配列ユニット、20…第1の金属体としての下側ヒートシンク、
30…第2の金属体としての上側ヒートシンク、60…信号端子、
70…ボンディングワイヤ、80…モールド樹脂。
10 ... IGBT element as a gate oxide film device which is a semiconductor element,
10a ... Kelvin sense pad, 10b ... Current sense pad,
10c: Pad for gate sensing, 10d, 10e: Pad for temperature sensing,
12 ... Pad arrangement unit, 20 ... Lower heat sink as first metal body,
30 ... Upper heat sink as second metal body, 60 ... Signal terminal,
70: bonding wire, 80: mold resin.
Claims (7)
前記半導体素子(10)の一面側に設けられ、電極と放熱体とを兼ねる第1の金属体(20)と、
前記半導体素子(10)の他面側に設けられ、電極と放熱体とを兼ねる第2の金属体(30)と、
前記半導体素子(10)と外部とを電気的に接続するための端子(60)と、
前記半導体素子(10)、前記第1の金属体(20)、前記第2の金属体(30)および前記端子(60)の一部を包み込むように封止するモールド樹脂(80)とを備える半導体装置において、
前記半導体素子(10)としてゲート酸化膜デバイス(10)が用いられており、
前記ゲート酸化膜デバイス(10)は、2個以上設けられており、
個々の前記ゲート酸化膜デバイス(10)は、複数種類の信号用パッド(10a、10b、10c、10d、10e)を有するとともに、1個の前記ゲート酸化膜デバイス(10)について同種の前記信号用パッド(10a〜10e)が2個以上設けられており、
前記ゲート酸化膜デバイス(10)の間にて、同種の前記信号用パッド(10a、10c)同士が電気的に接続されており、
個々の前記ゲート酸化膜デバイス(10)は、前記信号用パッドとして2個以上のゲートセンス用パッド(10c)および2個以上のケルビンセンス用パッド(10a)を備えており、
前記ゲート酸化膜デバイス(10)の間にて、前記ゲートセンス用パッド(10c)同士および前記ケルビンセンス用パッド(10a)同士が電気的に接続されていることを特徴とする半導体装置。 A semiconductor element (10);
A first metal body (20) provided on one surface side of the semiconductor element (10) and serving as an electrode and a radiator;
A second metal body (30) provided on the other surface side of the semiconductor element (10) and serving as an electrode and a heat radiator;
A terminal (60) for electrically connecting the semiconductor element (10) and the outside;
A mold resin (80) for sealing the semiconductor element (10), the first metal body (20), the second metal body (30), and a part of the terminal (60); In semiconductor devices,
A gate oxide film device (10) is used as the semiconductor element (10),
Two or more gate oxide film devices (10) are provided,
Each of the gate oxide film devices (10) has a plurality of types of signal pads (10a, 10b, 10c, 10d, 10e), and the same type of signal for the gate oxide film device (10). Two or more pads (10a to 10e) are provided,
The signal pads (10a, 10c) of the same kind are electrically connected between the gate oxide film devices (10) ,
Each of the gate oxide film devices (10) includes two or more gate sensing pads (10c) and two or more Kelvin sensing pads (10a) as the signal pads,
Between the gate oxide film devices (10), the gate sensing pads (10c) and the Kelvin sensing pads (10a) are electrically connected to each other .
前記複数種類の信号用パッド(10a〜10e)が配列されてなるパッドの配列ユニット(12)が、個々の前記ゲート酸化膜デバイス(10)における少なくとも2辺以上に設けられていることを特徴とする請求項1に記載の半導体装置。 Each of the gate oxide film devices (10) has a rectangular plate shape,
The pad arrangement unit (12) in which the plurality of types of signal pads (10a to 10e) are arranged is provided on at least two sides of each of the gate oxide film devices (10). The semiconductor device according to claim 1.
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