JP4233446B2 - 集積回路装置 - Google Patents
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Description
図7は、従来のLSIラインナップを示す図である。
図1は、第1の実施の形態の集積回路装置の構成図である。
第1の実施の形態の集積回路装置10は、1チップに2つのCPU11、12を有した集積回路装置10であり、CPU11、12にバス13を介して接続された複数の周辺モジュール14−1、14−2、…、14−nと、外部より入力される2ビットのCPU選択信号に応じて、動作させるCPU11、12を選択するための内部選択信号を生成するデコーダ15と、を有する。
周辺モジュール14−1、14−2、…、14−nは、例えば、割り込みコントローラ、タイマー、クロックコントローラ、メモリコントローラなどである。
例えば、図示しない外部端子より、CPU選択信号が入力されると、その信号はデコーダ15に入力される。デコーダ15は、CPU選択信号をデコードして、動作させないCPU11、12に対してCPU動作停止指示信号を生成して送出する。
このように、第1の実施の形態によれば、デコーダ15は、外部より入力されるCPU選択信号に応じて、動作させるCPU11、12を選択するための信号を生成し、選択されたCPUのみバス13に対して有効なアクセスを行い、周辺モジュール14−1、14−2、…、14−nを使用可能にする。CPU選択信号を固定することで、1チップでシングルCPUシステムや、マルチCPUシステムとして使用することが可能になり、1チップで、様々な用途に応用可能となる。例えば、評価ボードに搭載したときには、1チップで複数のCPUの評価が可能となる。
上記の、第1の実施の形態の集積回路装置10では、CPU動作停止指示信号を受けた場合にCPU11、12が動作停止機能を持っている場合を仮定している。
第2の実施の形態の集積回路装置20は、1チップに2つのCPU21、22を有した集積回路装置20であり、バス23に接続された複数の周辺モジュール24−1、24−2、…、24−nと、バス23へのCPU21、22のアクセスを無効にするためのバス固定器25、26と、CPU選択信号に応じて、CPU21、22またはバス固定器25、26のいずれかを選択して、バス23と接続させるバス接続セレクタ27、28(以下単にセレクタ27、28と表記する)と、を有する。
図示しない外部端子より、2ビットのCPU選択信号が入力されると、その信号は、セレクタ27、28に入力される。例えば、CPU選択信号が“01”の場合、CPU22のみをバス23に接続して動作させるために、セレクタ27は、バス固定器25の出力を選択して、バス23に接続し、CPU21がバス23に対して有効なアクセスを行わないようにする。一方、セレクタ28は、CPU22を選択してバス23に接続して有効なアクセスを行うようにする。また、CPU選択信号が“10”の場合、CPU21のみをバス23に接続して動作させるために、セレクタ28は、バス固定器26の出力を選択して、バス23に接続し、CPU22がバス23に対して有効なアクセスを行わないようにする。一方、セレクタ27は、CPU21を選択してバス23に接続して有効なアクセスを行うようにする。また、CPU選択信号が“11”の場合、CPU21、22の両方を動作させるために、セレクタ27ではCPU21を、セレクタ28ではCPU22を選択してバス23に接続して有効なアクセスを行うようにする。
ここでは、図1で示した第1の実施の形態の集積回路装置10に、信号切替セレクタ16(以下単にセレクタ16と表記する)を配置した集積回路装置10aについて示している。セレクタ16は、それぞれの周辺モジュール14−1、14−2、…、14−nと通信するCPU11、12を、2ビットのCPU選択信号に応じて切り替える。
次に、1チップに複数のCPUを搭載した集積回路装置において複数のCPUを動作させるような場合であり、あるCPUでのみ使用したい周辺モジュールが存在する場合について説明する。
ここで示す集積回路装置10bは、図1で示した第1の実施の形態の集積回路装置10において、特定のCPU(以下CPU12として説明する)でのみ使用する周辺モジュール14−3とバス13との間に接続部(以下スイッチと呼ぶ)17を有し、外部から入力されるCPU選択信号に応じて、2つのCPU11、12を同時に動作させる際のみに、周辺モジュール14−3と、バス13とを接続させる旨の信号を接続部17に送出するバス接続信号生成デコーダ18(以下単にデコーダ18と表記する)を有している。
以下集積回路装置10bの動作を説明する。
図示しない外部端子より、2ビットのCPU選択信号が入力されると、デコーダ15はCPU選択信号をもとに、動作をさせないCPUに対してCPU動作停止指示信号を生成して送出する。例えば、CPU11を動作させない場合にはCPU11に対して、CPU12を動作させない場合にはCPU12に対して動作停止指示信号を生成して送出する。このときデコーダ18は、複数のCPU、すなわちCPU11、12を同時に動作させる際にはスイッチ17をオンし、CPU11またはCPU12のいずれか一方のみを動作させる際にはスイッチ17をオフする。
なお、スイッチ17の代わりに、セレクタを設け、スイッチオフの場合は、図2で示したようなバス固定器をバス13に接続するようにしてもよい。
次に、1チップに複数のCPUをシリアルに接続した集積回路装置において、使用しないCPUを外部信号によって切り離すことが可能な集積回路装置を説明する。
図5は、従来のJTAGチェーン回路の概略図である。
集積回路装置40は、シリアルに接続した2つのCPU41、42を有し、さらに、外部より入力されるCPU選択信号に応じて、動作させるCPU41、42を選択するための内部選択信号を生成する内部選択信号生成デコーダ43(以下単にデコーダ43と表記する)と、信号切替セレクタ44、45(以下単にセレクタ44、45と表記する)を有する。
例えば、図示しない外部端子により、CPU41のみを選択する旨のCPU選択信号が入力されると、デコーダ43は、セレクタ44、45に対してCPU41からの出力信号を選択させる旨の内部選択信号を生成して送出する。セレクタ44はこれを受け、CPU41からの出力信号を選択して後段のCPU42に出力する。また、セレクタ45は、入力されるCPU41、42の出力信号のうち、CPU41の出力信号を選択して外部にシリアル出力信号として出力する。
11、12 CPU
13 バス
14−1、14−2、…、14−n 周辺モジュール
15 デコーダ
Claims (6)
- 1チップに複数の中央処理装置を有した集積回路装置において、
前記中央処理装置にバスを介して接続された複数の周辺回路と、
外部より入力される外部選択信号に応じて、動作させる前記中央処理装置を選択するための内部選択信号を生成して前記中央処理装置に送出する内部選択信号生成デコーダと、
特定の前記中央処理装置でのみ使用する前記周辺回路と前記バスとの間に配置される接続部と、
前記外部選択信号に応じて、複数の前記中央処理装置を同時に動作させる際のみに、特定の前記中央処理装置でのみ使用する前記周辺回路と、前記バスとを接続させる旨の信号を前記接続部に送出するバス接続信号生成デコーダと、
を有することを特徴とする集積回路装置。 - それぞれの前記周辺回路と複数の前記中央処理装置との間に、前記外部選択信号に応じて、いずれの前記中央処理装置を選択するか決定する信号切替セレクタを有することを特徴とする請求項1記載の集積回路装置。
- 前記周辺回路と選択された前記中央処理装置の間で前記信号切替セレクタを介して前記バスを介さない信号の送受信を行うことを特徴とする請求項2記載の集積回路装置。
- 1チップに複数の中央処理装置を有した集積回路装置において、
バスに接続された複数の周辺回路と、
前記バスへの前記中央処理装置のアクセスを無効にするためのバス固定器と、
外部より入力される外部選択信号に応じて、前記中央処理装置または前記バス固定器のいずれかを選択して、前記バスと接続させるバス接続セレクタと、
特定の前記中央処理装置でのみ使用する前記周辺回路と、前記バスとの間に配置される接続部と、
前記外部選択信号に応じて、特定の前記中央処理装置を含む複数の前記中央処理装置を同時に動作させる際のみに、特定の前記中央処理装置でのみ使用する前記周辺回路と、前記バスとを接続させる旨の信号を前記接続部に送出するバス接続信号生成デコーダと、
を有することを特徴とする集積回路装置。 - それぞれの前記周辺回路と複数の前記中央処理装置との間に、前記外部選択信号に応じて、いずれの中央処理装置を選択するか決定する信号切替セレクタを有することを特徴とする請求項4記載の集積回路装置。
- 前記周辺回路と選択された前記中央処理装置の間で前記信号切替セレクタを介して前記バスを介さない信号の送受信を行うことを特徴とする請求項5記載の集積回路装置。
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