JP4231447B2 - 放電保護回路 - Google Patents

Description

本発明は、放電保護回路に関し、特に、ブラシレス直流ファン内のフルブリッジ回路の放電保護回路に関する。

図１に示すように、従来のブラシレス直流ファンは、ファン10、制御回路11、フルブリッジ回路12及び放電保護回路13を含む。フルブリッジ回路12のスイッチL₁とL₃は逆状態であり、スイッチL₂とL₄は逆状態である。スイッチL₁とL₃を例に説明すると、制御回路11内のノードA₁が高レベル信号を出力する時、制御回路11内のノードA₃は低レベル信号を出力し、フルブリッジ回路12内のスイッチL₁をオンの状態にさせ、フルブリッジ回路12内のスイッチL₃がオフの状態となる。反対に、制御回路11内のノードA₁が低レベル信号を出力する時、制御回路11内のノードA₃は高レベル信号を出力し、フルブリッジ回路12内のスイッチL₁をオフの状態にさせ、フルブリッジ回路12内のスイッチL₃がオンの状態となる。

フルブリッジ回路12内のスイッチL₃及びL₄の誤動作を防止するため、オフ状態の時、放電保護回路13によりフルブリッジ回路12のスイッチL₃及びL₄内に残留し得る電流を導いて接地させる。図２に示すように、従来の放電保護回路13は、２つのスイッチS₁、S₂及び３つの抵抗器R₁、R₂及びR₃を含む。その作動方法は、制御回路11のノードA₁が低レベル信号を出力し、ノードA₃が高レベル信号を出力する時、スイッチS₁がオンの状態となり、電源Vccが接地し、スイッチS₂がオフの状態となり、フルブリッジ回路12のスイッチL₃がよって正常に作動する。制御回路11のノードA₁が高レベル信号を出力し、ノードA₃が低レベル信号を出力する時、スイッチS₁がオフの状態となり、電源VccがスイッチS₂をオンの状態に駆動するため、フルブリッジ回路12のスイッチL₃を接地させて電流を放出し、よって誤動作を防止する。

上述の放電保護回路は、多くの電子部品を使用しており、且つ、回路構造が複雑である。その放電保護機能を維持しながら、いかに放電保護回路が必要とする電子部品を減らし、回路設計を簡略化するのが、重要な課題となっている。

前述の問題に鑑みて、本発明の目的は、使用した電子部品の数を減らし、回路設計を簡略化した放電保護回路を提供することにある。

本発明の放電保護回路は、ブラシレス直流ファン内のフルブリッジ回路の接地パスを提供し、そのうち、該ブラシレス直流ファンは、少なくとも１つの第一制御信号、及び少なくとも１つの前記第一制御信号と逆相である第二制御信号を該フルブリッジ回路に出力する制御回路を含み、該放電保護回路は、第一インピーダンス、第二インピーダンス及びスイッチを含み、該スイッチは第一端子、第二端子、第三端子を備え、そのうち、該第三端子が接地する。該第一端子は、該第一インピーダンスと直列接続し、該第一制御信号を受信して該スイッチの状態を制御する。該第二端子は該第二インピーダンスと直列接続し、且つ、該フルブリッジ回路のもう一つの制御信号の入力端に接続し、該スイッチの状態に基づき接地パスを提供する。なお、該スイッチの状態は、該制御回路が出力するスイッチ信号によって制御することも可能であり、該スイッチ信号と該第一制御信号は同位相である。

本発明の放電保護回路は、１つのスイッチ及び２つのインピーダンスにより放電保護の目的を達することができ、使用した電子部品の数を減らし、回路設計を簡略化することができる。

以下、図面に基づき、本発明の最良の実施例の放電保護回路について、詳細に説明する。図面において、同じ部品は同じ参照番号を用いて示す。

図３に示すように、本発明の放電保護回路３１は、ブラシレス直流ファン内のフルブリッジ回路１２の接地パスを提供するために用いられる。そのうち、該ブラシレス直流ファンはさらに制御回路１１を含み、該制御回路１１とフルブリッジ回路１２は従来の技術と同様であり、制御回路１１のノードＡ１、Ａ３が逆相の制御信号を、ノードＡ２、Ａ４が逆相の制御信号を、それぞれフルブリッジ回路１２の信号入力端へ出力する。各放電保護回路３１の信号入力端は、Ｌ１とＡ１が連接されている端部及びＬ３とＡ３が連接されている端部、あるいはＬ２とＡ２が連接されている端部及びＬ４とＡ４が連接されている端部である。以下、説明のために、制御回路１１のノードＡ１及びＡ３についてのみ説明を行い、同時に、以下ノードＡ１が出力する制御信号を第一制御信号、ノードＡ３が出力する制御信号を第二制御信号と呼ぶ。

本発明の放電保護回路31の回路図を図4a及び図4bに示す。本発明の放電保護回路31は、第一インピーダンス、第二インピーダンス及びスイッチを含む。図4aに基づき説明すると、該スイッチS₃は電界効果トランジスタ及びダイオードからなり、該電界効果トランジスタのドレインと該ダイオードのカソードが接続し、該電界効果トランジスタのソースが該ダイオードのアノードと並列接続し、且つ、該電界効果トランジスタのソースが接地する。該第一インピーダンスは抵抗器R₄であり、その一端が制御回路11のノードA₁に接続し、該第一制御信号を受信し、もう一端が該電界効果トランジスタのゲートに接続するため、該第一制御信号により該電界効果トランジスタの状態を制御することができる。該第二インピーダンスは抵抗器R₅であり、その一端がフルブリッジ回路12のスイッチL₃に接続し、もう一端が該電界効果トランジスタのドレインに接続し、スイッチS₃が該第一制御信号により駆動されオンになると、フルブリッジ回路12内のスイッチL₃の接地パスを提供することができる。

図4bに示す回路図と、図4aに示す回路図の異なる点は、バイポーラトランジスタをスイッチS₄とし、該第一インピーダンス及び該第二インピーダンスがそれぞれ抵抗器R₆及び抵抗器R₇で代替されている点である。抵抗器R₆の一端は、該第一制御信号を受信し、もう一端が該バイポーラトランジスタのベースに接続し、該第一制御信号により該バイポーラトランジスタの状態を制御する。抵抗器R₇の一端は、フルブリッジ回路12のスイッチL₃に接続し、もう一端が該バイポーラトランジスタのコレクタに接続し、スイッチS₄が該第一制御信号に駆動されてオンになると、バイポーラトランジスタのエミッタが接地するため、フルブリッジ回路12内のスイッチL₃が放電することができる。

図5にブラシレス直流ファンの別の構造を示す。図5と図3の違いは、制御回路51のノードA₁、A₂がフルブリッジ回路12に第一制御信号を出力し、ノードA₃、A₄がフルブリッジ回路12に第二制御信号を出力するとともに、ノードC₁、C₂が放電保護回路52にスイッチ信号を出力する点である。そのうち、該第一制御信号及び該第二制御信号は逆相であり、該スイッチ信号と該第一制御信号は同位相である。

放電保護回路52の別の回路図を図6に示す。同様に、第一インピーダンス、第二インピーダンス及びスイッチからなり、その接続方式は図4aと同じであるため、ここでは説明を省略する。その違いは、スイッチS5の状態が該スイッチ信号 (制御回路51のノードC₁に接続)により制御され、該第一制御信号により制御される訳ではない。図6に示すスイッチS₅は、電界効果トランジスタ及びダイオードからなり、同様に、バイポーラトランジスタで代替することができる。

次に、本発明の放電保護回路の作動方法について簡単に説明する。図4aを例にしてみると、制御回路11のノードA₁が高レベル制御信号を出力するとき、ノードA₃が低レベル制御信号を出力し、このとき、フルブリッジ回路12のスイッチL₁は導通状態であり、スイッチL₃はターンオフ状態である。フルブリッジ回路12のスイッチL₃をターンオフ状態に保つため、制御回路11のノードA₁が出力した高レベル制御信号が放電保護回路31内のスイッチS₃を駆動して当該スイッチS₃をオンの状態にし、このとき、フルブリッジ回路12のスイッチL₃が導通されて接地し、よって放電が行なわれる。制御回路11のノードA₁が低レベル制御信号を出力するとき、ノードA₃が高レベル制御信号を出力し、このとき、制御回路11のノードA₁が出力した低レベル制御信号が放電保護回路31内のスイッチS₃をオフの状態にし、フルブリッジ回路12のスイッチL₃が正常に導通してスイッチL₁がオフ状態となる。図6に示す放電保護回路52も類似の作動方法で作動し、制御回路51のノードA₃が低レベルの制御信号を出力するとき、ノードC₁がノードA₁と同位相の高レベルスイッチ信号を出力し、スイッチS₅を駆動して当該スイッチS₅をオンの状態にし、フルブリッジ回路12のスイッチL₃の接地パスを提供する。

本発明の放電保護回路によれば、スイッチ１つとインピーダンス２つのみで放電保護の目的を達することができ、従来のスイッチ２つとインピーダンス３つを使用するものに比べ、本発明は確実且つ効果的に使用した電子部品の数を減らすことができ、回路の設計を簡略化することができる。

以上、本発明の実施例を図面に基づいて詳述してきたが、具体的な構成は、この実施例に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても、本発明に含まれる。よって、本発明は後付する特許請求の範囲により限定される。

従来のブラシレス直流ファンの構造を示すブロック図である。 従来の放電保護回路の回路図である。 本発明の最良の実施例のブラシレス直流ファンの構造を示すブロック図である。 本発明の最良の実施例の放電保護回路の回路図である。 本発明の別の最良の実施例の放電保護回路の回路図である。 本発明の別の最良の実施例のブラシレス直流ファンの構造を示すブロック図である。 本発明の別の最良の実施例の放電保護回路の回路図である。

符号の説明

10 ファン
11 制御回路
12 フルブリッジ回路
13 放電保護回路
31 放電保護回路
51 制御回路
52 放電保護回路
A₁〜A₄ ノード
C₁，C₂ ノード
L₁〜L₄ スイッチ
R₁〜R₇ 抵抗器
S₁〜S₄ スイッチ
Vcc 電源

Claims (9)

1. ブラシレス直流ファン内のフルブリッジ回路の接地パスを提供するための放電保護回路であって、そのうち、該ブラシレス直流ファンがさらに制御回路を含み、該制御回路が該フルブリッジ回路に少なくとも１つの第一制御信号及び少なくとも１つの第二制御信号を出力し、該第一制御信号と該第二制御信号は逆相であり、該放電保護回路が、
   一端が該第一制御信号と接続する第一インピーダンスと、
   一端が該第二制御信号と接続した該フルブリッジ回路の入力端に接続する第二インピーダンスと、
   第一端子、第二端子及び第三端子を備えたスイッチを含み、そのうち、該第三端子が接地し、該第一端子と該第一インピーダンスのもう一端が接続し、該第一制御信号を受信して該スイッチの状態を制御し、該第二端子と該第二インピーダンスのもう一端が接続し、該スイッチの状態に基づき、該フルブリッジ回路の接地パスを提供する、放電保護回路。
2. 前記スイッチが電界効果トランジスタ及びダイオードを含み、該第一端子が該電界効果トランジスタのゲートであり、該第二端子が該電界効果トランジスタのドレインであり、且つ、該ダイオードのカソードに並列接続し、該第三端子が該電界効果トランジスタのソースであり、且つ、該ダイオードのアノードに並列接続する、請求項１に記載の放電保護回路。
3. 前記スイッチがバイポーラトランジスタであり、該第一端子が該バイポーラトランジスタのベースであり、該第二端子が該バイポーラトランジスタのコレクタであり、該第三端子が該バイポーラトランジスタのエミッタである、請求項１に記載の放電保護回路。
4. ブラシレス直流ファン内のフルブリッジ回路の接地パスを提供するための放電保護回路であって、そのうち、該ブラシレス直流ファンがさらに制御回路を含み、該制御回路が該フルブリッジ回路に少なくとも１つの第一制御信号及び少なくとも１つの第二制御信号を出力すると共に、少なくとも１つのスイッチ信号を該放電保護回路に出力し、該第一制御信号と該第二制御信号は逆相であり、該放電保護回路が、
   一端が該第一制御信号と同位相である該スイッチ信号と接続する第一インピーダンスと、
   該第二制御信号と接続した該フルブリッジ回路の入力端に一端が接続する第二インピーダンスと、
   第一端子、第二端子及び第三端子を備えたスイッチを含み、そのうち、該第三端子が接地し、該第一端子と該第一インピーダンスのもう一端が接続し、該スイッチ信号を受信して該スイッチの状態を制御し、該第二端子と該第二インピーダンスのもう一端が接続し、該スイッチの状態に基づき、該フルブリッジ回路の接地パスを提供する、放電保護回路。
5. 前記スイッチが電界効果トランジスタ及びダイオードを含み、該第一端子が該電界効果トランジスタのゲートであり、該第二端子が該電界効果トランジスタのドレインであり、且つ、該ダイオードのカソードに並列接続し、該第三端子が該電界効果トランジスタのソースであり、且つ、該ダイオードのアノードに並列接続する、請求項４に記載の放電保護回路。
6. 前記スイッチがバイポーラトランジスタであり、該第一端子が該バイポーラトランジスタのベースであり、該第二端子が該バイポーラトランジスタのコレクタであり、該第三端子が該バイポーラトランジスタのエミッタである、請求項４に記載の放電保護回路。
7. ファンを制御するためのファン制御装置において、
   前記ファンに電気的に接続された制御回路、
   前記制御回路に電気的に接続されたフルブリッジ回路、及び
   前記制御回路及び前記フルブリッジ回路に接続された一つの端子と前記制御回路及び／又は前記フルブリッジ回路に電気的に接続された別の端子とを有する少なくとも一つの放電保護回路、
   を備え、
   前記少なくとも一つの放電保護回路がさらに、
   制御回路に直接接続され、第一制御信号またはスイッチ信号を受ける第一インピーダンス、
   前記フルブリッジ回路に接続され、第二制御信号受けるための第二インピーダンス、及び
   第一端子及び第二端子を有するスイッチ、を備え、
   前記第一制御信号と前記第二制御信号とは互いに逆相の信号であり、
   前記第一端子が、前記スイッチの状態を制御するために、前記第一制御信号またはスイッチ信号を受ける前記第一インピーダンスに接続され、前記第二端子が、前記スイッチの状態に応じて前記フルブリッジ回路を放電させるための前記第二インピーダンスに接続されている
   ことを特徴とするファン制御装置。
8. 請求項７に記載のファン制御装置において、前記スイッチはさらに電界効果トランジスタを有し、前記第一端子は前記電界効果トランジスタのゲートであり、前記第二端子は前記電界効果トランジスタのドレインであり、前記電界効果トランジスタのソースが第三端子であることを特徴とするファン制御装置。
9. 請求項８に記載のファン制御装置において、前記スイッチはさらに、前記第二端子に並列接続されたカソードと前記第三端子に並列接続されたアノードとを有するダイオードを備えていることを特徴とするファン制御装置。

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