JP4228469B2 - 電界放出デバイス - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はコールドカソードとして知られている電界放出カソード（ＦＥＣ）に関わり、特に電界放出カソードから放出される電子を制御して、表示装置等に適応できる電界放出デバイスに関するものである。
【０００２】
【従来の技術】
金属または半導体表面の印加電界を１０⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が障壁を通過して、常温でも真空中に電子放出が行われるようになる。これを電界放出（Field Emission）と呼び、このような原理で電子を放出するカソードを電界放出カソード（Field Emission Cathode）（以下、ＦＥＣという）と呼んでいる。
【０００３】
近年、半導体加工技術を駆使して、ミクロンサイズの電界放出カソードからなる面放出型の電界放出カソードを作製することが可能となっており、電界放出カソードを基板上に多数個形成したものは、その各エミッタから放出された電子を蛍光面に照射することによってフラットな表示装置や各種の電子装置を構成する素子として期待されている。
【０００４】
このような電界放出素子の製造方法の１つとしてスピントの開発した回転斜め蒸着方法（米国特許３７８９４７１号明細書）がある。
スピント（SPINDT）法によって製造されたＦＥＣの模式的な構造図を図７に示す。
この図において、ガラス等の基板１００の上にカソード電極となる薄膜導体層１０１が蒸着により形成されており、さらにその上に不純物をドープしたＳｉを成膜して抵抗層１０２が形成され、さらにＳｉＯ₂ によって絶縁層１０３が形成されている。そして、その上にエミッタゲート層１０４となるＮｂが蒸着される。
【０００５】
絶縁層１０３及びエミッタゲート層１０４にはホール１１４が設けられ、このような基板のホール１１４側にエミッタ材料であるＭｏを蒸着によって堆積させることによって、抵抗層１０２の上にコーン状のエミッタ１１５が形成されている。
【０００６】
このようなＦＥＣはコーン状のエミッタ１１５とエミッタゲート層１０４との距離をサブミクロンとすることができるため、エミッタ１１５とエミッタゲート層１０４間に数十ボルトの電圧を印加することにより、エミッタ１１５から電子を放出させることができる。
【０００７】
また、この図のようなＦＥＣを用いることで表示装置を構成することができ、例えば表示装置は、上記のＦＥＣがアレイ状に多数個形成されている基板の上方に蛍光体材料が付着されているアノード基板１１６を配置する。そして、エミッタゲート層１０４に対して制御電圧Ｖ_G1を印加し、また、アノード基板１１６にアノード電圧Ｖ_A を印加することにより、エミッタ１１５から放出された電子によって蛍光体を発光させることができ、表示装置とすることができる。
【０００８】
図８は上記したようなＦＥＣを例えば表示装置として駆動するために薄膜のトランジスタを電界放出基板に形成したＴＦＴ駆動型電界放出表示装置の一部の平面図を示したものである。
この図においては複数個のエミッタ１１５を、一つの島状のブロック２００として駆動する場合を示している。この複数個のエミッタからなるブロック２００のエミッタゲート層１０４に対してグリッド電圧が供給され、表示装置の場合はこの１つのブロック２００が１画素となるように駆動される。
【０００９】
すなわち、この各ブッロク２００を駆動するためにガラス基板等からなる電界放出素子基板上に、１〜２個の薄膜トランジスタ１０５，および１０６が薄膜技術等によって構成されており、マトリックス状に配線されているＸ、およびＹ走査ライン１０７、１０８に信号を供給することにより、その交点に位置する薄膜トランジスタ１０５，１０６をオンにする。
そして、各ブロック２００に対して走査電圧及び画像データを与え、ブロックを１画素として電子の放出量を制御するようにしている。
【００１０】
放出された電子はアノード電極１１６に塗布されている蛍光材１１７に衝突することによって発光する。
【００１１】
各ブロック２００に対してダイナミック方式で映像データを供給することにより、ストライプ状に形成されたアノード基板上の蛍光体を発光し、カラー表示等も行うことができるようにしている。
なお、１０９は電圧を所定期間保持するコンデンサを示す。
【００１２】
【発明が解決しようとする課題】
ところで、このようなスピント法によりコーン状のエミッタを形成するＦＥＣでは次のような問題点がある。
エミッタコーンを蒸着という比較的制御性の悪い方法で形成するため、エミッタ形状／サイズやエミッタ−ゲート間の距離などの精度を保ちにくい。
また、ＦＥＣを表示装置とする場合にＴＦＴ駆動とすると、非常に有利となるが、ガラス基板上に広い面積で多数のＴＦＴを形成することは、加工技術から極めて困難であり製品のコストアップを招くという問題が生じる
【００１３】
そこで、シリコン基板上に熱処理を施し、コーン状のエミッタ、または屋根型のエミッタをエッチングによって形成するＥＦＣの製造方法が開発されている。この方法は、シリコン基板上に電子を放出するカソードとなるエミッタをエッチング加工によって形成し、該エミッタに対峙するエミッタゲート層や、トランジスタを構成するＭＯＳ−ＦＥＴのゲート電極を蒸着によって構成するもので、トランジスタの制御電極への印加電圧に応じて電界放出がなされるようにしたものである。
【００１４】
このような電界放出デバイスは、カソード層を形成するシリコン基板上にマスク層を形成し、パターニングされたマスク層をマスクとしてエミッタとなる部分を加工する工程、その表面に熱酸化膜を成膜する工程と、熱酸化膜の上面側に絶縁層、制御電極層、及び保護層を形成する工程と、エミッタの上方となるマスク層、保護層、及び熱酸化膜を除去しエミッタを形成する工程と、各電極部ラインを接続する工程等によって製造できるので、この工程におけるマスク技術をトランジスタ形成部分に適応して、電界放出カソードを駆動するＭＯＳ−ＦＥＴを同時に形成することができるというメリットがあるが、以下のような問題点が生じる。
【００１５】
（１）ＦＥＣのエミッタゲート層には少なくとも電子を引き出すための高電圧が印加されるが、動作時にエミッタゲート層の絶縁膜の直下、及びその周辺部に反転層（チャネル）が広がって形成される。そのために電界放出デバイスを微細化すると、この反転層の影響によってエミッタに電流を供給しているＭＯＳ−ＦＥＴのチャネルの実効長が短くなる。そのため、ＭＯＳ−ＦＥＴの制御電極に印加される信号によって電流を正確にコントロールすることができなくなり、誤動作が生じる原因となる。
（２）そこで、アノート電流量を制御すべきＭＯＳ−ＦＥＴのチャネルのソースードレイン間の距離を長くすることによって、ゲート電極で制御されるチャネルＬを長くすることが考えられるが、この場合は必要な電流量は少ないため、ＭＯＳ−ＦＥＴのＷ／Ｌが１／１００程度になる。仮にＷ＝５μとするとＬ＝５００μとなり、結果的に電界放出カソ−ドとなるエミッタが形成される領域が実質的に小さくなり、表示の解像度及び輝度が低下する。
【００１６】
【課題を解決するための手段】
本発明は上記したような問題点を解消するためになされたものであり、
シリコン基板によるカソードの一部エッチングにより形成された少なくとも１つ以上のエミッタと、該エミッタと絶縁層を介して対峙しているエミッタゲート層を有し、該エミッタゲート層への印加電圧に応じて前記エミッタから電界放出がなされるように構成された電界放出素子と、前記電界放出素子のエミッタをドレイン電極とし、ソースをアース電極とするチャネルの上方に少なくとも１、または２個形成したゲート電極を備え、前記エミッタから放出される電子を制御するようにした電界放出デバイスにおいて、
前記チャネルの一部がトレンチ状に形成された空隙部の壁面に沿って形成されるように構成した電界放出素子を提供するものである。
【００１７】
電界放出カソードの領域と駆動用のＭＯＳーＦＥＴが形成されている領域を分離するようにトレンチ構造の溝を設けているので、エミッタゲート層に印加されている電圧によって形成される反転層が広がることを防止することができ、実質的に電界放出素子を制御するチャネルが長くなることにより、ソース／ドレイン間耐圧が向上する。また、ゲート電極下のゲート長（Ｌ）を短くすることができ微細化構造とすることができる。
【００１８】
【発明の実施の形態】
図１ないし図４は本発明の電界効果デバイスの製造法を順次説明するための工程図を示したもので、この製造方法ではＭＯＳ−ＦＥＴとエミッタが形成される領域のシリコン基板の一部のみが示されている。
本発明の場合は、図１（ａ）のようにまずＰ型シリコン基板（Ｓｉ）１を３種の溶液、例えば、アンモニアと過酸化水素の溶液、ふっ化水素の溶液、塩酸と過酸化水素の溶液で洗浄する。
【００１９】
次に洗浄したシリコン基板１を酸化炉にいれ、図１（ｂ）のように熱酸化膜（ＳｉＯ₂ ）２を成膜する。酸化炉処理は、例えば１０００°Ｃで４〜５時間とし、Ｏ₂ ガスを流入する。
次にフォトリソグラフィーによって円形状のマスク３を付加して、この円形状のマスク３をパターンとして熱酸化膜２をウエットエッチング法にてフッ酸（ＢＨＦ）でエッチングを行ない、熱酸化膜（ＳｉＯ₂）２を図１（ｃ）（ｄ）のようにパターニングする（なお、図面では１個のエミッタとなる部分のみを示している）。
【００２０】
次に図２（ａ）に示すように円形マスク３を有機洗浄により除去すると共に、形成した円形の熱酸化膜２ａをマスクとしてＳＦ₆ガスのプラズマエッチング（ＲＩＥエッチング）によりシリコン表面をエッチングしコーン状のエミッタに加工する。
【００２１】
そして、このように加工されたら、熱酸化炉にいれて図２（ｂ）のようにスチーム酸化を行い表面に熱酸化膜４を成膜する。この成膜によって同時にエミッタチップの先鋭化が行われる。酸化炉処理は、Ｏ₂ ガスを流入して処理時間としては、例えば、熱酸化膜ＳｉＯ₂ を取り除いた際のエミッタ先端部位が所定の形状で先鋭化するために好適な膜厚の熱酸化膜ＳｉＯ₂ が得られる時間に設定される。
【００２２】
次に図２（ｃ）のように、酸素ガス雰囲気中でのＳｉＯ真空蒸着によりゲート絶縁層５ａ，５ｂ，５ｃを形成した後に、同一チャンバー内でゲート電極材料としてニオブ膜６ａ，６ｂ，６ｃを蒸着する。
これらの真空蒸着の際にエミッタコーンの上に残してあるエッチングマスクが蒸着マスクとなりエミッタの周囲に自己整合的に絶縁膜とゲート電極（エミッタゲート層）が形成される。
【００２３】
次に図２（ｄ）のようにフォトリソグラフィーにより７ａ，７ｂ，７ｃ，７ｄのレジスト膜を形成し、ニオブ膜６（ａ，ｂ，ｃ）の部分をプラズマエッチングによりエッチングすることによりゲート電極を形成し、ゲート電極、エミッタゲート層を図３（ａ）のように形成すると共に、有機洗浄にてレジストマスク７（ａ，ｂ、ｃ、ｄ）を除去する。
６ｄはＸコントロールゲート、６ｅはＹコントロールゲート、６（ｆ、ｃ）の部分はエミッタゲート層となる部分である。
【００２４】
この状態から、図３（ｂ）のようにさらにフォトリソグラフィーによりレジスト膜８ａ、８ｂを形成する。そしてこのレジスト膜８ａ，８ｂをマスクとして熱酸化膜４、及びゲート絶縁層５をウエットエッチング法によりフッ酸にてエッチングし、シリコン基板の一部を露出し、トレンチ部３０となる部分のシリコン基板を図３（ｃ）に示すように露出する。
次にさらに同じマスクにてＢＦ₆ガスのプラズマエッチングによりシリコン基板をエッチングし、同図（ｄ）のようにトレンチ（溝部）３０を形成する。
【００２５】
さらに、図４（ａ）のように有機洗浄にてレジストマスク８（ａ，ｂ）を除去する。次にイオン注入にてエミッタ部及びソース部のドーピングのための開口を行うために、図４（ｂ）のようにフォトリソグラフィーによりレジストマスク９ａ，９ｂを形成する。そして、このレジストマスク９（ａ，ｂ，ｃ）をマスクとして酸化膜をウエットエッチング法によりフッ酸にてエッチングし、ソース電極部となる部分と、エミッタ電極部（ドレイン）となる部分エミッタ形成部分のシリコン基板を図４（ｃ）のように露出させる。
次にイオン注入にてエミッタ部、及びソース電極部にセルフアラインにてリンを、続いて砒素を連続で注入する。イオンの注入飛程を浅くすることにより、ソース電極部にはリンインプラ領域２０ａ、砒素インプラ領域２１ａが、ドレイン電極部にはリンインプラ領域２０ｂ，砒素インプラ領域２１ｂが形成されるが、各ゲート絶縁膜、及びニオブ電極下の絶縁層、及びシリコン基板の深い部分には不純物が導入されないようにした。
【００２６】
イオン注入後の注入損傷の回復と不純物の活性化のために、真空中で９００度Ｃ３０分間程度のアニールを行い、図４（ｄ）のようにソース電極部、及びドレイン電極部のインプラ領域がリン拡散層２０Ｃ，２０ｄ、砒素拡散層２１Ｃ、２１ｄとなるように形成する。
イオン注入でのエネルギーを同一としたことで、注入深さが質量数に比例することを利用し、ソース、および、ドレインとなる部分には一般的に使われているＬＤＤ(Lightly Dopud Drain)構造が実現できるようにした。
【００２７】
エミッタ（ドレイン）直下での高電界でのホットエレクトンのゲート絶縁膜中への注入による絶縁膜の劣化を抑制するため、このＬＤＤ構造によって抵抗層（ｎ^ー）としてのリン拡散層２０ｄを形成しているので、電界放出素子を微細化構造としたときでもホットエレクトンの発生を抑制させることができる。
【００２８】
なお、ソースとなるリン拡散層２０ｃ、砒素拡散層２１ｃの上面にはアースラインのパターニングによってアルミ、またはニオブ等を蒸着し、アース電極ラインを形成する。
また同様に、Ｘ、Ｙコントロールゲート６ｄ，６ｅに対してパターニングによってゲート電極ラインが接続される。
そして、このような工程で電界放出カソード基板にＭＯＳ−ＦＥＴ構造のトランジスタが埋め込まれることになり、ＭＯＳ−ＥＦＴ駆動型の電界放出デバイスを構成する。
【００２９】
上記実施の形態に示す工程は、シリコン基板はＣＺ法で形成されたものを使用したが、その上層に数μｍのＥｐｉーＳｉｌｉｃｏｎ（エピタキシャル法で形成したシリコン層）層を形成したものでもよい。
Ｅｐｉで形成したシリコン領域は酸素析出も無く、ＤＺ(Denuded Zone)が形成されているため、ゲート基板と下地基板（カソード電極）との絶縁膜の品質が向上する。
【００３０】
また、今回の実施の形態では、円形酸化膜マスク形成での酸化膜エッチングにて初期酸素析出を行っているが、Ｅｐｉを利用した方がより絶縁性は向上する。
なお、上記製造工程ではエミッタ成型時にイオン注入を３１Ｐ（リン）７５Ａｓ（砒素）とするようにしたが、注入イオンは１７２Ｓｂ（アンチモン）等でもよい。
またゲート電極材料をニオブ（Ｎｂ）としたが、Ｍｏ（モリブデン）、Doped Polysiicon（ドープドポリシリコン）等を使用することもできる。
【００３１】
図５は上記したような方法で製造された電界放出デバイスの一部の１ブロックの平面図を示したもので、Ａ−Ａ線の断面の一部が図４（ｄ）によって示されていることになる。
この図において、２０４はソース電極部（図４（ｄ）の２１ｃ）を示し、このソース電極２０４と、島状のエミッタからなるブロック２００をドレイン電極として形成されるチャネルを制御するために、２個のゲート電極（６ｄ）２０２．（６ｅ）２０３が形成されている。
そして、この第一のゲート電極２０２，第二のゲート２０３に電圧を印加することによって、その直下に形成されるチャネルを制御して、各ブロック２００毎にエミッタから放出される電子を制御するようにしている。
【００３２】
本発明の実施の形態では図５に示すように、チャネルが形成される領域にトレンチ部（溝）３０が形成されており、このトレンチ部３０によってエミッタゲート層に高電圧が印加されることによって広がってくる反転層をゲート電極２０２，２０３直下のチャネル部分と分離するように形成しているため、実質的にソース、及びエミッタゲート層をドレイン電極とする間に形成されるチャネルの実効長を長くし、ソース／ドレイン間の耐圧を向上する。
【００３３】
この図では、２０６はアース電極ラインを示し、２０７、２０８はマトリックス状に配線されているＸ走査電極ラインととＹ走査電極ラインを示す。
これらの電極ラインはその交点が絶縁膜３００によって互いに絶縁された状態でパターニングされ、１つの画素領域を形成する。
【００３４】
なお、上記トレンチ部３０はＭＯＳ−ＦＥＴのゲート電極２０２，２０３とエミッタ（ブロック２００）を結ぶ直線上に配置されているが、図５の点線で示すように、トレンチ部３０を島状のブロック２００を囲い込む外堀のような形状にすることもできる。
しかしながら、あまりトレンチによる影響が大きくなると、チャネル部のオフ抵抗が高くなり、制御電極２０２，２０３によるコントロール感度が低下するから、トレンチ部３０の規模とＦＥＴ構造の実際のチャネル長は印加される電圧や、信号レベルに応じて適宜に設定することが必要になる。
【００３５】
図５に示した電極構造からなるＦＥＣを駆動する回路を図６に示す。
この実施例ではカソード基板上に形成されている島状の各ブロック２００を構成するエミッタゲート層１０４は所定の電圧となるようにグリッド電極ライン２０１を介してゲート電圧ＶＧが印加されており、島状の各ブロック２００のエミッタは二つの電界型トランジスタＴ１，Ｔ２で構成されているチャネルを介してアース電極ライン２０６に接続されることになる。
【００３６】
Ｘ走査電極ラインＸｉ、およびＹ走査電極ラインＹｉに所定のパルス電圧が印加されたときに、ＭＯＳーＦＥＴからなるトランジスタＴ１、Ｔ２が導通し、このマトリックスの交点に位置するブロック２００ｉのエミッタ、ゲート間に電圧ＶＧが印加され、このブロック２００ｉから電子を放出する駆動状態になる。
またゲート電極２０２，または２０３のいずれか一方を走査電極、他方をデータ電極とすることによって、ブロック２００ｉから放出される電子の流れをコントロールすることができるので、先に述べたような表示装置においてダイナミック表示や、種種の階調表示を行うことができるようになる。
【００３７】
【発明の効果】
以上説明したように本発明の電界放出デバイスはコールドカソードを駆動するために形成されているＭＯＳ−ＦＥＴのソースードレイン間寸法が同じ場合においても、実行寸法が拡大するためにＦＥＴのゲートオフリーク電流を低減することができる。
つまり、駆動信号が印加されていないときに完全にカソード電位をフローティングすることによって、電子流の流出を阻止する。
また、高電界のエミッタゲート層により形成される直下のチャネルと、コントロールゲート側のチャネル層とをトレンチによって分離できるため、制御性のよいゲートになる。
さらに、ＭＯＳ−ＦＥＴのゲート長（Ｌ）を短く設計できるため微細化構造を達成することができ、集積度が向上する。
さらにまた、実効チャネル長が長くなることによってＦＥＴのソース／ドレイン間耐圧（スナックバック耐圧）を向上し、表示装置として使用する際に輝度を高くすることができる。
【００３８】
ＦＥＣの製造過程にインプラ領域を拡散する処理を加えているので、ＬＤＤ構造とすることができ、特にドレイン近傍での高電界にて発生するホットエレクトンの発生を抵抗層（ｎ^ー）を入れることによって抑制し、ゲート絶縁膜中への注入を減少させることによって、絶縁膜の劣化を抑制することができるため、信頼性が向上する等の実用的な効果が生じる。
【図面の簡単な説明】
【図１】 本発明の電界放出デバイスの製造プロセスを示す説明図である。
【図２】 本発明の電界放出デバイスの製造プロセスを示す説明図である。
【図３】 本発明の電界放出デバイスの製造プロセスを示す説明図である。
【図４】 本発明の電界放出デバイスの製造プロセスを示す説明図である。
【図５】 本発明の電界放出デバイスの一部の表面と電極位置を示す平面図である。
【図６】 マトリックス上の配置されたＭＯＳ−ＦＥＴによって駆動される電界放出素子の回路図である。
【図７】 スピント型の電界放出カソードの模式図である。
【図８】 スピント型電界放出カソードを駆動するＴＦＴトランジスタの配置とその回路を示す説明図である。
【符号の説明】
１ シリコン基板、
２ 熱酸化膜、
３ フォトマスク、
４ 熱酸化膜、
５（ａ，ｂ，ｃ） 真空蒸着酸化膜、
６（ｄ，ｅ） Ｘ、Ｙコントロールゲート
７（ａ，ｂ，ｃ，ｄ） フォトレジスト、
８（ａ，ｂ） フォトレジスト、
９（ａ，ｂ） フォトレジスト、
１１（ａ，ｂ） リンインプラ領域、
１１（ｃ，ｄ） リン拡散層、
１２（ａ，ｂ） 砒素インプラ領域、
１２（ｃ，ｄ） 砒素拡散層

Claims (4)

1. シリコン基板の一部エッチングにより形成された少なくとも１つ以上のエミッタと、該エミッタと絶縁層を介して対峙しているエミッタゲート層を有し、該エミッタゲート層への印加電圧に応じて前記エミッタから電界放出がなされるように構成された電界放出素子と、
   前記電界放出素子から所定の距離離間した位置に配置されているソース電極と、
   前記ソース電極と前記電界放出素子の中間に配置されているゲート電極を備え、
   前記電界放出素子のエミッタをドレインとし、前記エミッタと前記ソース電極との間に形成されるチャネルに流れる電流を、前記ゲート電極に印加される電圧によって制御する電界放出デバイスにおいて、
   前記チャネルの一部が前記ゲート電極と前記エミッタとの間にトレンチ状に形成された空隙部の壁面に沿って形成されていることを特徴とする電界放出デバイス。
2. 上記トレンチ状に形成された空隙部は上記エミッタの周辺部を囲むように構成されていることを特徴とする請求項１に記載の電界放出デバイス。
3. 前記ゲート電極はマトリックス状に配線されているＸコントロールゲートと、Ｙコントロールゲートによって構成されていることを特徴とする請求項１，または２に記載の電界放出デバイス。
4. 前記ソース電極及びエミッタの電極（ドレイン）はＬＤＤ構造とされていることを特徴とする請求項１，２，もしくは３に記載の電界放出デバイス。

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