JP2001006527A - 電界放出デバイス - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳ−ＦＥＴ駆動型の電界放出デバイスに
おいて、シリコン基板上に形成されたＭＯＳ−ＦＥＴの
実効チャネル長を長くすることによってソース／ドレイ
ン間の耐圧を向上すると共に、微細化加工ができるよう
にする。 【解決手段】 複数個のエミッタを島状の結合したブロ
ック２００に対して第１，及び第２のゲート電極２０
２．２０３を形成すると共に、ソース電極２０４を設け
る。ドレイン電極となるブロック２００のエミッタゲー
ト層１０４に電圧を印加すると、その直下に反転層が広
がり、ソース電極２０４との間に電子、または正孔が移
動できるチャネルが構成される。ブロック２００と第２
のゲート電極２０３の中間にトレンチ部３０を設ける
と、このトレンチの壁面に沿ってチャネルが形成され、
実効チャネル長が長くなり、ゲート電極に信号が印加さ
れたときに誤動作を生じないようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコールドカソードと
して知られている電界放出カソード（ＦＥＣ）に関わ
り、特に電界放出カソードから放出される電子を制御し
て、表示装置等に適応できる電界放出デバイスに関する
ものである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。

【０００３】近年、半導体加工技術を駆使して、ミクロ
ンサイズの電界放出カソードからなる面放出型の電界放
出カソードを作製することが可能となっており、電界放
出カソードを基板上に多数個形成したものは、その各エ
ミッタから放出された電子を蛍光面に照射することによ
ってフラットな表示装置や各種の電子装置を構成する素
子として期待されている。

【０００４】このような電界放出素子の製造方法の１つ
としてスピントの開発した回転斜め蒸着方法（米国特許
３７８９４７１号明細書）がある。スピント（SPINDT）
法によって製造されたＦＥＣの模式的な構造図を図７に
示す。この図において、ガラス等の基板１００の上にカ
ソード電極となる薄膜導体層１０１が蒸着により形成さ
れており、さらにその上に不純物をドープしたＳｉを成
膜して抵抗層１０２が形成され、さらにＳｉＯ₂ によっ
て絶縁層１０３が形成されている。そして、その上にエ
ミッタゲート層１０４となるＮｂが蒸着される。

【０００５】絶縁層１０３及びエミッタゲート層１０４
にはホール１１４が設けられ、このような基板のホール
１１４側にエミッタ材料であるＭｏを蒸着によって堆積
させることによって、抵抗層１０２の上にコーン状のエ
ミッタ１１５が形成されている。

【０００６】このようなＦＥＣはコーン状のエミッタ１
１５とエミッタゲート層１０４との距離をサブミクロン
とすることができるため、エミッタ１１５とエミッタゲ
ート層１０４間に数十ボルトの電圧を印加することによ
り、エミッタ１１５から電子を放出させることができ
る。

【０００７】また、この図のようなＦＥＣを用いること
で表示装置を構成することができ、例えば表示装置は、
上記のＦＥＣがアレイ状に多数個形成されている基板の
上方に蛍光体材料が付着されているアノード基板１１６
を配置する。そして、エミッタゲート層１０４に対して
制御電圧Ｖ_G1を印加し、また、アノード基板１１６にア
ノード電圧Ｖ_A を印加することにより、エミッタ１１５
から放出された電子によって蛍光体を発光させることが
でき、表示装置とすることができる。

【０００８】図８は上記したようなＦＥＣを例えば表示
装置として駆動するために薄膜のトランジスタを電界放
出基板に形成したＴＦＴ駆動型電界放出表示装置の一部
の平面図を示したものである。この図においては複数個
のエミッタ１１５を、一つの島状のブロック２００とし
て駆動する場合を示している。この複数個のエミッタか
らなるブロック２００のエミッタゲート層１０４に対し
てグリッド電圧が供給され、表示装置の場合はこの１つ
のブロック２００が１画素となるように駆動される。

【０００９】すなわち、この各ブッロク２００を駆動す
るためにガラス基板等からなる電界放出素子基板上に、
１〜２個の薄膜トランジスタ１０５，および１０６が薄
膜技術等によって構成されており、マトリックス状に配
線されているＸ、およびＹ走査ライン１０７、１０８に
信号を供給することにより、その交点に位置する薄膜ト
ランジスタ１０５，１０６をオンにする。そして、各ブ
ロック２００に対して走査電圧及び画像データを与え、
ブロックを１画素として電子の放出量を制御するように
している。

【００１０】放出された電子はアノード電極１１６に塗
布されている蛍光材１１７に衝突することによって発光
する。

【００１１】各ブロック２００に対してダイナミック方
式で映像データを供給することにより、ストライプ状に
形成されたアノード基板上の蛍光体を発光し、カラー表
示等も行うことができるようにしている。なお、１０９
は電圧を所定期間保持するコンデンサを示す。

【００１２】

【発明が解決しようとする課題】ところで、このような
スピント法によりコーン状のエミッタを形成するＦＥＣ
では次のような問題点がある。エミッタコーンを蒸着と
いう比較的制御性の悪い方法で形成するため、エミッタ
形状／サイズやエミッタ−ゲート間の距離などの精度を
保ちにくい。また、ＦＥＣを表示装置とする場合にＴＦ
Ｔ駆動とすると、非常に有利となるが、ガラス基板上に
広い面積で多数のＴＦＴを形成することは、加工技術か
ら極めて困難であり製品のコストアップを招くという問
題が生じる

【００１３】そこで、シリコン基板上に熱処理を施し、
コーン状のエミッタ、または屋根型のエミッタをエッチ
ングによって形成するＥＦＣの製造方法が開発されてい
る。この方法は、シリコン基板上に電子を放出するカソ
ードとなるエミッタをエッチング加工によって形成し、
該エミッタに対峙するエミッタゲート層や、トランジス
タを構成するＭＯＳ−ＦＥＴのゲート電極を蒸着によっ
て構成するもので、トランジスタの制御電極への印加電
圧に応じて電界放出がなされるようにしたものである。

【００１４】このような電界放出デバイスは、カソード
層を形成するシリコン基板上にマスク層を形成し、パタ
ーニングされたマスク層をマスクとしてエミッタとなる
部分を加工する工程、その表面に熱酸化膜を成膜する工
程と、熱酸化膜の上面側に絶縁層、制御電極層、及び保
護層を形成する工程と、エミッタの上方となるマスク
層、保護層、及び熱酸化膜を除去しエミッタを形成する
工程と、各電極部ラインを接続する工程等によって製造
できるので、この工程におけるマスク技術をトランジス
タ形成部分に適応して、電界放出カソードを駆動するＭ
ＯＳ−ＦＥＴを同時に形成することができるというメリ
ットがあるが、以下のような問題点が生じる。

【００１５】（１）ＦＥＣのエミッタゲート層には少な
くとも電子を引き出すための高電圧が印加されるが、動
作時にエミッタゲート層の絶縁膜の直下、及びその周辺
部に反転層（チャネル）が広がって形成される。そのた
めに電界放出デバイスを微細化すると、この反転層の影
響によってエミッタに電流を供給しているＭＯＳ−ＦＥ
Ｔのチャネルの実効長が短くなる。そのため、ＭＯＳ−
ＦＥＴの制御電極に印加される信号によって電流を正確
にコントロールすることができなくなり、誤動作が生じ
る原因となる。 （２）そこで、アノート電流量を制御すべきＭＯＳ−Ｆ
ＥＴのチャネルのソースードレイン間の距離を長くする
ことによって、ゲート電極で制御されるチャネルＬを長
くすることが考えられるが、この場合は必要な電流量は
少ないため、ＭＯＳ−ＦＥＴのＷ／Ｌが１／１００程度
になる。仮にＷ＝５μとするとＬ＝５００μとなり、結
果的に電界放出カソ−ドとなるエミッタが形成される領
域が実質的に小さくなり、表示の解像度及び輝度が低下
する。

【００１６】

【課題を解決するための手段】本発明は上記したような
問題点を解消するためになされたものであり、シリコン
基板によるカソードの一部エッチングにより形成された
少なくとも１つ以上のエミッタと、該エミッタと絶縁層
を介して対峙しているエミッタゲート層を有し、該エミ
ッタゲート層への印加電圧に応じて前記エミッタから電
界放出がなされるように構成された電界放出素子と、前
記電界放出素子のエミッタをドレイン電極とし、ソース
をアース電極とするチャネルの上方に少なくとも１、ま
たは２個形成したゲート電極を備え、前記エミッタから
放出される電子を制御するようにした電界放出デバイス
において、前記チャネルの一部がトレンチ状に形成され
た空隙部の壁面に沿って形成されるように構成した電界
放出素子を提供するものである。

【００１７】電界放出カソードの領域と駆動用のＭＯＳ
ーＦＥＴが形成されている領域を分離するようにトレン
チ構造の溝を設けているので、エミッタゲート層に印加
されている電圧によって形成される反転層が広がること
を防止することができ、実質的に電界放出素子を制御す
るチャネルが長くなることにより、ソース／ドレイン間
耐圧が向上する。また、ゲート電極下のゲート長（Ｌ）
を短くすることができ微細化構造とすることができる。

【００１８】

【発明の実施の形態】図１ないし図４は本発明の電界効
果デバイスの製造法を順次説明するための工程図を示し
たもので、この製造方法ではＭＯＳ−ＦＥＴとエミッタ
が形成される領域のシリコン基板の一部のみが示されて
いる。本発明の場合は、図１（ａ）のようにまずＰ型シ
リコン基板（Ｓｉ）１を３種の溶液、例えば、アンモニ
アと過酸化水素の溶液、ふっ化水素の溶液、塩酸と過酸
化水素の溶液で洗浄する。

【００１９】次に洗浄したシリコン基板１を酸化炉にい
れ、図１（ｂ）のように熱酸化膜（ＳｉＯ₂ ）２を成膜
する。酸化炉処理は、例えば１０００°Ｃで４〜５時間
とし、Ｏ₂ ガスを流入する。次にフォトリソグラフィー
によって円形状のマスク３を付加して、この円形状のマ
スク３をパターンとして熱酸化膜２をウエットエッチン
グ法にてフッ酸（ＢＨＦ）でエッチングを行ない、熱酸
化膜（ＳｉＯ₂）２を図１（ｃ）（ｄ）のようにパター
ニングする（なお、図面では１個のエミッタとなる部分
のみを示している）。

【００２０】次に図２（ａ）に示すように円形マスク３
を有機洗浄により除去すると共に、形成した円形の熱酸
化膜２ａをマスクとしてＳＦ₆ガスのプラズマエッチン
グ（ＲＩＥエッチング）によりシリコン表面をエッチン
グしコーン状のエミッタに加工する。

【００２１】そして、このように加工されたら、熱酸化
炉にいれて図２（ｂ）のようにスチーム酸化を行い表面
に熱酸化膜４を成膜する。この成膜によって同時にエミ
ッタチップの先鋭化が行われる。酸化炉処理は、Ｏ₂ ガ
スを流入して処理時間としては、例えば、熱酸化膜Ｓｉ
Ｏ₂ を取り除いた際のエミッタ先端部位が所定の形状で
先鋭化するために好適な膜厚の熱酸化膜ＳｉＯ₂ が得ら
れる時間に設定される。

【００２２】次に図２（ｃ）のように、酸素ガス雰囲気
中でのＳｉＯ真空蒸着によりゲート絶縁層５ａ，５ｂ，
５ｃを形成した後に、同一チャンバー内でゲート電極材
料としてニオブ膜６ａ，６ｂ，６ｃを蒸着する。これら
の真空蒸着の際にエミッタコーンの上に残してあるエッ
チングマスクが蒸着マスクとなりエミッタの周囲に自己
整合的に絶縁膜とゲート電極（エミッタゲート層）が形
成される。

【００２３】次に図２（ｄ）のようにフォトリソグラフ
ィーにより７ａ，７ｂ，７ｃ，７ｄのレジスト膜を形成
し、ニオブ膜６（ａ，ｂ，ｃ）の部分をプラズマエッチ
ングによりエッチングすることによりゲート電極を形成
し、ゲート電極、エミッタゲート層を図３（ａ）のよう
に形成すると共に、有機洗浄にてレジストマスク７
（ａ，ｂ、ｃ、ｄ）を除去する。６ｄはＸコントロール
ゲート、６ｅはＹコントロールゲート、６（ｆ、ｃ）の
部分はエミッタゲート層となる部分である。

【００２４】この状態から、図３（ｂ）のようにさらに
フォトリソグラフィーによりレジスト膜８ａ、８ｂを形
成する。そしてこのレジスト膜８ａ，８ｂをマスクとし
て熱酸化膜４、及びゲート絶縁層５をウエットエッチン
グ法によりフッ酸にてエッチングし、シリコン基板の一
部を露出し、トレンチ部３０となる部分のシリコン基板
を図３（ｃ）に示すように露出する。次にさらに同じマ
スクにてＢＦ₆ガスのプラズマエッチングによりシリコ
ン基板をエッチングし、同図（ｄ）のようにトレンチ
（溝部）３０を形成する。

【００２５】さらに、図４（ａ）のように有機洗浄にて
レジストマスク８（ａ，ｂ）を除去する。次にイオン注
入にてエミッタ部及びソース部のドーピングのための開
口を行うために、図４（ｂ）のようにフォトリソグラフ
ィーによりレジストマスク９ａ，９ｂを形成する。そし
て、このレジストマスク９（ａ，ｂ，ｃ）をマスクとし
て酸化膜をウエットエッチング法によりフッ酸にてエッ
チングし、ソース電極部となる部分と、エミッタ電極部
（ドレイン）となる部分エミッタ形成部分のシリコン基
板を図４（ｃ）のように露出させる。次にイオン注入に
てエミッタ部、及びソース電極部にセルフアラインにて
リンを、続いて砒素を連続で注入する。イオンの注入飛
程を浅くすることにより、ソース電極部にはリンインプ
ラ領域２０ａ、砒素インプラ領域２１ａが、ドレイン電
極部にはリンインプラ領域２０ｂ，砒素インプラ領域２
１ｂが形成されるが、各ゲート絶縁膜、及びニオブ電極
下の絶縁層、及びシリコン基板の深い部分には不純物が
導入されないようにした。

【００２６】イオン注入後の注入損傷の回復と不純物の
活性化のために、真空中で９００度Ｃ３０分間程度のア
ニールを行い、図４（ｄ）のようにソース電極部、及び
ドレイン電極部のインプラ領域がリン拡散層２０Ｃ，２
０ｄ、砒素拡散層２１Ｃ、２１ｄとなるように形成す
る。イオン注入でのエネルギーを同一としたことで、注
入深さが質量数に比例することを利用し、ソース、およ
び、ドレインとなる部分には一般的に使われているＬＤ
Ｄ(Lightly Dopud Drain)構造が実現できるようにし
た。

【００２７】エミッタ（ドレイン）直下での高電界での
ホットエレクトンのゲート絶縁膜中への注入による絶縁
膜の劣化を抑制するため、このＬＤＤ構造によって抵抗
層（ｎ^ー）としてのリン拡散層２０ｄを形成しているの
で、電界放出素子を微細化構造としたときでもホットエ
レクトンの発生を抑制させることができる。

【００２８】なお、ソースとなるリン拡散層２０ｃ、砒
素拡散層２１ｃの上面にはアースラインのパターニング
によってアルミ、またはニオブ等を蒸着し、アース電極
ラインを形成する。また同様に、Ｘ、Ｙコントロールゲ
ート６ｄ，６ｅに対してパターニングによってゲート電
極ラインが接続される。そして、このような工程で電界
放出カソード基板にＭＯＳ−ＦＥＴ構造のトランジスタ
が埋め込まれることになり、ＭＯＳ−ＥＦＴ駆動型の電
界放出デバイスを構成する。

【００２９】上記実施の形態に示す工程は、シリコン基
板はＣＺ法で形成されたものを使用したが、その上層に
数μｍのＥｐｉーＳｉｌｉｃｏｎ（エピタキシャル法で
形成したシリコン層）層を形成したものでもよい。Ｅｐ
ｉで形成したシリコン領域は酸素析出も無く、ＤＺ(Den
uded Zone)が形成されているため、ゲート基板と下地基
板（カソード電極）との絶縁膜の品質が向上する。

【００３０】また、今回の実施の形態では、円形酸化膜
マスク形成での酸化膜エッチングにて初期酸素析出を行
っているが、Ｅｐｉを利用した方がより絶縁性は向上す
る。なお、上記製造工程ではエミッタ成型時にイオン注
入を３１Ｐ（リン）７５Ａｓ（砒素）とするようにした
が、注入イオンは１７２Ｓｂ（アンチモン）等でもよ
い。またゲート電極材料をニオブ（Ｎｂ）としたが、Ｍ
ｏ（モリブデン）、DopedPolysiicon（ドープドポリシ
リコン）等を使用することもできる。

【００３１】図５は上記したような方法で製造された電
界放出デバイスの一部の１ブロックの平面図を示したも
ので、Ａ−Ａ線の断面の一部が図４（ｄ）によって示さ
れていることになる。この図において、２０４はソース
電極部（図４（ｄ）の２１ｃ）を示し、このソース電極
２０４と、島状のエミッタからなるブロック２００をド
レイン電極として形成されるチャネルを制御するため
に、２個のゲート電極（６ｄ）２０２．（６ｅ）２０３
が形成されている。そして、この第一のゲート電極２０
２，第二のゲート２０３に電圧を印加することによっ
て、その直下に形成されるチャネルを制御して、各ブロ
ック２００毎にエミッタから放出される電子を制御する
ようにしている。

【００３２】本発明の実施の形態では図５に示すよう
に、チャネルが形成される領域にトレンチ部（溝）３０
が形成されており、このトレンチ部３０によってエミッ
タゲート層に高電圧が印加されることによって広がって
くる反転層をゲート電極２０２，２０３直下のチャネル
部分と分離するように形成しているため、実質的にソー
ス、及びエミッタゲート層をドレイン電極とする間に形
成されるチャネルの実効長を長くし、ソース／ドレイン
間の耐圧を向上する。

【００３３】この図では、２０６はアース電極ラインを
示し、２０７、２０８はマトリックス状に配線されてい
るＸ走査電極ラインととＹ走査電極ラインを示す。これ
らの電極ラインはその交点が絶縁膜３００によって互い
に絶縁された状態でパターニングされ、１つの画素領域
を形成する。

【００３４】なお、上記トレンチ部３０はＭＯＳ−ＦＥ
Ｔのゲート電極２０２，２０３とエミッタ（ブロック２
００）を結ぶ直線上に配置されているが、図５の点線で
示すように、トレンチ部３０を島状のブロック２００を
囲い込む外堀のような形状にすることもできる。しかし
ながら、あまりトレンチによる影響が大きくなると、チ
ャネル部のオフ抵抗が高くなり、制御電極２０２，２０
３によるコントロール感度が低下するから、トレンチ部
３０の規模とＦＥＴ構造の実際のチャネル長は印加され
る電圧や、信号レベルに応じて適宜に設定することが必
要になる。

【００３５】図５に示した電極構造からなるＦＥＣを駆
動する回路を図６に示す。この実施例ではカソード基板
上に形成されている島状の各ブロック２００を構成する
エミッタゲート層１０４は所定の電圧となるようにグリ
ッド電極ライン２０１を介してゲート電圧ＶＧが印加さ
れており、島状の各ブロック２００のエミッタは二つの
電界型トランジスタＴ１，Ｔ２で構成されているチャネ
ルを介してアース電極ライン２０６に接続されることに
なる。

【００３６】Ｘ走査電極ラインＸｉ、およびＹ走査電極
ラインＹｉに所定のパルス電圧が印加されたときに、Ｍ
ＯＳーＦＥＴからなるトランジスタＴ１、Ｔ２が導通
し、このマトリックスの交点に位置するブロック２００
ｉのエミッタ、ゲート間に電圧ＶＧが印加され、このブ
ロック２００ｉから電子を放出する駆動状態になる。ま
たゲート電極２０２，または２０３のいずれか一方を走
査電極、他方をデータ電極とすることによって、ブロッ
ク２００ｉから放出される電子の流れをコントロールす
ることができるので、先に述べたような表示装置におい
てダイナミック表示や、種種の階調表示を行うことがで
きるようになる。

【００３７】

【発明の効果】以上説明したように本発明の電界放出デ
バイスはコールドカソードを駆動するために形成されて
いるＭＯＳ−ＦＥＴのソースードレイン間寸法が同じ場
合においても、実行寸法が拡大するためにＦＥＴのゲー
トオフリーク電流を低減することができる。つまり、駆
動信号が印加されていないときに完全にカソード電位を
フローティングすることによって、電子流の流出を阻止
する。また、高電界のエミッタゲート層により形成され
る直下のチャネルと、コントロールゲート側のチャネル
層とをトレンチによって分離できるため、制御性のよい
ゲートになる。さらに、ＭＯＳ−ＦＥＴのゲート長
（Ｌ）を短く設計できるため微細化構造を達成すること
ができ、集積度が向上する。さらにまた、実効チャネル
長が長くなることによってＦＥＴのソース／ドレイン間
耐圧（スナックバック耐圧）を向上し、表示装置として
使用する際に輝度を高くすることができる。

【００３８】ＦＥＣの製造過程にインプラ領域を拡散す
る処理を加えているので、ＬＤＤ構造とすることがで
き、特にドレイン近傍での高電界にて発生するホットエ
レクトンの発生を抵抗層（ｎ^ー）を入れることによって
抑制し、ゲート絶縁膜中への注入を減少させることによ
って、絶縁膜の劣化を抑制することができるため、信頼
性が向上する等の実用的な効果が生じる。

【図面の簡単な説明】

【図１】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図２】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図３】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図４】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図５】 本発明の電界放出デバイスの一部の表面と電
極位置を示す平面図である。

【図６】 マトリックス上の配置されたＭＯＳ−ＦＥＴ
によって駆動される電界放出素子の回路図である。

【図７】 スピント型の電界放出カソードの模式図であ
る。

【図８】 スピント型電界放出カソードを駆動するＴＦ
Ｔトランジスタの配置とその回路を示す説明図である。

【符号の説明】 １ シリコン基板、 ２ 熱酸化膜、 ３ フォトマスク、 ４ 熱酸化膜、 ５（ａ，ｂ，ｃ） 真空蒸着酸化膜、 ６（ｄ，ｅ） Ｘ、Ｙコントロールゲート ７（ａ，ｂ，ｃ，ｄ） フォトレジスト、 ８（ａ，ｂ） フォトレジスト、 ９（ａ，ｂ） フォトレジスト、 １１（ａ，ｂ） リンインプラ領域、 １１（ｃ，ｄ） リン拡散層、 １２（ａ，ｂ） 砒素インプラ領域、 １２（ｃ，ｄ） 砒素拡散層

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリコン基板の一部エッチングにより形
   成された少なくとも１つ以上のエミッタと、該エミッタ
   と絶縁層を介して対峙しているエミッタゲート層を有
   し、該エミッタゲート層への印加電圧に応じて前記エミ
   ッタから電界放出がなされるように構成された電界放出
   素子と、 前記電界放出素子から所定の距離離間した位置に配置さ
   れているソース電極と、前記ソース電極と前記電界放出
   素子の中間に配置されているゲート電極を備え、 前記電界放出素子のエミッタをドレインとし、前記ソー
   ス電極の間に形成されるチャネルに流れる電流を、前記
   ゲート電極に印加される電圧によって制御する電界放出
   デバイスにおいて、 前記チャネルの一部がトレンチ状に形成された空隙部の
   壁面に沿って形成されていることを特徴とする電界放出
   デバイス。
2. 【請求項２】 上記トレンチ状の溝は上記エミッタの周
   辺部を囲むように構成されていることを特徴とする請求
   項１に記載の電界放出デバイス。
3. 【請求項３】 前記ゲート電極はマトリックス状に配線
   されているＸコントロールゲートと、Ｙコントロールゲ
   ートによって構成されていることを特徴とする請求項
   １，または２に記載の電界放出デバイス。
4. 【請求項４】 前記ソース電極及びエミッタの電極（ド
   レイン）はＬＤＤ構造とされていることを特徴とする請
   求項１，２，もしくは３に記載の電界放出デバイス。