JP2001006522A - 電界放出デバイス - Google Patents

Abstract

(57)【要約】 【課題】 ＭＯＳ−ＥＦＴ駆動型の電界放出デバイスに
おいて、シリコン基板上に形成されたＭＯＳ−ＦＥＴの
実効チャネル長を長くすることによってソース／ドレイ
ン間の耐圧を向上すると共に、微細化加工ができるよう
にする。 【解決手段】 複数個のエミッタを島状の結合したブロ
ック２００に対して第１，及び第２のゲート電極２０
２．２０３を形成すると共に、ブロック２００とゲート
電極２０２，２０３の直下に形成されるチャネルを分割
するようにチャネルコントロール電極２０５を設けてい
る。ドレイン電極となるブロック２００のエミッタゲー
ト層１０４に電圧を印加すると、その直下に反転層が広
がり、ソース電極２０４との間に電子、または正孔が移
動できるチャネルが構成されるが、チャネルコントロー
ル電極２０５によって、この反転層がソース電極部に及
ぶことを防止すると共に、微細構造に関わらず実効チャ
ネル長が長くなり、ソース．ドレイン間の耐圧が向上
し、ゲートオフリークが少なくなることにより誤動作を
生じないようにすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコールドカソードと
して知られている電界放出カソード（ＦＥＣ）に関わ
り、特に電界放出カソードから放出される電子を制御し
て、表示装置等に適応できる電界放出デバイスに関する
ものである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。

【０００３】近年、半導体加工技術を駆使して、ミクロ
ンサイズの電界放出カソードからなる面放出型の電界放
出カソードを作製することが可能となっており、電界放
出カソードを基板上に多数個形成したものは、その各エ
ミッタから放出された電子を蛍光面に照射することによ
ってフラットな表示装置や各種の電子装置を構成する素
子として期待されている。

【０００４】このような電界放出素子の製造方法の１つ
としてスピントの開発した回転斜め蒸着方法（米国特許
３７８９４７１号明細書）がある。スピント（SPINDT）
法によって製造されたＦＥＣの模式的な構造図を図８に
示す。この図において、ガラス等の基板１００の上にカ
ソード電極となる薄膜導体層１０１が蒸着により形成さ
れており、さらにその上に不純物をドープしたＳｉを成
膜して抵抗層１０２が形成され、さらにＳｉＯ₂ によっ
て絶縁層１０３が形成されている。そして、その上にエ
ミッタゲート層１０４となるＮｂが蒸着される。

【０００５】絶縁層１０３及びエミッタゲート層１０４
にはホール１１４が設けられ、このような基板のホール
１１４側にエミッタ材料であるＭｏを蒸着によって堆積
させることによって、抵抗層１０２の上にコーン状のエ
ミッタ１１５が形成されている。

【０００６】このようなＦＥＣはコーン状のエミッタ１
１５とエミッタゲート層１０４との距離をサブミクロン
とすることができるため、エミッタ１１５とエミッタゲ
ート層１０４間に数十ボルトの電圧を印加することによ
り、エミッタ１１５から電子を放出させることができ
る。

【０００７】また、この図のようなＦＥＣを用いること
で表示装置を構成することができ、例えば表示装置は、
上記のＦＥＣがアレイ状に多数個形成されている基板の
上方に蛍光体材料が付着されているアノード基板１１６
を配置する。そして、エミッタゲート層１０４に対して
制御電圧Ｖ_G1を印加し、また、アノード基板１１６にア
ノード電圧Ｖ_A を印加することにより、エミッタ１１５
から放出された電子によって蛍光体を発光させることが
でき、表示装置とすることができる。

【０００８】図９は上記したようなＦＥＣを例えば表示
装置として駆動するために薄膜のトランジスタを電界放
出基板に形成したＴＦＴ駆動型電界放出表示装置の一部
の平面図を示したものである。この図においては複数個
のエミッタ１１５を、一つの島状のブロック２００とし
て駆動する場合を示している。この複数個のエミッタか
らなるブロック２００のエミッタゲート層１０４に対し
てグリッド電圧が供給され、表示装置の場合はこの１つ
のブロック２００が１画素となるように駆動される。

【０００９】すなわち、この各ブッロク２００を駆動す
るためにガラス基板等からなる電界放出素子基板上に、
１〜２個の薄膜トランジスタ１０５，および１０６が薄
膜技術等によって構成されており、マトリックス状に配
線されているＸ、およびＹ走査ライン１０７、１０８に
信号を供給することにより、その交点に位置する薄膜ト
ランジスタ１０５，１０６をオンにする。そして、各ブ
ロック２００に対して走査電圧及び画像データを与え、
ブロックを１ブロックとして電子の放出量を制御するよ
うにしている。

【００１０】放出された電子はアノード電極１１６に塗
布されている蛍光材１１７に衝突することによって発光
する。

【００１１】各ブロック２００に対してダイナミック方
式で映像データを供給することにより、ストライプ状に
形成されたアノード基板上の蛍光体を発光し、カラー表
示等も行うことができるようにしている。なお、１０９
は電圧を所定期間保持するコンデンサを示す。

【００１２】

【発明が解決しようとする課題】ところで、このような
スピント法によりコーン状のエミッタを形成するＦＥＣ
では次のような問題点がある。エミッタコーンを蒸着と
いう比較的制御性の悪い方法で形成するため、エミッタ
形状／サイズやエミッタ−ゲート間の距離などの精度を
保ちにくい。また、ＦＥＣを表示装置とする場合にＴＦ
Ｔ駆動とすると、非常に有利となるが、ガラス基板上に
広い面積で多数のＴＦＴを形成することは、加工技術か
ら極めて困難であり製品のコストアップを招くという問
題が生じる

【００１３】そこで、シリコン基板上に熱処理を施し、
コーン状のエミッタ、または屋根型のエミッタをエッチ
ングによって形成するＥＦＣの製造方法が開発されてい
る。この方法は、シリコン基板上に電子を放出するカソ
ードとなるエミッタをエッチング加工によって形成し、
該エミッタに対峙するエミッタゲート層や、トランジス
タを構成するＭＯＳ−ＦＥＴのゲート電極を蒸着によっ
て構成するもので、トランジスタの制御電極への印加電
圧に応じて電界放出がなされるようにしたものがある。

【００１４】このような電界放出デバイスは、カソード
層を形成するシリコン基板上にマスク層を形成し、パタ
ーニングされたマスク層をマスクとしてエミッタとなる
部分を加工する工程、その表面に熱酸化膜を成膜する工
程と、熱酸化膜の上面側に絶縁層、制御電極層、及び保
護層を形成する工程と、エミッタの上方となるマスク
層、保護層、及び熱酸化膜を除去しエミッタを形成する
工程と、各電極部ラインを接続する工程等によって製造
できるので、この工程におけるマスク技術をトランジス
タ形成部分に適応して、電界放出カソードを駆動するＭ
ＯＳ−ＦＥＴを同時に形成することができるというメリ
ットがあるが、以下のような問題点が生じる。

【００１５】（１）ＦＥＣのエミッタゲート層には少な
くとも電子を引き出すための高電圧が印加されるが、動
作時にエミッタゲート層の絶縁膜の直下、及びその周辺
部に反転層（チャネル）が広がって形成される。そのた
めに電界放出デバイスを微細化すると、この反転層の影
響によってエミッタに電流を供給しているＭＯＳ−ＦＥ
Ｔのチャネルの実効長が短くなる。そのため、ＭＯＳ−
ＦＥＴの制御電極に印加される信号によって電流を正確
にコントロールすることができなくなり、誤動作が生じ
る原因となる。 （２）そこで、アノード電流量を制御すべきＭＯＳ−Ｆ
ＥＴのチャネルのソースードレイン間の距離を長くする
ことによってゲート電極で制御されるチャネルを長くす
ることが考えられるが、この場合は必要な電流量は少な
いため、ＭＯＳ−ＦＥＴのＷ／Ｌが１／１００程度にな
る。仮にＷ＝５μとするとＬ＝５００μとなり、結果的
に電界放出カソ−ドとなるエミッタが形成される領域が
実質的に小さくなり、表示の解像度及び輝度が低下す
る。 （３）電界放出カソードと同時に形成されたＭＯＳ−Ｆ
ＥＴの特性はトランジスタのスレッショホールド電圧
（Ｖth)を調整するためのチャネルドーピング工程を入
れることが困難になり、トランジスタサイズが大きくな
る（ロングチャネルトランジスタ）と、ソース／ドレイ
ン濃度およびゲート電界でトランジスタの駆動能力が決
定され、駆動能力が低い場合はＸ，Ｙコントロールゲー
トのバイアス電圧が高くなって、デバイスを駆動するＩ
Ｃ回路が作りにくくなるという問題がある。

【００１６】

【課題を解決するための手段】本発明は上記したような
問題点を解消するためになされたものであり、シリコン
基板によるカソードの一部エッチングにより形成された
少なくとも１つ以上のエミッタと、該エミッタと絶縁層
を介して対峙しているエミッタゲート層を有し、該エミ
ッタゲート層への印加電圧に応じて前記エミッタから電
界放出がなされるように構成された電界放出素子と、前
記電界放出素子のエミッタをドレイン電極とし、ソース
電極との間に形成されるチャネルの上方に少なくとも
１、または２個のゲート電極を形成し、該ゲート電極に
よって前記エミッタから放出される電子を制御するよう
にした電界放出デバイスにおいて、ソース電極からエミ
ッタに流入する電流をコントロールするチャネルの領域
に、チャネルコントロール電極を形成するようにしたも
のである。

【００１７】電界放出カソードを駆動するＭＯＳーＦＥ
Ｔ構造の電流が流れるチャネル領域に、チャネルコント
ロール電極部を設けているので、このチャネルコントロ
ール電極部に対して種種のバイアスをかけることにより
チャンネルの実質的な長さを変化し、ＭＯＳ−ＦＥＴの
ゲート電極によって電流量をコントロールする際の制御
能力を高くすることができる。

【００１８】

【発明の実施の形態】図１ないし図５は本発明の電界効
果デバイスの製造法を順次説明するための工程図を示し
たもので、この製造方法ではＭＯＳ−ＥＦＴと１個のエ
ミッタが形成されるシリコン基板の一部のみが示されて
いる。本発明の場合は、図１（ａ）のようにまずＰ型シ
リコン基板（Ｓｉ）１を３種の溶液、例えば、アンモニ
アと過酸化水素の溶液、ふっ化水素の溶液、塩酸と過酸
化水素の溶液で洗浄する。

【００１９】次に洗浄したシリコン基板１を酸化炉にい
れ、図１（ｂ）のように熱酸化膜（ＳｉＯ₂ ）２を成膜
する。酸化炉処理は、例えば１１００°Ｃで４〜５時間
とし、Ｏ₂ ガスを流入する。

【００２０】次にフォトリソグラフィーによって円形状
のマスク３を同図（ｃ）のように付加して、この円形状
のマスク３をパターンとして熱酸化膜２をウエットエッ
チング法にてフッ酸（ＢＨＦ）でエッチングを行ない、
熱酸化膜（ＳｉＯ₂）２を図のようにパターニングする
（なお、図面では１個のエミッタのみを示している）。

【００２１】次に円形マスク３を有機洗浄により除去す
ると共に、ここで図２（ａ）のように形成した円形の熱
酸化膜２ａをマスクとしてＳＦ₆ガスのプラズマエッチ
ング（ＲＩＥエッチング）によりシリコン基板表面をエ
ッチングし、コーン状のエミッタに加工する。

【００２２】そして、このように加工されたら、熱酸化
炉にいれて図２（ｂ）のようにスチーム酸化を行い、エ
ミッタチップの先鋭化を行う熱酸化膜４が形成される。
酸化炉処理は、Ｏ₂ ガスを流入して処理時間としては、
例えば、熱酸化膜ＳｉＯ₂ を取り除いた際のエミッタ先
端部位が所定の形状で先鋭化するために好適な膜厚の熱
酸化膜ＳｉＯ₂ が得られる時間に設定される。

【００２３】次に図２（ｃ）のように、酸素ガス雰囲気
中でのＳｉＯ真空蒸着によりゲート絶縁層５ａ，５ｂ，
５ｃを形成した後に、同一チャンバー内でゲート電極材
料としてニオブ膜６ａ，６ｂ，６ｃを蒸着する。これら
の真空蒸着の際にエミッタコーンの上に残してある円形
酸化膜マスクが蒸着マスクとなりエミッタの周囲に自己
整合的に絶縁膜とゲート電極（エミッタゲート層）が形
成される。

【００２４】次に図２（ｄ）のようにフォトリソグラフ
ィーにより７ａ，７ｂ，７ｃ，７ｄのレジスト膜を形成
し、ニオブ膜６（ａ，ｂ，ｃ）をプラズマエッチングに
よりエッチングする。（図３（ａ）） そして、有機洗浄にてレジストマスク７（ａ，ｂ、ｃ、
ｄ）を除去することによりゲート電極、エミッタゲート
層を形成する。６ｄはＸコントロールゲート、６ｅはＹ
コントロールゲート、６（ｆ、ｃ）の部分はエミッタゲ
ートとなる部分である。

【００２５】この状態から、さらに図３（ｂ）のように
フォトリソグラフィーによりレジスト膜８（ａ，ｂ）を
形成する。そしてこのレジスト膜８（ａ，ｂ）をマスク
として熱酸化膜４，及び５をウエットエッチング法によ
りフッ酸にてエッチングし、シリコン基板の一部を露出
する。このエッチングによりトレンチとなる部分のシリ
コン基板を露出する。次に図３（ｄ）のように同じマス
クにてＢＦ６ガスのプラズマエッチングによりシリコン
基板をエッチングし、トレンチ（溝部）３０を形成す
る。トレンチ幅としては例えば１〜１０μｍ、深さは１
〜５μｍ程度とされる。

【００２６】さらに、有機洗浄にてレジストマスク８
（ａ，ｂ）を除去する。次にＬＰＣＶＤにて酸化膜９を
形成すると共に、イオン注入にてエミッタ部及びソース
部のドーピングのための開口を行うために、フォトリソ
グラフィーにより同図（ｂ）のレジストマスク１０ａ，
１０ｂ、１０ｃを形成する。そして、このレジストマス
ク１０（ａ，ｂ、ｃ）をマスクとして酸化膜をドライエ
ッチングにてエッチングし、さらに、次にイオン注入に
てエミッタ部、トレンチ部、及びソースとなるエミッタ
部に、セルフアラインにてリン及び砒素を連続で注入す
ることにより、同図（ｃ）のようにソース電極部、ドレ
イン電極部、トレンチ部にリンインプラ領域２０ａ，２
０ｂ，２０ｃと砒素インプラ領域２１ａ，２１ｂ，２１
ｃを形成する。この場合、イオンの注入飛程を浅くする
ことにより、各ゲート絶縁膜、及びニオブ電極下の絶縁
層、及びシリコン基板の深い部分には不純物が導入され
ないようにした。

【００２７】イオン注入後の注入損傷の回復と不純物の
活性化のためにアニールを行い、図４（ｄ）のようにソ
ース電極部、トレンチ部、及びドレイン電極のインプラ
領域をリン拡散層２０Ｃ，２０ｄ、２０ｆ、砒素拡散層
２１Ｃ、２１ｄ、２１ｆに形成する。イオン注入でのエ
ネルギーを同一としたことで、注入深さが質量数に比例
することを利用し、ソース、および、ドレインとなる部
分には一般的に使われているＬＤＤ(Lightly Dopud Dra
in)構造が実現できるようにした。

【００２８】特に、エミッタ（ドレイン）直下での高電
界でのホットエレクトンのゲート絶縁膜中への注入によ
る絶縁膜の劣化を抑制するため、抵抗層としてのリン拡
散層２１ｆを形成したのは、電界放出素子を微細化構造
としたときでもホットエレクトンの発生を抑制させるこ
とができるようにしたものである。なお、１３（ａ，
ｂ，ｃ）は拡散時の加熱によって形成された熱酸化膜で
あるが、この上から次にフォトリソグラフィーにてマス
ク１４（ａ，ｂ）を形成する。

【００２９】図５（ａ）のようにソース部、トレンチ部
の基板コンタクト部の酸化膜１３（ａ，ｂ）をウエット
エッチングにてエッチングし、シリコン表面を露出する
と共に、ソース部、およびトレンチ部の電極とコンタク
トをとるための配線としてチタンタングステン（Ｔｉ
Ｗ）１５をフォトリソグラフィー１４でマスクとしてス
パッタにより堆積する。さらにフォトリソグラフィーに
てレジスト膜１６（ａ，ｂ）を図５（ｂ）のように形成
し、プラズマエッチングによりエッチングをし、配線部
分１５ａ、１５ｂのみを残す。図５（Ｃ） ここで１５ａはソース電極、１５ｂはチャネルコントロ
ール電極となる。レジスト膜１６（ａ，ｂ）を有機洗浄
により除去する。次に形成された電極を露出するために
１３ａ、１３ｂの酸化膜をセルフアラインにてウエット
エッチングする。動作時には図５（ｄ）の点線で示す部
分にチャネルが形成される。このチャネルはトレンチ部
に設けられているチャネルコントロール電極１５ｂと２
１ｅ（２１ｆ）間電圧を印加することによってチャネル
実効長をコントロールする。

【００３０】なお、ソースとなるリン拡散層２０ｃ、砒
素拡散層２１ｃの上面にはアースラインのパターニング
によってアルミ、またはニオブ等を蒸着し、アース電極
ラインを形成する。また同様に、Ｘ、Ｙコントロールゲ
ート６ｄ，６ｅに対してパターニングによってゲート電
極が接続される。そして、このような工程で電界放出素
子基板にＭＯＳ−ＦＥＴ構造が埋め込まれることにな
り、ＭＯＳ−ＦＥＴ駆動型の電界放出デバイスを構成す
る。

【００３１】上記実施の形態に示す工程は、シリコン基
板はＣＺ法で形成されたものを使用したが、その上層に
数μｍのＥｐｉーＳｉｌｉｃｏｎ（エピタキシャル法で
形成したシリコン層）層を形成したものでもよい。Ｅｐ
ｉで形成したシリコン領域は酸素析出も無く、ＤＺ(Den
uded Zone)が形成されているため、ゲート基板と下地基
板（カソード電極）との絶縁膜の品質が向上する。

【００３２】また、今回の実施の形態では、円形酸化膜
マスク形成での酸化膜エッチングにて初期酸素析出を行
っているが、Ｅｐｉを利用した方がより絶縁性が向上す
る。なお、上記製造工程ではエミッタ成型時にイオン注
入を３１Ｐ（リン）７５Ａｓ（砒素）とするようにした
が、注入イオンは１７２Ｓｂ（アンチモン）等でもよ
い。またゲート電極材料をニオブ（Ｎｂ）としたが、Ｍ
ｏ（モリブデン）、DopedPolysiicon（ドープドポリシ
リコン）等を使用することもできる。チャネルコントロ
ール電極及びソース電極をチタンタングステンで形成し
たが、アルミ、銅またはドープドポリシリコン等によっ
て形成してもよい。さらにまた、本実施例ではチャネル
コントロール電極がトレンチの内部に形成されている
が、トレンチを形成することなくソース部と同一平面に
形成するようにしてよい。

【００３３】図６は上記したような方法で製造された電
界放出デバイスの一部の平面図を示したもので、Ａ−Ａ
線の断面が図５の（ｄ）に該当する場合を示している。
この図においては複数個のエミッタ１１５を、一つの島
状のブロック２００として駆動する場合を示している。
この複数個のエミッタからなるブロック２００のエミッ
タゲート層１０４に対して、ストライプ状のグリッド電
極ライン２０１が接続されている。

【００３４】２０４はソース電極を示し、このソース電
極２０４（２０ｃ）と、ブロック２００の各エミッタ
（カソード）を接続するチャネルを制御する２個のゲー
ト電極２０２（６ｄ）、２０３（６ｅ）が形成されてい
る。そして、このゲート電極２０２，２０３に電圧を印
加することによって、その直下に形成されるチャネルを
制御して、各ブロック毎にエミッタから放出される電子
を制御するようにしている。２０６はアース電極ライン
を示し、２０７、２０８はマトリックス状に配線されて
いるＸ走査電極ラインとＹ走査電極ラインを示す。

【００３５】トレンチ部３０に形成されているチャネル
コントロール電極は２０５として示されており、この電
極２０５がソース電極２０４とドレイン電極となるブロ
ック２００間のチャネルに対して電気的に影響を与えて
いる。そしてこの電極に対して電圧を印加するためのチ
ャネルコントロール電極ライン２０９が形成されてい
る。２２０は各電極ラインの交差する部分を絶縁する絶
縁材を示す。

【００３６】ＭＯＳーＦＥＴ構造からなる駆動回路はソ
ース電極２０４とブロック２００をドレイン電極として
ソースから電流を供給するためのチャネルで形成される
が、チャネルコントロール電極２０５によってこのチャ
ネルが分割された状態に形成されるため、このチャネル
コントロール電極２０５に与えるバイアス電圧によっ
て、実質的にチャネルの実効長を制御することができ
る。

【００３７】また、ソース側に形成されているＭＯＳ−
ＦＥＴはチャネルコントロール電極２０５をドレインと
して動作することによりチャネル長が短くなりＸ、Ｙコ
ントロールゲート２０２，及び２０３の制御感度が向上
する。また、ブロック２００をドレインとしたチャネル
は、このチャネルコントロール電極２０５がソースとな
るように動作するため、そのバアイス電圧を制御してゲ
ートリークオフ電流を制御することが可能になる。

【００３８】また、本実施の形態ではチャネルコントロ
ール電極２０５がシリコン基板に形成されているトレン
チ３０内に形成されており、このトレンチ部３０によっ
てエミッタをドレインとしたときに、ドレインーソース
間のチャネル長が実質的に長くなる。その結果、そのエ
ミッタゲート層１０４に印加される電圧によって絶縁層
の直下及びその周辺に形成される反転層が点線のように
広がったときでも、ＭＯＳ−ＦＥＴのゲートリークオフ
を低減できるようになる。

【００３９】また、ソース電極をアース電位とする側の
トランジスタのゲート長（Ｌ）を短く設計できるため、
シリコン基板上のエミッタ領域が占める割合を増加する
ことができ、微細化によって集積度を向上させることが
できる。

【００４０】図６に示した電極構造からなるＦＥＣを駆
動する回路を図７に示す。この実施例ではカソード基板
上に形成されている島状のブロック２００を構成するエ
ミッタゲート層１０４は所定の電圧となるようにグリッ
ド電極ライン２０１を介してゲート電圧ＶＧが印加され
ており、島状の各ブロック２００のエミッタは二つの電
界型トランジスタＴ１，Ｔ２とチャネル電極部２０５を
介してアース電極ライン２０６に接続されアース電位ま
で低下するように駆動される。

【００４１】Ｘ走査電極ラインＸｉ（２０７）、および
Ｙ走査電極ラインＹｉ（２０８）に所定のパルス電圧が
印加されたときに、ＭＯＳーＦＥＴからなトランジスタ
Ｔ１、Ｔ２が導通し、走査ラインのマトリックスの交点
に位置するブロック２００ｉのエミッタ、ゲート間に電
圧ＶＧが印加され、このブロック２００ｉから電子を放
出する駆動状態になる。またゲート電極ライン２０７、
または２０８のいずれか一方を走査電極、他方をデータ
電極とすることによって、ブロック２００から放出され
る電子の流れをコントロールすることができるので、先
に述べたような表示装置においてダイナミック表示や、
種種の階調表示を行うことができるようになる。

【００４２】ＭＯＳ−ＦＥＴからなる駆動回路のチャネ
ル部分にはチャネルコントロール電極２０５が介在して
いるので、実質的に制御チャネルと調整用のチャネルに
分けて考えることができ、シリコン基板上に電界放出素
子を形成するときの、種種のプロセスに多少の変化が生
じた時でも、このチャネルコントロール電極に印加され
るバイアス電圧を調整して、エミッタ電流の制御量が微
調整できるようになる。

【００４３】

【発明の効果】以上説明したように本発明の電界放出デ
バイスはコールドカソードを駆動するために形成されて
いるＦＥＴのソースードレイン間寸法が同じ場合におい
ても、実行寸法が拡大するためにＦＥＴのゲートオフリ
ーク電流を低減することができ、それだけ誤動作が生じ
ることを抑圧することができる。また、２個のＭＯＳ−
ＦＥＴ構造によって駆動する場合でも、少なくとソース
側のトランジスタのゲート長を短く設計することができ
るので微細化を達成することができ、集積度を高くする
という効果がある。さらに、チャネルコントロール電極
を設けることによって、ＭＯＳＦＥＴの実効チャネル長
が長くなり、ＭＯＳ−ＦＥＴのソース／ドレイン間の耐
圧（スナックバック耐圧）を向上し、表示装置として使
用する際に輝度を高くすることができる。

【００４４】ＦＥＣの製造過程に、例えば２種類のドー
ピング材を拡散する工程を入れることによって、ＬＤＤ
構造とすることができ、特にドレイン近傍での高電界に
て発生するホットエレクトンの発生を（ｎ^ー）抵抗層を
入れることによって抑制し、ゲート絶縁膜中への注入を
減少させることによって絶縁膜の劣化を抑制することが
できるため、信頼性が向上する等の実用的な効果が生じ
る。

【００４５】さらに、チャネルコントロール電極のバイ
アス電圧を各画素毎、または表示画面毎に変化させるこ
とによって、例えば、Ｘ、Ｙゲート電極によらないでオ
ンオフ駆動をすることもでき、表示装置としてこの電界
放出デバイスを使用するときは、種種の表示態様を設定
することが可能になる。

【図面の簡単な説明】

【図１】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図２】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図３】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図４】 本発明の電界放出デバイスの製造プロセスを
示す説明図である。

【図５】 本発明の電界放出デバイスの製造プロセスの
説明図である。

【図６】 電界放出デバイスの一部の平面図である。

【図７】 電界放出カソードを駆動するトランジスタの
配置とその電極構造を示す平面図である

【図８】 スピント型の電界放出カソードの模式図であ
る。

【図９】 電界放出カソードを駆動するＴＦＴの説明図
である。

【符号の説明】

１ シリコン基板、２ 熱酸化膜、３ フォトマスク、
４ 熱酸化膜、５（ａ，ｂ，ｃ） 真空蒸着酸化膜、６
（ｄ，ｅ） Ｘ、Ｙコントロールゲート、７（ａ，ｂ，
ｃ，ｄ） フォトレジスト、８（ａ，ｂ） フォトレジ
スト、９（ａ，ｂ） フォトレジスト、２０（ａ，ｂ）
リンインプラ領域、２０（ｃ，ｄ） リン拡散層、２
１（ａ，ｂ） 砒素インプラ領域、２１（ｃ，ｄ） 砒
素拡散層、３０ トレンチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリコン基板の一部エッチングにより形
   成された少なくとも１つ以上のエミッタと、該エミッタ
   と絶縁層を介して対峙しているエミッタゲート層を有
   し、該エミッタゲート層への印加電圧に応じて前記エミ
   ッタから電界放出がなされるように構成された電界放出
   素子と、 前記電界放出素子から所定の距離離間した位置に配置さ
   れているソース電極と前記ソース電極と前記電界放出素
   子の中間に配置されている少なくとも１個のゲート電極
   を備え、 前記電界放出素子のエミッタをドレインとし、前記ソー
   ス電極との間に形成されるチャネルに流れる電流を前記
   ゲート電極に印加される電圧によって制御する電界放出
   デバイスにおいて、 前記チャネルが形成される領域にチャネルコントロール
   電極部が形成されていることを特徴とする電界放出デバ
   イス。
2. 【請求項２】 上記チャネルコントロール電極部は上記
   シリコン基板に形成されているトレンチ内に設けられて
   いることを特徴とする請求項１に記載の電界放出デバイ
   ス。
3. 【請求項３】 前記ゲート電極はマトリックス状に配線
   されているＸコントロールゲートと、Ｙコントロールゲ
   ートによって構成されていることを特徴とする請求項１
   に記載の電界放出デバイス。
4. 【請求項４】 前記ソース電極、上記チャネルコントロ
   ール電極、及びエミッタの電極（ドレイン）はＬＤＤ構
   造とされていることを特徴とする請求項１，２もしくは
   ３に記載の電界放出デバイス。