JP4211480B2

JP4211480B2 - Semiconductor device and manufacturing method thereof

Info

Publication number: JP4211480B2
Application number: JP2003132710A
Authority: JP
Inventors: 秀明田中; 哲也林; 正勝星; 佐一郎金子
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2003-05-12
Filing date: 2003-05-12
Publication date: 2009-01-21
Anticipated expiration: 2023-05-12
Also published as: JP2004335919A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
【非特許文献】
“パワーデバイス・パワーＩＣハンドブック電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編コロナ社ｐ．１２〜２１”。
【０００３】
従来の炭化珪素を用いた高耐圧のダイオードを得るための接合としては、上記非特許文献に記載されるＰＮ接合と、ショットキー接合とがある。上記非特許文献では、これらの接合はシリコンを基本に記述してあるが、炭化珪素においても広く適用されている。
【０００４】
【発明が解決しようとする課題】
ショットキー接合を炭化珪素へ適用し、高耐圧なダイオードを実現するためには、ショットキー電極端部における電界集中を緩和するために、ショットキー電極端部に電界緩和領域として拡散層を形成する必要がある。この拡散層を形成する際には、イオン注入が用いられるため、活性化熱処理中に炭化珪素基板表面が荒れてしまい、荒れた炭化珪素基板表面には良好なショットキー接合が形成できず、高耐圧なダイオードを実現することが難しいという問題があった。
本発明の目的は、上記課題を解決し、高耐圧な半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第一の半導体材料からなる半導体基体と、前記半導体基体の第一主面に形成されるダイオードとを有する半導体装置であって、前記半導体基体の前記第一主面に、前記ダイオードの外周部に環状に形成された溝部と、前記第一の半導体材料とはバンドギャップが異なる第二の半導体材料からなり前記溝部の内部に配置される半導体層と、前記半導体基体とのヘテロ接合から構成される電界緩和領域を有する。
【０００６】
【発明の効果】
本発明によれば、イオン注入と高温熱処理の組み合わせを用いずに、高耐圧な半導体装置を提供することができる。
【０００７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図を用いて説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（第１の実施の形態）
本発明の第１の実施の形態について、図１乃至図５に従って説明する。
図１は本発明の第１の実施の形態による炭化珪素半導体装置の断面図である。
図１において、Ｎ^＋型の炭化珪素基板１の上にＮ⁻型の炭化珪素エピタキシャル層２を形成することにより第一導電型であるＮ型の炭化珪素半導体基体１００が形成されている。すなわち、第一の半導体材料が炭化珪素である炭化珪素半導体基体１００が炭化珪素基板１と炭化珪素エピタキシャル層２とから構成されている。この炭化珪素半導体基体１００上、第一主面すなわち炭化珪素エピタキシャル層２の上面の所定の位置に、所定の深さを有するトレンチ（溝）４Ａ、４Ｂが環状に配置されている。トレンチ４Ａ、４Ｂの近傍の炭化珪素エピタキシャル層２の上面には、炭化珪素とはバンドギャップの異なる第二の半導体材料であるＮ⁻型の多結晶シリコンからなるＮ⁻型多結晶シリコン層３が形成され、炭化珪素エピタキシャル層２とＮ⁻型多結晶シリコン層３との間にヘテロ接合が形成されている。すなわち、トレンチ４Ａ、４Ｂとヘテロ接合から構成される電界緩和領域５Ａ、５Ｂが環状に配置されている。また、環状に配置された電界緩和領域５Ａ、５Ｂの内側における炭化珪素エピタキシャル層２の上面にも、Ｎ⁻型多結晶シリコン層３が形成され、炭化珪素と多結晶シリコンとによるヘテロ接合が形成されている。Ｎ⁻型多結晶シリコン層３の上面にはアノード電極６、炭化珪素基板１の裏面にはカソード電極７が金属等の導体材料によって形成されている。すなわち、図１に示した炭化珪素半導体装置は、炭化珪素と多結晶シリコンからなるヘテロ接合ダイオードの外周部に電界緩和領域５Ａ、５Ｂが環状に配置された構造となっている。
【０００８】
次に図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図２、図３を用いて説明する。
まず図２（Ａ）に示すようにＮ^＋型の炭化珪素基板１の上にＮ⁻型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の不純物濃度及び厚さは、例えば１×１０^１６ｃｍ^−３、１０μｍである。炭化珪素エピタキシャル層２の上面に、ＬＰ−ＣＶＤ法により多結晶シリコンを厚さ例えば５０００Å堆積した後、ＰＯＣｌ_３雰囲気中にて８００℃２０分間の燐ドーピングを行い、Ｎ⁻型多結晶シリコン層３を形成する。さらにＮ⁻型多結晶シリコン層３の上面に酸化膜を堆積し、フォトリソグラフィとエッチングによりマスク材７０を形成する。
【０００９】
次に図２（Ｂ）に示すように反応性イオンエッチングにより、Ｎ⁻型多結晶シリコン層３をエッチングすると同時に炭化珪素エピタキシャル層２の一部をエッチングし、所定の深さを有するトレンチ４Ａ、４Ｂを形成する。トレンチ４Ａ、４Ｂの深さは例えば５０００Åである。トレンチ４Ａ、４Ｂを形成後、沸化水素酸水溶液によりマスク材７０を除去する。
【００１０】
次に図３（Ｃ）に示すようにＮ⁻型多結晶シリコン層３の上面、およびトレンチ４Ａ、４Ｂの内壁に沿って、層間絶縁膜３０を堆積した後、窒素雰囲気中にて９５０℃２０分間の熱処理を行い、層間絶縁膜３０を緻密にする。
【００１１】
次に図３（Ｄ）に示すように炭化珪素基板１の裏面にチタン（Ｔｉ）、ニッケル（Ｎｉ）を順に堆積した後、窒素雰囲気中にて１０００℃１分間のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）を行い、カソード電極７を形成する。カソード電極７形成後、反応性イオンエッチングにより層間絶縁膜３０の所定の位置にコンタクトホールを開孔し、Ｎ⁻型多結晶シリコン層３の上面にチタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積し、アノード電極６を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。
【００１２】
以上のように本実施の形態の半導体装置の製造方法は、第一の半導体材料（Ｎ⁻型炭化珪素エピタキシャル層２）と第一の半導体材料とはバンドギャップが異なる第二の半導体材料（Ｎ⁻型多結晶シリコン層３）からなるヘテロ接合を形成する工程と、第二の半導体材料及び半導体基体１００をエッチングすると同時にトレンチ（溝部）４Ａ、４Ｂを形成する工程とを少なくとも備える。この製造方法によれば、第一の半導体材料である炭化珪素エピタキシャル層２の上面に第二の半導体材料であるＮ⁻型多結晶シリコン層３を堆積することでヘテロ接合を形成することができる。また、Ｎ⁻型多結晶シリコン層３をエッチングすると同時に炭化珪素エピタキシャル層２の一部をエッチングしトレンチ４Ａ、４Ｂを形成することができる。その結果、自己整合的に電界緩和領域５Ａ、５Ｂを形成することができる。
【００１３】
このように製造した第１の実施の形態における炭化珪素半導体装置の具体的な動作について、図１中のａ点からｂ点におけるエネルギーバンド構造を用いて説明する。
図４（Ａ）は熱平衡状態、すなわち、アノード電極６、カソード電極７のいずれも接地とした状態におけるエネルギーバンド構造を示している。
炭化珪素及びＮ⁻型多結晶シリコン層３の電子親和力χ_ＳｉＣ、χ_Ｐｏｌｙの差により、熱平衡状態下にあるヘテロ接合界面におけるＮ⁻型多結晶シリコン層３側には蓄積層が形成され、ヘテロ接合界面には障壁φｈ５０が形成されている。
このため、本素子のアノード電極６に然るべき正の電圧を印加し、カソード電極７を接地の状態にすると、電子がカソード電極７から炭化珪素基板１、炭化珪素エピタキシャル層２、Ｎ⁻型多結晶シリコン層３を経て、アノード電極６へと流れる。つまり、ダイオードの順方向特性を示す。
【００１４】
次に、本素子のアノード電極６を接地、カソード電極７に正の高電圧を印加した状態、すなわち逆方向電圧印加時における動作について説明する。逆方向電圧印加時にはヘテロ接合界面に高電界が印加され、エネルギーバンド構造は図４（Ｂ）のように変化し、ヘテロ接合界面に生じた障壁φｈ５０（図４（Ａ）参照）により電子８０は遮られ、遮断状態を保持する。
また、ヘテロ接合界面におけるＮ⁻型多結晶シリコン層３側に蓄積された電子８０によって、電界がシールドされるため、炭化珪素エピタキシャル層２と比較して、Ｎ⁻型多結晶シリコン層３には電界が殆ど及ばない。つまり、Ｎ⁻型多結晶シリコン層３の電位はアノード電極６の電位と限りなく等しくなり、接地に近い状態になる。そのため、Ｎ⁻型多結晶シリコン層３のエネルギーバンド構造は、図４（Ａ）の熱平衡状態と殆ど変わらない。よって、本素子に対して逆方向に高い電圧が印加されても、Ｎ⁻型多結晶シリコン層３はブレークダウンを起こさずに遮断状態を保持する。
【００１５】
以上のように本実施の形態の半導体装置は、第一の半導体材料からなる半導体基体１００と、半導体基体１００の第一主面に形成されるダイオードとを有する半導体装置であって、半導体基体１００の第一主面に、ダイオードの外周部に環状に形成されたトレンチ４Ａ、４Ｂと、第一の半導体材料（Ｎ ⁻ 型炭化珪素エピタキシャル層２）とはバンドギャップが異なる第二の半導体材料からなりトレンチ４Ａ、４Ｂの内部に配置される半導体層（Ｎ ⁻ 型多結晶シリコン層３）と、半導体基体１００とのヘテロ接合から構成される電界緩和領域５Ａ、５Ｂを有する。従来のＰＮ接合炭化珪素高耐圧ダイオードでは、リーク電流の原因となる欠陥が発生しやすいイオン注入により深い拡散層を形成し、不純物の活性化に1500℃以上の高温熱処理が必要であった。一方、ショットキー接合の場合は、ショットキー電極端部に電界緩和領域としてイオン注入により拡散層を形成し、その後の活性化熱処理により炭化珪素基板表面が荒れてしまい、その表面に良好なショットキー接合が形成できず、高耐圧なダイオードを実現することが難しかった。本実施の形態の半導体装置によれば、従来の拡散層を形成する電界緩和領域と異なり、イオン注入と高温の活性化熱処理の組み合わせを用いずに電界緩和領域５Ａ、５Ｂを形成できるため、炭化珪素エピタキシャル層２の表面が劣化することがないので、上記問題を解決し、高耐圧な半導体装置を提供することができる。また、接合を構成する材料が、従来の金属と炭化珪素の組み合わせによるショットキー接合ではなく、ともに半導体材料である炭化珪素と多結晶シリコンとの組み合わせによるヘテロ接合であるため、接合形成後に層間絶縁膜の熱処理や熱酸化などの熱プロセスを経ることが可能であり、応用範囲が極めて広いという特徴をも有している。
また、環状に配置された電界緩和領域５Ａ、５Ｂの内側の半導体基体１００の第一主面側にダイオードを有する。これにより、イオン注入と高温熱処理の組み合わせを用いないので、高耐圧なダイオードを提供できる。
さらに、本素子はＮ⁻型多結晶シリコン層３の端部、すなわちヘテロ接合の端部にトレンチ４Ａ、４Ｂを有しており、ヘテロ接合とトレンチ４Ａ、４Ｂからなる電界緩和領域５Ａ、５Ｂが環状に配置されている。一般的に、図５（Ａ）に示したような、接合の端部にトレンチ４を持たない構造の場合、ヘテロ接合の端部は電界が最も集中し易い。これは図５（Ａ）中に示すように、逆方向電圧印加時において、空乏層６０が接合の端部から三次元方向に伸び、空乏層６０の端部が曲率を持ってしまうためである。一方で図４（Ｂ）に示すごとく、本素子のように接合の端部にトレンチ４が形成されている場合、逆方向電圧印加時における空乏層６０の伸延は一次元方向のみになり、電界の集中を緩和することができる。つまり、より高い逆方向耐圧を実現することができる。
【００１６】
また、第一の半導体材料に炭化珪素を用いることで、より高耐圧な半導体装置を提供することができる。
さらに第一の半導体材料とはバンドギャップが異なる第二の半導体材料に多結晶シリコンを用いることで、プロセスにおけるエッチングや伝導度制御などのプロセスを簡易化することができる。なお、第二の半導体材料としては多結晶シリコンの他、単結晶シリコン、アモルファスシリコンを用いることにより、同様の効果が得られる。
【００１７】
（第２の実施の形態）
まず、本発明の第２の実施の形態について、図６に従って説明する。
図６は本発明の第２の実施の形態による炭化珪素半導体装置の断面図である。多数配列された単位セルの外周部における断面構造を示しており、単位セルが２つ連続した構造を示している。
図６において、Ｎ^＋型の炭化珪素基板１の上にＮ⁻型の炭化珪素エピタキシャル層２を形成することにより第一導電型であるＮ型の炭化珪素半導体基体が形成されている。この炭化珪素半導体基体１００上、第一主面側すなわち炭化珪素エピタキシャル層２側に、所定の間隔でトレンチ４Ａ、４Ｂ、４Ｃが形成されている。炭化珪素エピタキシャル層２の第一主面側の所定の位置には炭化珪素半導体基体とはバンドギャップの異なる半導体材料として、Ｎ⁻型多結晶シリコン層３Ａ、３Ｂが形成され、炭化珪素エピタキシャル層２とＮ⁻型多結晶シリコン層３Ａ、３Ｂとの間にヘテロ接合が形成されている。また、Ｎ⁻型多結晶シリコン層３Ａ、３Ｂは素子動作時においてソース領域１１Ａ、１１Ｂとしても機能する。単位セルの最外周部のトレンチ４Ａを除くトレンチ４Ｂ、４Ｃの側壁部の炭化珪素エピタキシャル層２とソース領域１１Ａ、１１Ｂとに隣接してゲート絶縁膜１２を介して、ゲート電極１３Ａ、１３Ｂが形成されている。ソース領域となるＮ⁻型多結晶シリコン層３Ａ、３Ｂの上面にはソース電極１４が形成され、炭化珪素基板１の第二主面側にはドレイン電極１５が形成されている。ゲート電極１３Ａ、１３Ｂとソース電極１４は層間絶縁膜３０にて電気的に絶縁されている。
【００１８】
以下に第２の実施の形態における炭化珪素半導体装置の具体的な動作について説明する。
本素子はソース電極１４を接地し、ドレイン電極１５に正のドレイン電圧を印加して使用する。
この際にゲート電極１３Ａ、１３Ｂが接地されていると、素子の特性は第１の実施の形態におけるダイオードの逆方向特性と同じ特性を示す。すなわち、ソース電極１４とドレイン電極１５との間に電流は流れず遮断状態となる。
次にゲート電極１３Ａ、１３Ｂに然るべき正の電圧を印加すると、ゲート絶縁膜１２に隣接したＮ⁻型多結晶シリコン層３Ａ、３Ｂ及び炭化珪素エピタキシャル層２に電子が蓄積され、ヘテロ接合界面に形成された障壁φｈ５０（図４（Ａ）参照）の幅が薄くなり、その結果、所定のドレイン電圧でソース電極１４とドレイン電極１５との間に電流が流れる。すなわち導通状態となる。
さらにゲート電極１３Ａ、１３Ｂに印加している正の電圧を取り除くと、ゲート絶縁膜１２に隣接したＮ⁻型多結晶シリコン層３Ａ、３Ｂ及び炭化珪素エピタキシャル層２に電子の蓄積層がなくなり、ヘテロ接合界面における障壁φｈ５０の幅が広がり、遮断状態となる。
【００１９】
本実施の形態では、第一の半導体材料からなる半導体基体１００と、半導体基体１００の第一主面に形成されるスイッチ素子とを有する半導体装置であって、半導体基体１００の第一主面に、スイッチ素子の外周部に環状に形成されたトレンチ４Ａ、４Ｂ、４Ｃと、第一の半導体材料（Ｎ ⁻ 型炭化珪素エピタキシャル層２）とはバンドギャップが異なる第二の半導体材料からなりトレンチ４Ａの内部に配置される半導体層（Ｎ ⁻ 型多結晶シリコン層３Ａ、３Ｂ）と、半導体基体１００とのヘテロ接合から構成される電界緩和領域５を有する。これにより、イオン注入と高温熱処理の組み合わせを用いないので、高耐圧なスイッチ素子を提供できる。
また、このスイッチ素子は、半導体基体１００からなるドレイン領域と、第一の半導体材料とはバンドギャップが異なる第二の半導体材料からなるソース領域１１Ａ、１１Ｂと、半導体基体１００とソース領域１１Ａ、１１Ｂに隣接してゲート絶縁膜１２を介して配置されたゲート電極１３Ａ、１３Ｂと、ソース領域１１Ａ、１１Ｂに接するように形成されたソース電極１４と、ドレイン領域に接するように形成されたドレイン電極１５とを有するスイッチ素子である。本素子は、ドレイン電圧印加時に電界が最も集中し易い、多数配列された単位セルの外周部に、第１の実施の形態と同様な電界緩和領域５を有しているため、ドレイン電圧印加時の外周部における電界を緩和することができ、高いドレイン耐圧を有している。
【００２０】
なお、第２の実施の形態においては、スイッチ素子として縦型のＭＯＳＦＥＴを例に説明したが、ソース領域、ドレイン領域及び駆動領域からなる活性領域を有するスイッチ素子であればいずれでもよく、第２の実施の形態のみに限定されるものではない。
例えば、ＭＯＳＦＥＴ、ＪＦＥＴなどのユニポーラデバイス、ＩＧＢＴに代表されるバイポーラデバイス、ＲＥＳＵＲＦ構造を有したＭＯＳＦＥＴなどの横型のスイッチ素子、いずれのスイッチ素子においても同様の効果を得ることができる。
【００２１】
また、本発明のいずれの実施の形態においても第一導電型をＮ型、第二導電型をＰ型として説明しているが、第一導電型をＰ型、第二導電型をＮ型としても同じ効果を得ることができる。
【００２２】
さらに、本発明のいずれの実施の形態においても、第一の半導体材料を炭化珪素、第二の半導体材料を多結晶シリコンとして説明しているが、いずれも上記半導体材料にのみ限定されるものではない。
例えば、窒化ガリウム、ダイヤモンド、酸化亜鉛などに代表されるワイドギャップ半導体は無論のこと、ゲルマニウム、砒化ガリウム、窒化インジウムなど、いずれの半導体材料においても同様の効果を得ることができる。
また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による炭化珪素半導体装置の断面図を示した図
【図２】（Ａ）、（Ｂ）は本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を示した図
【図３】（Ｃ）、（Ｄ）は本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を示した図
【図４】（Ａ）、（Ｂ）は本発明の第１の実施の形態による炭化珪素半導体装置におけるエネルギーバンド構造を示した図
【図５】（Ａ）、（Ｂ）は本発明の第１の実施の形態による炭化珪素半導体装置における空乏層の拡がりを示した模式図
【図６】本発明の第２の実施の形態による炭化珪素半導体装置の断面図を示した図
【符号の説明】
１…Ｎ^＋型炭化珪素基板
２…Ｎ⁻型炭化珪素エピタキシャル層
３、３Ａ、３Ｂ…Ｎ⁻型多結晶シリコン層
４、４Ａ、４Ｂ、４Ｃ…トレンチ（溝）
５、５Ａ、５Ｂ…電界緩和領域
６…アノード電極
７…カソード電極
１１Ａ、１１Ｂ…ソース領域
１２…ゲート絶縁膜
１３Ａ、１３Ｂ…ゲート電極
１４…ソース電極
１５…ドレイン電極
３０、３０Ａ、３０Ｂ…層間絶縁膜
５０…障壁φｈ
６０…空乏層
７０…マスク材
８０…電子
１００…炭化珪素基体[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof.
[0002]
[Prior art]
[Non-patent literature]
“Power Device / Power IC Handbook Electrical Society of Japan High Performance and High Performance Power Device / Power IC Research Committee, Corona, p. 12-21”.
[0003]
As a conventional junction for obtaining a high breakdown voltage diode using silicon carbide, there are a PN junction and a Schottky junction described in the above non-patent document. In the above non-patent document, these junctions are described on the basis of silicon, but are widely applied to silicon carbide.
[0004]
[Problems to be solved by the invention]
In order to apply a Schottky junction to silicon carbide and realize a high breakdown voltage diode, a diffusion layer is formed as an electric field relaxation region at the Schottky electrode end to alleviate electric field concentration at the Schottky electrode end. There is a need. When forming this diffusion layer, since ion implantation is used, the surface of the silicon carbide substrate is roughened during the activation heat treatment, and a good Schottky junction cannot be formed on the roughened silicon carbide substrate surface. There was a problem that it was difficult to realize a high-voltage diode.
An object of the present invention is to solve the above-described problems and provide a semiconductor device having a high breakdown voltage.
[0005]
[Means for Solving the Problems]
To solve the above problems, the present invention includes a semiconductor substrate made of a first semiconductor material, wherein a semiconductor device having a diode formed on the first major surface of the semiconductor substrate, wherein the semiconductor body first On one main surface, a groove formed in an annular shape on the outer periphery of the diode, a semiconductor layer made of a second semiconductor material having a band gap different from that of the first semiconductor material, and disposed inside the groove, It has an electric field relaxation region composed of a heterojunction with the semiconductor substrate .
[0006]
【The invention's effect】
According to the present invention, a semiconductor device having a high breakdown voltage can be provided without using a combination of ion implantation and high-temperature heat treatment.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
(First embodiment)
A first embodiment of the present invention will be described with reference to FIGS.
FIG. 1 is a cross-sectional view of a silicon carbide semiconductor device according to a first embodiment of the present invention.
In FIG. 1, an N ⁻ type silicon carbide epitaxial layer 2 is formed on an N ⁺ type silicon carbide substrate 1 to form an N type silicon carbide semiconductor substrate 100 of the first conductivity type. That is, silicon carbide semiconductor substrate 100 in which the first semiconductor material is silicon carbide includes silicon carbide substrate 1 and silicon carbide epitaxial layer 2. On this silicon carbide semiconductor substrate 100, trenches (grooves) 4A and 4B having a predetermined depth are annularly arranged at predetermined positions on the first main surface, that is, the upper surface of silicon carbide epitaxial layer 2. Trenches 4A, the upper surface of the silicon carbide epitaxial layer 2 near the 4B, the silicon carbide N is a second semiconductor materials having different band gaps ^- N consists -type polycrystalline silicon ^- -type polycrystalline silicon layer 3 is Thus, a heterojunction is formed between silicon carbide epitaxial layer 2 and N ⁻ type polycrystalline silicon layer 3. That is, the electric field relaxation regions 5A and 5B constituted by the trenches 4A and 4B and the heterojunction are annularly arranged. Further, N ⁻ type polycrystalline silicon layer 3 is also formed on the upper surface of silicon carbide epitaxial layer 2 inside annularly arranged electric field relaxation regions 5A and 5B, and a heterojunction of silicon carbide and polycrystalline silicon is formed. Has been. An anode electrode 6 is formed on the upper surface of the N ⁻ -type polycrystalline silicon layer 3, and a cathode electrode 7 is formed on the rear surface of the silicon carbide substrate 1 with a conductive material such as metal. That is, the silicon carbide semiconductor device shown in FIG. 1 has a structure in which electric field relaxation regions 5A and 5B are annularly arranged on the outer periphery of a heterojunction diode made of silicon carbide and polycrystalline silicon.
[0008]
Next, a method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIGS.
First, as shown in FIG. 2A, an N type silicon carbide semiconductor substrate 100 in which an N ⁻ type silicon carbide epitaxial layer 2 is formed on an N ⁺ type silicon carbide substrate 1 is prepared. The impurity concentration and thickness of the silicon carbide epitaxial layer 2 are, for example, 1 × 10 ¹⁶ cm ⁻³ and 10 μm. Polycrystalline silicon is deposited on the upper surface of the silicon carbide epitaxial layer 2 by a LP-CVD method to a thickness of, for example, 5000 、, and then phosphorus doping is performed in a POCl ₃ atmosphere at 800 ° C. for 20 minutes to form an N ⁻ -type polycrystalline silicon layer 3. Form. Further, an oxide film is deposited on the upper surface of the N ⁻ -type polycrystalline silicon layer 3, and a mask material 70 is formed by photolithography and etching.
[0009]
Next, as shown in FIG. 2 (B), the N ⁻ type polycrystalline silicon layer 3 is etched by reactive ion etching, and at the same time, a part of the silicon carbide epitaxial layer 2 is etched to form a trench 4A having a predetermined depth, 4B is formed. The depth of the trenches 4A and 4B is, for example, 5000 mm. After forming the trenches 4A and 4B, the mask material 70 is removed with a hydrofluoric acid aqueous solution.
[0010]
Next, as shown in FIG. 3C, an interlayer insulating film 30 is deposited along the upper surface of the N ⁻ -type polycrystalline silicon layer 3 and the inner walls of the trenches 4A and 4B, and then at 950 ° C. in a nitrogen atmosphere. The interlayer insulating film 30 is made dense by performing heat treatment for a minute.
[0011]
Next, as shown in FIG. 3D, after titanium (Ti) and nickel (Ni) are sequentially deposited on the back surface of the silicon carbide substrate 1, RTA (Rapid Thermal Annealing) at 1000 ° C. for 1 minute in a nitrogen atmosphere is performed. And the cathode electrode 7 is formed. After the cathode electrode 7 is formed, a contact hole is opened at a predetermined position of the interlayer insulating film 30 by reactive ion etching, and titanium (Ti) and aluminum (Al) are sequentially deposited on the upper surface of the N ⁻ type polycrystalline silicon layer 3. Then, the anode electrode 6 is formed, and the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 is completed.
[0012]
As described above, in the method for manufacturing a semiconductor device of the present embodiment, the first semiconductor material (N ^- type silicon carbide epitaxial layer 2) and the first semiconductor material have different band gaps. ^- and forming a heterojunction consisting -type polycrystalline silicon layer 3), the second semiconductor material and the trench (groove simultaneously etching the semiconductor substrate 100) 4A, and forming a 4B least. According to this manufacturing method, the heterojunction can be formed by depositing the N ⁻ type polycrystalline silicon layer 3 as the second semiconductor material on the upper surface of the silicon carbide epitaxial layer 2 as the first semiconductor material. . In addition, trenches 4A and 4B can be formed by etching part of silicon carbide epitaxial layer 2 simultaneously with etching of N ⁻ type polycrystalline silicon layer 3. As a result, the electric field relaxation regions 5A and 5B can be formed in a self-aligning manner.
[0013]
A specific operation of the silicon carbide semiconductor device according to the first embodiment manufactured as described above will be described using an energy band structure from point a to point b in FIG.
FIG. 4A shows an energy band structure in a thermal equilibrium state, that is, in a state where both the anode electrode 6 and the cathode electrode 7 are grounded.
Due to the difference in electron affinity χ _SiC and χ _Poly between the silicon carbide and the N ⁻ -type polycrystalline silicon layer 3, an accumulation layer is formed on the N ⁻ -type polycrystalline silicon layer 3 side at the heterojunction interface under the thermal equilibrium state. A barrier φh50 is formed at the bonding interface.
For this reason, when an appropriate positive voltage is applied to the anode electrode 6 of this element and the cathode electrode 7 is grounded, electrons are transferred from the cathode electrode 7 to the silicon carbide substrate 1, the silicon carbide epitaxial layer 2, and the N ⁻ -type polycrystal. It flows to the anode electrode 6 through the silicon layer 3. That is, it shows the forward characteristic of the diode.
[0014]
Next, the operation when the anode electrode 6 of the present element is grounded and a positive high voltage is applied to the cathode electrode 7, that is, the operation when a reverse voltage is applied will be described. When a reverse voltage is applied, a high electric field is applied to the heterojunction interface, the energy band structure changes as shown in FIG. 4B, and electrons 80 are generated by the barrier φh50 (see FIG. 4A) generated at the heterojunction interface. It is blocked and keeps the blocked state.
In addition, since the electric field is shielded by the electrons 80 accumulated on the N ⁻ type polycrystalline silicon layer 3 side at the heterojunction interface, the N ⁻ type polycrystalline silicon layer 3 has The electric field hardly reaches. That is, the potential of the N ⁻ -type polycrystalline silicon layer 3 is infinitely equal to the potential of the anode electrode 6 and is in a state close to ground. Therefore, the energy band structure of the N ⁻ -type polycrystalline silicon layer 3 is almost the same as the thermal equilibrium state of FIG. Therefore, even when a high voltage is applied in the reverse direction to the element, the N ⁻ -type polycrystalline silicon layer 3 maintains the cutoff state without causing breakdown.
[0015]
Above semiconductor device of the present embodiment as described, the semiconductor substrate 100 made of a first semiconductor material, a semiconductor device having a diode that will be formed on the first major surface of the semiconductor substrate 100, the semiconductor substrate 100 Trenches 4A and 4B formed in an annular shape on the outer peripheral portion of the diode on the first main surface of the first and second semiconductor materials having different band gaps from the first semiconductor material (N ^- type silicon carbide epitaxial layer 2). The semiconductor layer (N ⁻ type polycrystalline silicon layer 3) disposed inside the trenches 4A and 4B and the electric field relaxation regions 5A and 5B formed of a heterojunction with the semiconductor substrate 100. In the conventional PN junction silicon carbide high breakdown voltage diode, a deep diffusion layer is formed by ion implantation in which defects that cause leakage current are likely to occur, and high-temperature heat treatment at 1500 ° C. or higher is required for impurity activation. On the other hand, in the case of a Schottky junction, a diffusion layer is formed by ion implantation as an electric field relaxation region at the end of the Schottky electrode, and the surface of the silicon carbide substrate is roughened by the subsequent activation heat treatment, and a good Schottky is formed on the surface. A junction could not be formed, and it was difficult to realize a high breakdown voltage diode. According to the semiconductor device of the present embodiment, unlike the conventional electric field relaxation region for forming the diffusion layer, the electric field relaxation regions 5A and 5B can be formed without using a combination of ion implantation and high-temperature activation heat treatment. Since the surface of the silicon epitaxial layer 2 does not deteriorate, the above problem can be solved and a semiconductor device with a high breakdown voltage can be provided. In addition, the material constituting the junction is not a conventional Schottky junction using a combination of metal and silicon carbide, but a heterojunction using a combination of silicon carbide and polycrystalline silicon, both of which are semiconductor materials. The film can be subjected to a thermal process such as heat treatment or thermal oxidation of the film, and has an extremely wide application range.
In addition, a diode is provided on the first main surface side of the semiconductor substrate 100 inside the electric field relaxation regions 5A and 5B arranged in an annular shape. Thereby, since a combination of ion implantation and high temperature heat treatment is not used, a high breakdown voltage diode can be provided.
Further, this element has trenches 4A and 4B at the end of the N ⁻ type polycrystalline silicon layer 3, that is, at the end of the heterojunction, and the electric field relaxation regions 5A and 5B composed of the heterojunction and the trenches 4A and 4B are provided. It is arranged in a ring. In general, in the case of a structure having no trench 4 at the end of the junction as shown in FIG. 5A, the electric field is most likely to be concentrated at the end of the heterojunction. This is because, as shown in FIG. 5A, when the reverse voltage is applied, the depletion layer 60 extends in the three-dimensional direction from the end of the junction, and the end of the depletion layer 60 has a curvature. . On the other hand, as shown in FIG. 4B, when the trench 4 is formed at the end of the junction as in the present element, the depletion layer 60 extends only in the one-dimensional direction when the reverse voltage is applied. Can be relaxed. That is, a higher reverse breakdown voltage can be realized.
[0016]
In addition, by using silicon carbide as the first semiconductor material, a semiconductor device with higher withstand voltage can be provided.
Further, by using polycrystalline silicon for the second semiconductor material having a band gap different from that of the first semiconductor material, processes such as etching and conductivity control in the process can be simplified. Note that the same effect can be obtained by using single crystal silicon or amorphous silicon in addition to polycrystalline silicon as the second semiconductor material.
[0017]
(Second Embodiment)
First, a second embodiment of the present invention will be described with reference to FIG.
FIG. 6 is a cross-sectional view of a silicon carbide semiconductor device according to the second embodiment of the present invention. A cross-sectional structure at the outer periphery of a large number of unit cells is shown, and a structure in which two unit cells are continuous is shown.
In FIG. 6, N ⁻ type silicon carbide epitaxial layer 2 is formed on N ⁺ type silicon carbide substrate 1 to form an N type silicon carbide semiconductor substrate which is the first conductivity type. On this silicon carbide semiconductor substrate 100, trenches 4A, 4B, 4C are formed at predetermined intervals on the first main surface side, that is, on silicon carbide epitaxial layer 2 side. N ⁻ type polycrystalline silicon layers 3A and 3B are formed at predetermined positions on the first main surface side of silicon carbide epitaxial layer 2 as a semiconductor material having a band gap different from that of the silicon carbide semiconductor substrate. And a N ^- type polycrystalline silicon layer 3A, 3B are formed with a heterojunction. Further, the N ⁻ -type polycrystalline silicon layers 3A and 3B also function as source regions 11A and 11B when the element operates. Gate electrodes 13A and 13B are formed via gate insulating film 12 adjacent to silicon carbide epitaxial layer 2 and source regions 11A and 11B on the side walls of trenches 4B and 4C excluding trench 4A at the outermost periphery of the unit cell. Has been. A source electrode 14 is formed on the upper surfaces of the N ⁻ -type polycrystalline silicon layers 3 A and 3 B to be the source regions, and a drain electrode 15 is formed on the second main surface side of the silicon carbide substrate 1. The gate electrodes 13A and 13B and the source electrode 14 are electrically insulated by an interlayer insulating film 30.
[0018]
The specific operation of the silicon carbide semiconductor device in the second embodiment will be described below.
This element is used by grounding the source electrode 14 and applying a positive drain voltage to the drain electrode 15.
At this time, if the gate electrodes 13A and 13B are grounded, the characteristics of the element show the same characteristics as the reverse characteristics of the diode in the first embodiment. That is, no current flows between the source electrode 14 and the drain electrode 15, so that the state is cut off.
Next, when an appropriate positive voltage is applied to the gate electrodes 13A and 13B, electrons are accumulated in the N ⁻ type polycrystalline silicon layers 3A and 3B and the silicon carbide epitaxial layer 2 adjacent to the gate insulating film 12, and formed at the heterojunction interface. Thus, the width of the barrier φh50 (see FIG. 4A) is reduced, and as a result, a current flows between the source electrode 14 and the drain electrode 15 at a predetermined drain voltage. That is, it becomes a conductive state.
Further, when the positive voltage applied to the gate electrodes 13A and 13B is removed, the N ⁻ -type polycrystalline silicon layers 3A and 3B and the silicon carbide epitaxial layer 2 adjacent to the gate insulating film 12 have no electron accumulation layer, and the hetero The width of the barrier φh50 at the junction interface is widened, and a cut-off state is established.
[0019]
In this embodiment, the semiconductor substrate 100 made of a first semiconductor material, a semiconductor device having a switching element that will be formed on the first major surface of the semiconductor substrate 100, the first major surface of the semiconductor substrate 100 The trenches 4A, 4B and 4C formed in an annular shape on the outer periphery of the switch element and the first semiconductor material (N ^- type silicon carbide epitaxial layer 2) are made of a second semiconductor material having a different band gap. The semiconductor layer (N ⁻ -type polycrystalline silicon layers 3A and 3B) disposed inside the semiconductor substrate 100 and the electric field relaxation region 5 formed of a heterojunction. Thereby, since a combination of ion implantation and high-temperature heat treatment is not used, a high-breakdown-voltage switch element can be provided.
The switch element includes a drain region formed of the semiconductor substrate 100, source regions 11A and 11B formed of a second semiconductor material having a band gap different from that of the first semiconductor material, and the semiconductor substrate 100 and the source regions 11A and 11B. Gate electrodes 13A and 13B disposed adjacent to each other via the gate insulating film 12, a source electrode 14 formed so as to be in contact with the source regions 11A and 11B, and a drain electrode 15 formed so as to be in contact with the drain region And a switch element. This element has the same electric field relaxation region 5 as in the first embodiment at the outer periphery of a large number of unit cells in which the electric field is most likely to be concentrated when the drain voltage is applied. The electric field in the outer peripheral portion of the substrate can be relaxed and has a high drain breakdown voltage.
[0020]
In the second embodiment, a vertical MOSFET is described as an example of the switch element. However, any switch element having an active region including a source region, a drain region, and a drive region may be used. It is not limited only to the embodiment.
For example, unipolar devices such as MOSFETs and JFETs, bipolar devices typified by IGBTs, horizontal switching elements such as MOSFETs having a RESURF structure, and any switching elements can achieve the same effect.
[0021]
In any embodiment of the present invention, the first conductivity type is described as N type and the second conductivity type is described as P type. However, the first conductivity type is defined as P type and the second conductivity type is defined as N type. Can achieve the same effect.
[0022]
Further, in any embodiment of the present invention, the first semiconductor material is described as silicon carbide, and the second semiconductor material is described as polycrystalline silicon. However, both are not limited to the above semiconductor material. Absent.
For example, a wide gap semiconductor typified by gallium nitride, diamond, zinc oxide, and the like can of course obtain the same effect in any semiconductor material such as germanium, gallium arsenide, and indium nitride.
Moreover, it cannot be overemphasized that the deformation | transformation in the range which does not deviate from the main point of this invention is included.
[Brief description of the drawings]
FIGS. 1A and 1B are cross-sectional views of a silicon carbide semiconductor device according to a first embodiment of the present invention. FIGS. 2A and 2B are views of the silicon carbide semiconductor according to the first embodiment of the present invention. FIGS. 3C and 3D are diagrams showing a method for manufacturing a silicon carbide semiconductor device according to the first embodiment of the present invention. FIGS. FIG. 5B is a diagram showing an energy band structure in the silicon carbide semiconductor device according to the first embodiment of the present invention. FIGS. 5A and 5B are views of the silicon carbide semiconductor according to the first embodiment of the present invention. FIG. 6 is a schematic diagram showing the expansion of a depletion layer in the device. FIG. 6 is a cross-sectional view of a silicon carbide semiconductor device according to a second embodiment of the invention.
1 ... ^{N +} -type silicon carbide substrate 2 ... N ^- -type silicon carbide epitaxial layer 3,3A, 3B ... N ^- -type polycrystalline silicon layer 4,4A, 4B, 4C ... trench
5, 5A, 5B ... electric field relaxation region 6 ... anode electrode 7 ... cathode electrode 11A, 11B ... source region 12 ... gate insulating film 13A, 13B ... gate electrode 14 ... source electrode 15 ... drain electrode 30, 30A, 30B ... interlayer insulation Film 50: barrier φh
60 ... Depletion layer 70 ... Mask material 80 ... Electron 100 ... Silicon carbide substrate

Claims

A semiconductor substrate made of a first semiconductor material;
A semiconductor device having a diode formed on the first main surface of the semiconductor substrate,
And the said first major surface of the semiconductor substrate, grooves formed annularly outer periphery of the diode,
The first semiconductor material comprises a second semiconductor material having a band gap different from that of the first semiconductor material, and has an electric field relaxation region configured by a heterojunction between the semiconductor layer disposed inside the groove and the semiconductor substrate. A semiconductor device.

A semiconductor substrate made of a first semiconductor material;
A semiconductor device having a switch element formed on the first main surface of the semiconductor substrate,
And the said first major surface of the semiconductor substrate, grooves formed annularly outer periphery of said switching element,
The first semiconductor material comprises a second semiconductor material having a band gap different from that of the first semiconductor material, and has an electric field relaxation region configured by a heterojunction between the semiconductor layer disposed inside the groove and the semiconductor substrate. A semiconductor device.

The switch element is insulated adjacent to the drain region composed of the semiconductor substrate, the source region composed of the second semiconductor material having a band gap different from that of the first semiconductor material, and the semiconductor substrate and the source region. A switching element having a gate electrode disposed through a film, a source electrode formed so as to be in contact with the source region, and a drain electrode formed so as to be in contact with the drain region. Item 3. The semiconductor device according to Item 2.

The semiconductor device according to claim 1, wherein the first semiconductor material is silicon carbide.

5. The semiconductor device according to claim 1, wherein the second semiconductor material is single crystal silicon, polycrystalline silicon, or amorphous silicon.

6. The method of manufacturing a semiconductor device according to claim 1, wherein the first semiconductor material and the first semiconductor material form a heterojunction made of the second semiconductor material having a different band gap. A method of manufacturing a semiconductor device, comprising: a step; and a step of forming the groove at the same time as etching the second semiconductor material and the semiconductor substrate.