JP3966249B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、高耐圧な半導体装置及び半導体装置の製造方法に関する。   The present invention relates to a high breakdown voltage semiconductor device and a method for manufacturing the semiconductor device.

従来の炭化珪素を用いた高耐圧のダイオードを得るための接合の一つに、“パワーデバイス・パワーＩＣハンドブック 電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会 編 コロナ社 ｐ．１２〜２１”（非特許文献）に記載されるショットキー接合がある。上記非特許文献では、この接合はシリコンを基本に記述されており、炭化珪素においても広く適用されている。
“パワーデバイス・パワーＩＣハンドブック 電気学会 高性能高機能パワーデバイス・パワーＩＣ調査専門委員会 編 コロナ社 ｐ．１２〜２１” One of the junctions to obtain a high voltage diode using conventional silicon carbide is “Power Device / Power IC Handbook Electrical Society of Japan High Performance and High Performance Power Device / Power IC Research Special Committee, Corona, Inc. p.12 ～ There is a Schottky junction described in 21 ″ (non-patent document). In the said nonpatent literature, this junction is described on the basis of silicon, and is widely applied also to silicon carbide.
"Power Device / Power IC Handbook Electrical Society of Japan High Performance and High Performance Power Device / Power IC Research Committee, Corona, Inc. p.12-21"

ショットキー接合を炭化珪素へ適用し、高耐圧なダイオードを実現するためには、ショットキー電極端部における電界集中を緩和するために、ショットキー電極端部に電界緩和領域として拡散層を形成する必要がある。この拡散層を形成する際には、イオン注入が用いられるが、炭化珪素の場合、注入後の活性化熱処理に１５００℃以上の高温が必要になるため、熱処理中に炭化珪素基板表面が劣化し、劣化した炭化珪素基板表面には良好なショットキー接合が形成できず、高耐圧なダイオードを実現することが難しいという問題があった。   In order to apply a Schottky junction to silicon carbide and realize a high breakdown voltage diode, a diffusion layer is formed as an electric field relaxation region at the Schottky electrode end to alleviate electric field concentration at the Schottky electrode end. There is a need. When forming this diffusion layer, ion implantation is used. In the case of silicon carbide, the activation heat treatment after the implantation requires a high temperature of 1500 ° C. or more, so that the surface of the silicon carbide substrate deteriorates during the heat treatment. There is a problem that a good Schottky junction cannot be formed on the deteriorated silicon carbide substrate surface and it is difficult to realize a high breakdown voltage diode.

本発明は、上記の課題を解決するためになされたものであり、その目的とするところは、高耐圧な半導体装置及び半導体装置の製造方法を提供することにある。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device having a high withstand voltage and a method for manufacturing the semiconductor device.

上記目的を達成するため、本発明は、第一の半導体材料からなる半導体基体と、該第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなる半導体層と、前記半導体基体中に不純物を拡散させた不純物導入領域を有し、前記半導体基体と、前記半導体層とによって形成されるヘテロ接合と、前記ヘテロ接合と接する前記不純物導入領域と、からなる電界緩和領域を備えたことを特徴とする。 To achieve the above object, the present invention provides a semiconductor substrate made of a first semiconductor material , a semiconductor layer made of a second semiconductor material having a band gap different from that of the first semiconductor material, and the semiconductor substrate. An impurity introduction region in which impurities are diffused ; and an electric field relaxation region comprising the heterojunction formed by the semiconductor substrate and the semiconductor layer, and the impurity introduction region in contact with the heterojunction. Features.

本発明に係る半導体装置、及び半導体装置の製造方法によれば、高温の熱処理を行わずに電界緩和領域を形成することができ、高耐圧なダイオード、或いはスイッチ素子を提供することができる。   According to the semiconductor device and the method for manufacturing the semiconductor device of the present invention, the electric field relaxation region can be formed without performing high-temperature heat treatment, and a high voltage diode or switch element can be provided.

以下に、本発明の実施形態を、図面に基づいて説明する。   Embodiments of the present invention will be described below with reference to the drawings.

＜第１の実施形態＞
本発明の第１の実施形態について、図１、図２、図３、及び図４に基づいて説明する。図１は、本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。 <First Embodiment>
A first embodiment of the present invention will be described based on FIG. 1, FIG. 2, FIG. 3, and FIG. FIG. 1 is a cross-sectional view showing a configuration of a silicon carbide semiconductor device according to the first embodiment of the present invention.

図１において、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成することにより、第一導電型であるＮ型の炭化珪素半導体基体１００が形成されている。即ち、第一の半導体材料が炭化珪素である炭化珪素半導体基体１００が炭化珪素基板１と炭化珪素エピタキシャル層２とから構成されている。   In FIG. 1, an N-type silicon carbide epitaxial layer 2 is formed on an N + type silicon carbide substrate 1 to form an N-type silicon carbide semiconductor substrate 100 which is a first conductivity type. That is, silicon carbide semiconductor substrate 100 in which the first semiconductor material is silicon carbide includes silicon carbide substrate 1 and silicon carbide epitaxial layer 2.

この炭化珪素半導体基体１００上、第一主面側、即ち炭化珪素エピタキシャル層２側に、炭化珪素とはバンドギャップの異なる第二の半導体材料として、Ｎ−型の多結晶シリコンからなるＮ−型多結晶シリコン層３Ａが形成され、炭化珪素エピタキシャル層２とＮ−型多結晶シリコン層３Ａとの間にへテロ接合が形成されている。   On this silicon carbide semiconductor substrate 100, on the first main surface side, that is, on the silicon carbide epitaxial layer 2 side, as a second semiconductor material having a band gap different from that of silicon carbide, N-type made of N-type polycrystalline silicon is used. Polycrystalline silicon layer 3A is formed, and a heterojunction is formed between silicon carbide epitaxial layer 2 and N-type polycrystalline silicon layer 3A.

また、炭化珪素半導体基体１００の第一主面側、即ち炭化珪素エピタキシャル層２側には不純物が導入された不純物導入領域４がヘテロ接合に接するように形成された電界緩和領域５が形成されている。炭化珪素基板１の裏面にはカソード電極６が金属等の導体材料によって形成されている。また、炭化珪素エピタキシャル層２に接するように形成されたＮ−型多結晶シリコン層３Ａはアノード電極７としての役割も兼ねている。   Further, an electric field relaxation region 5 is formed on the first main surface side of silicon carbide semiconductor substrate 100, that is, on silicon carbide epitaxial layer 2 side, so that impurity introduction region 4 into which impurities are introduced is in contact with the heterojunction. Yes. On the back surface of silicon carbide substrate 1, cathode electrode 6 is formed of a conductor material such as metal. The N − type polycrystalline silicon layer 3 A formed so as to be in contact with the silicon carbide epitaxial layer 2 also serves as the anode electrode 7.

即ち、図１に示す炭化珪素半導体装置は、Ｎ−型多結晶シリコン層３Ａからなるアノード電極７とカソード電極６を有するダイオードの構造となっている。   That is, the silicon carbide semiconductor device shown in FIG. 1 has a diode structure having anode electrode 7 and cathode electrode 6 made of N − type polycrystalline silicon layer 3A.

次に、図１に示した本発明の第１の実施形態に係る炭化珪素半導体装置の製造方法を、図２を用いて説明する。   Next, a method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIG.

まず、図２（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。 First, as shown in FIG. 2A, an N type silicon carbide semiconductor substrate 100 in which an N− type silicon carbide epitaxial layer 2 is formed on an N + type silicon carbide substrate 1 is prepared. The concentration and thickness of silicon carbide epitaxial layer 2 are, for example, 1 × 10 16 cm −3 and 10 μm.

次に、図２（Ｂ）に示すように、ＬＰ−ＣＶＤ法により多結晶シリコンを、例えば１０００Å堆積し、多結晶シリコン層３を形成した後、イオン注入法により燐８を多結晶シリコン層３に注入し、不純物を多結晶シリコン中に導入する。   Next, as shown in FIG. 2B, after depositing, for example, 1000Å of polycrystalline silicon by LP-CVD method to form a polycrystalline silicon layer 3, phosphorus 8 is deposited by polycrystalline silicon layer 3 by ion implantation. Impurities are introduced into the polycrystalline silicon.

なお、この際のイオン注入の条件は、例えば加速電圧７０ＫｅＶ、ドーズ１×１０１４ｃｍ−２である。この条件下では注入される燐８の飛程が多結晶シリコン層３の厚さよりも大きくなるため、多結晶シリコン層３を介して炭化珪素エピタキシャル層２側にも燐８が注入され不純物導入領域４が形成される。即ち、炭化珪素エピタキシャル層２と多結晶シリコン層３とのヘテロ接合、並びに不純物導入領域４からなる電界緩和領域５が形成される。 The ion implantation conditions at this time are, for example, an acceleration voltage of 70 KeV and a dose of 1 × 10 14 cm −2 . Under this condition, the range of phosphorus 8 to be implanted becomes larger than the thickness of the polycrystalline silicon layer 3, so that phosphorus 8 is also implanted into the silicon carbide epitaxial layer 2 side through the polycrystalline silicon layer 3 and the impurity introduction region. 4 is formed. That is, the heterojunction between the silicon carbide epitaxial layer 2 and the polycrystalline silicon layer 3 and the electric field relaxation region 5 including the impurity introduction region 4 are formed.

次に、図２（Ｃ）に示すように、窒素雰囲気中にて９５０℃２０分間の熱処理を行い、多結晶シリコン層３に注入した燐８を活性化させた後、フォトリソグラフィとエッチングにより多結晶シリコン層３をパターニングし、Ｎ−型多結晶シリコン層３Ａを形成する。   Next, as shown in FIG. 2C, a heat treatment is performed at 950 ° C. for 20 minutes in a nitrogen atmosphere to activate the phosphorus 8 implanted into the polycrystalline silicon layer 3, and then a large amount of photolithography and etching are performed. Crystalline silicon layer 3 is patterned to form N-type polycrystalline silicon layer 3A.

次いで、図２（Ｄ）に示すように、スパッタ法にてＮ＋型の炭化珪素基板１の裏面にＴｉ（チタン）、Ｎｉ（ニッケル）の順に堆積し、窒素雰囲気中で１０００℃１分間のＲＴＡ（Rapid Thermal Anneal）を行い、カソード電極６を形成し、図１に示した本発明の第１の実施形態による炭化珪素半導体装置を完成させる。   Next, as shown in FIG. 2D, Ti (titanium) and Ni (nickel) are sequentially deposited on the back surface of the N + type silicon carbide substrate 1 by sputtering, and RTA is performed at 1000 ° C. for 1 minute in a nitrogen atmosphere. (Rapid Thermal Anneal) is performed to form the cathode electrode 6 to complete the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG.

第１の実施形態に係る炭化珪素半導体装置の製造方法によれば、第一の半導体材料である炭化珪素基体１００に第二の半導体材料である多結晶シリコン層３を堆積することでヘテロ接合を形成することができる。また、多結晶シリコン層３への不純物導入にイオン注入を用いているので精度良く、不純物を導入することができる。   According to the method for manufacturing a silicon carbide semiconductor device according to the first embodiment, the heterojunction is formed by depositing the polycrystalline silicon layer 3 as the second semiconductor material on the silicon carbide substrate 100 as the first semiconductor material. Can be formed. Moreover, since ion implantation is used for introducing impurities into the polycrystalline silicon layer 3, impurities can be introduced with high accuracy.

更に、多結晶シリコン層３の厚さが不純物導入時における燐８の飛程より薄く形成されているため、イオン注入による多結晶シリコン層３への不純物導入と同時にＮ−型の炭化珪素エピタキシャル層２にも不純物が導入され不純物導入領域４を形成することができ、その結果、自己整合的に電界緩和領域５を形成することができる。   Further, since the thickness of polycrystalline silicon layer 3 is formed to be thinner than the range of phosphorus 8 at the time of impurity introduction, N-type silicon carbide epitaxial layer is simultaneously formed with the introduction of impurities into polycrystalline silicon layer 3 by ion implantation. Impurities are also introduced into 2 to form the impurity introduction region 4, and as a result, the electric field relaxation region 5 can be formed in a self-aligned manner.

このように製造した第１の実施形態における炭化珪素半導体装置の具体的な動作について、図１中の、ａ点からｂ点におけるエネルギーバンド構造を用いて説明する。   A specific operation of the silicon carbide semiconductor device according to the first embodiment manufactured as described above will be described using an energy band structure from point a to point b in FIG.

図３（Ａ）は熱平衡状態、即ちＮ−型多結晶シリコン層３Ａ（アノード電極７）、カソード電極６のいずれも接地とした状態におけるエネルギーバンド構造を示している。   FIG. 3A shows an energy band structure in a thermal equilibrium state, that is, in a state where both the N-type polycrystalline silicon layer 3A (anode electrode 7) and the cathode electrode 6 are grounded.

炭化珪素及びＮ−型多結晶シリコンの電子親和力χＳｉＣ、χＰｏｌｙの差により、熱平衡状態下にあるヘテロ接合界面におけるＮ−型多結晶シリコン層３Ａ（アノード電極７）側には蓄積層が形成され、ヘテロ接合界面には障壁φｈ５０が形成されている。   Due to the difference in electron affinity χSiC, χPoly between silicon carbide and N-type polycrystalline silicon, an accumulation layer is formed on the N-type polycrystalline silicon layer 3A (anode electrode 7) side at the heterojunction interface under thermal equilibrium, A barrier φh50 is formed at the heterojunction interface.

このため、本素子のＮ−型多結晶シリコン層３Ａ（アノード電極７）に然るべき電圧を印加し、カソード電極６を接地の状態にすると、電子がカソード電極６から炭化珪素基板１、炭化珪素エピタキシャル層２、不純物導入領域４を経て、Ｎ−型多結晶シリコン層３Ａ（アノード電極７）へと流れる。つまり、ダイオードの順方向特性を示す。   For this reason, when an appropriate voltage is applied to the N-type polycrystalline silicon layer 3A (anode electrode 7) of this device and the cathode electrode 6 is grounded, electrons are transferred from the cathode electrode 6 to the silicon carbide substrate 1, silicon carbide epitaxial. It flows through the layer 2 and the impurity introduction region 4 to the N-type polycrystalline silicon layer 3A (anode electrode 7). That is, it shows the forward characteristic of the diode.

次に、本素子のＮ−型多結晶シリコン層３Ａ（アノード電極７）を接地、カソード電極６に高電圧を印加した状態、即ち逆方向電圧印加時における動作について説明する。   Next, the operation of the device when the N− type polycrystalline silicon layer 3A (anode electrode 7) is grounded and a high voltage is applied to the cathode electrode 6, that is, when a reverse voltage is applied will be described.

本素子において、不純物導入領域４とヘテロ接合とからなる電界緩和領域５が存在しない場合、逆方向電圧印加時にはヘテロ接合界面に高電界が印加され、エネルギーバンド構造は図３（Ｂ）のように変化し、ヘテロ接合界面に生じた障壁φｈ５０により電子５１は遮られ、遮断状態を保持する。   In this element, when the electric field relaxation region 5 composed of the impurity introduction region 4 and the heterojunction does not exist, a high electric field is applied to the heterojunction interface when the reverse voltage is applied, and the energy band structure is as shown in FIG. The electrons 51 are blocked by the barrier φh50 generated at the heterojunction interface, and the blocked state is maintained.

この際、ヘテロ接合界面におけるＮ−型多結晶シリコン層３Ａ（アノード電極７）側に蓄積された電子５１の一部は、高電界が印加されたことにより障壁φｈ５０中をトンネリングする、或いは障壁φｈ５０を乗り越えることで、Ｎ−型多結晶シリコン層３Ａから炭化珪素エピタキシャル層２へと移動しようとするが、電界緩和領域５が存在している場合、電界緩和領域５によってヘテロ接合界面に及ぶ電界が緩和されるため、ヘテロ接合からの逆方向漏れ電流を低減することができる。   At this time, a part of the electrons 51 accumulated on the N-type polycrystalline silicon layer 3A (anode electrode 7) side at the heterojunction interface tunnels through the barrier φh50 by applying a high electric field, or the barrier φh50. If the electric field relaxation region 5 exists, the electric field reaching the heterojunction interface is caused by the electric field relaxation region 5. Therefore, the reverse leakage current from the heterojunction can be reduced.

発明者らが、本発明の第１の実施形態にかかる炭化珪素半導体装置を作製、実験を行った結果から得られたダイオードの逆方向特性を図４に示す。電界緩和領域５を有するダイオードは、電界緩和領域５がない場合と比較して逆方向漏れ電流が非常に少なく、良好な逆方向特性を示している。実験結果から理解されるように、本素子はヘテロ接合のみの場合においても、高い逆方向耐圧を有しているが、電界緩和領域５を設けることで漏れ電流をより低減することが可能になり、より一層遮断性の高いダイオードを実現することができる。   FIG. 4 shows the reverse characteristics of the diode obtained from the results of the inventors producing and experimenting with the silicon carbide semiconductor device according to the first embodiment of the present invention. The diode having the electric field relaxation region 5 has very little reverse leakage current as compared with the case where the electric field relaxation region 5 is not provided, and exhibits a good reverse characteristic. As understood from the experimental results, this element has a high reverse breakdown voltage even in the case of only the heterojunction, but it becomes possible to further reduce the leakage current by providing the electric field relaxation region 5. Thus, it is possible to realize a diode having a higher blocking property.

第１の実施形態における炭化珪素半導体装置は、従来のエッジターミネーション領域などと異なり、高温の活性化アニールを用いずに形成することができるため、炭化珪素エピタキシャル層２の表面が劣化することがない。また、多結晶シリコン層３への不純物導入時に電界緩和領域５を自己整合的に形成することができるので、プロセスの簡易化を図ることができる。   Since the silicon carbide semiconductor device in the first embodiment can be formed without using high-temperature activation annealing, unlike the conventional edge termination region, the surface of silicon carbide epitaxial layer 2 does not deteriorate. . In addition, since the electric field relaxation region 5 can be formed in a self-aligning manner when impurities are introduced into the polycrystalline silicon layer 3, the process can be simplified.

また、第一の半導体材料に炭化珪素を用いることで、より高耐圧な半導体装置を提供することができる。   In addition, by using silicon carbide as the first semiconductor material, a semiconductor device with higher withstand voltage can be provided.

更に、第二の半導体材料に多結晶シリコンを用いることで、デバイス製造時のエッチングや伝導度制御などのプロセスを簡易化することができる。   Furthermore, by using polycrystalline silicon as the second semiconductor material, processes such as etching and conductivity control during device manufacturing can be simplified.

＜第２の実施形態＞
本発明の第２の実施形態について、図５、図６に基づいて説明する。図５は、本発明の第２の実施形態に係る炭化珪素半導体装置の断面図である。 <Second Embodiment>
A second embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a cross-sectional view of a silicon carbide semiconductor device according to the second embodiment of the present invention.

本発明の第２の実施形態に係る炭化珪素半導体装置は、第１の実施形態における炭化珪素半導体装置とほぼ同じ構造になっているが、炭化珪素エピタキシャル層２に接するように形成されたＮ−型多結晶シリコン層３Ａ（アノード電極７）の外周部にのみ電界緩和領域５が形成されている点が、第１の実施形態における炭化珪素半導体装置とは異なっている。   The silicon carbide semiconductor device according to the second embodiment of the present invention has substantially the same structure as that of the silicon carbide semiconductor device according to the first embodiment, but N− formed so as to be in contact with the silicon carbide epitaxial layer 2. The difference from the silicon carbide semiconductor device in the first embodiment is that electric field relaxation region 5 is formed only on the outer peripheral portion of type polycrystalline silicon layer 3A (anode electrode 7).

次に、図５に示した本発明の第２の実施形態による炭化珪素半導体装置の製造方法を、図６を用いて説明する。   Next, a method for manufacturing the silicon carbide semiconductor device according to the second embodiment of the present invention shown in FIG. 5 will be described with reference to FIG.

なお、本発明の第１の実施形態による炭化珪素半導体装置の製造方法と同様の工程における図については省略している。   In addition, the figure in the process similar to the manufacturing method of the silicon carbide semiconductor device by the 1st Embodiment of this invention is abbreviate | omitted.

まず、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。 First, an N type silicon carbide semiconductor substrate 100 in which an N− type silicon carbide epitaxial layer 2 is formed on an N + type silicon carbide substrate 1 is prepared. The concentration and thickness of silicon carbide epitaxial layer 2 are, for example, 1 × 10 16 cm −3 and 10 μm.

次に、図６（Ａ）に示すように、ＬＰ−ＣＶＤ法により多結晶シリコンを堆積し多結晶シリコン層３を形成する。このとき多結晶シリコン層３の厚さは、不純物導入時におけるイオン注入のイオンの飛程より大きくなるようにする。例えばイオン注入の条件が燐を加速電圧７０ＫｅＶ、ドーズ１×１０１４ｃｍ−２で注入する場合、多結晶シリコン層３の厚さは例えば５０００Åである。 Next, as shown in FIG. 6A, polycrystalline silicon is deposited by LP-CVD to form a polycrystalline silicon layer 3. At this time, the thickness of the polycrystalline silicon layer 3 is made larger than the range of ions for ion implantation at the time of impurity introduction. For example, when the condition of ion implantation is that phosphorus is implanted at an acceleration voltage of 70 KeV and a dose of 1 × 10 14 cm −2 , the thickness of the polycrystalline silicon layer 3 is, for example, 5000 mm.

次いで、フォトリソグラフィとエッチングにより、多結晶シリコン層３の外周部を不純物導入時におけるイオン注入のイオンの飛程より小さくなるような厚さにする。例えば、イオン注入の条件が前述の条件である場合、飛程より小さくなるような多結晶シリコン層３の厚さは例えば１０００Åである。つまり、多結晶シリコン層３の厚さが異なる領域、具体的には不純物導入時におけるイオン注入のイオンの飛程より大きい領域、或いは小さい領域を形成する。   Next, by photolithography and etching, the outer peripheral portion of the polycrystalline silicon layer 3 is made to have a thickness that is smaller than the range of ions for ion implantation at the time of impurity introduction. For example, when the ion implantation conditions are the above-described conditions, the thickness of the polycrystalline silicon layer 3 that is smaller than the range is, for example, 1000 mm. That is, a region where the thickness of the polycrystalline silicon layer 3 is different, specifically, a region larger or smaller than the range of ions for ion implantation at the time of introducing the impurity is formed.

次に、図６（Ｂ）に示すように、イオン注入法により多結晶シリコン層３に燐８を導入する。イオン注入の条件は前述のように、例えば加速電圧７０ＫｅＶ、ドーズ１×１０１４ｃｍ−２である。この際に、多結晶シリコン層３の厚さが燐８の飛程より小さい領域直下の炭化珪素エピタキシャル層２側にも燐８が注入され不純物導入領域４が形成される。 Next, as shown in FIG. 6B, phosphorus 8 is introduced into the polycrystalline silicon layer 3 by ion implantation. As described above, the ion implantation conditions are, for example, an acceleration voltage of 70 KeV and a dose of 1 × 10 14 cm −2 . At this time, phosphorus 8 is implanted also into the silicon carbide epitaxial layer 2 side immediately below the region where the thickness of the polycrystalline silicon layer 3 is smaller than the range of the phosphorus 8 to form the impurity introduction region 4.

即ち、炭化珪素エピタキシャル層２と多結晶シリコン層３とによるヘテロ接合と不純物導入領域４からなる電界緩和領域５が形成される。   That is, an electric field relaxation region 5 including a heterojunction of silicon carbide epitaxial layer 2 and polycrystalline silicon layer 3 and impurity introduction region 4 is formed.

次に、窒素雰囲気中にて９５０℃２０分間の熱処理を行い、多結晶シリコン層３に注入した燐８を活性化させた後、フォトリソグラフィとエッチングにより多結晶シリコン層３をパターニングし、Ｎ−型多結晶シリコン層３Ａを形成する。なお、この際にＮ−型多結晶シリコン層３Ａの最外周部が不純物導入領域４上になるようにパターニングする。   Next, after heat treatment at 950 ° C. for 20 minutes in a nitrogen atmosphere to activate phosphorus 8 implanted into the polycrystalline silicon layer 3, the polycrystalline silicon layer 3 is patterned by photolithography and etching. A type polycrystalline silicon layer 3A is formed. At this time, patterning is performed so that the outermost peripheral portion of the N − -type polycrystalline silicon layer 3 A is on the impurity introduction region 4.

その後、スパッタ法にてＮ＋型の炭化珪素基板１の裏面にＴｉ（チタン）、Ｎｉ（ニッケル）の順に堆積し、窒素雰囲気中で１０００℃１分間のＲＴＡ（Rapid Thermal Anneal）を行い、カソード電極６を形成し、図５に示した炭化珪素半導体装置を完成させる。   Thereafter, Ti (titanium) and Ni (nickel) are sequentially deposited on the back surface of the N + type silicon carbide substrate 1 by sputtering, and RTA (Rapid Thermal Anneal) is performed at 1000 ° C. for 1 minute in a nitrogen atmosphere to form a cathode electrode. 6 is formed to complete the silicon carbide semiconductor device shown in FIG.

このように製造した第２の実施形態における炭化珪素半導体装置は、第１の実施形態にて示した効果に加えて、逆方向電圧印加時に電界が最も集中するＮ−型多結晶シリコン層３Ａ（アノード電極７）の外周部に電界緩和領域５が配置されているため、電界緩和領域５を有していない場合と比較してＮ−型多結晶シリコン層３Ａ（アノード電極７）の外周部からの漏れ電流が低減され、その結果、耐圧が高くなる。   In addition to the effects shown in the first embodiment, the silicon carbide semiconductor device according to the second embodiment manufactured in this way has an N − -type polycrystalline silicon layer 3A (where the electric field is most concentrated when a reverse voltage is applied) Since the electric field relaxation region 5 is disposed on the outer peripheral portion of the anode electrode 7), the N-type polycrystalline silicon layer 3A (the anode electrode 7) is separated from the outer peripheral portion as compared with the case where the electric field relaxation region 5 is not provided. Leakage current is reduced, resulting in a higher breakdown voltage.

更に、第２の実施形態における炭化珪素半導体装置は、Ｎ−型多結晶シリコン層３Ａ（アノード電極７）の外周部にのみ電界緩和領域５が配置されているため、順方向特性は電界緩和領域５がない場合と同じ特性で、かつ高い逆方向耐圧を得ることができ、低オン抵抗を実現できる。   Furthermore, in the silicon carbide semiconductor device according to the second embodiment, the electric field relaxation region 5 is disposed only on the outer peripheral portion of the N − type polycrystalline silicon layer 3A (anode electrode 7). With the same characteristics as in the case where there is no 5, a high reverse breakdown voltage can be obtained, and a low on-resistance can be realized.

なお、第２の実施形態における炭化珪素半導体装置では電界緩和領域５がＮ−型多結晶シリコン層３Ａ（アノード電極７）の外周部に配置された構造になっているが、第２の実施形態の応用として多結晶シリコン層３をパターニングする際に図７（Ａ）に示すように多結晶シリコン層３の厚さが不純物導入時におけるイオン注入のイオンの飛程より大きい領域と小さい領域とが所定の間隔を置いて交互に配置されるようにパターニングするか、図７（Ｂ）に示すように多結晶シリコン層３の厚さが不純物導入時におけるイオン注入のイオンの飛程より小さくなる厚さで形成した後、酸化膜などからなるマスク材５２をパターニングすれば、多結晶シリコン層３への不純物導入とともに、炭化珪素エピタキシャル層２に選択的に不純物導入領域４が形成され、図７（Ｃ）、（Ｄ）に示すような電界緩和領域５が所定の間隔をおいて形成される構造になり、逆方向電圧印加時の遮断性をより向上することできる。   Note that the silicon carbide semiconductor device according to the second embodiment has a structure in which the electric field relaxation region 5 is disposed on the outer peripheral portion of the N − -type polycrystalline silicon layer 3A (anode electrode 7). As shown in FIG. 7A, when the polycrystalline silicon layer 3 is patterned, there are a region where the thickness of the polycrystalline silicon layer 3 is larger and smaller than the range of ions for ion implantation when introducing impurities. Patterning is performed so as to be alternately arranged at predetermined intervals, or as shown in FIG. 7B, the thickness of the polycrystalline silicon layer 3 is smaller than the range of ions during ion implantation at the time of impurity introduction. Then, if the mask material 52 made of an oxide film or the like is patterned, the impurity introduction region is selectively introduced into the silicon carbide epitaxial layer 2 together with the introduction of the impurity into the polycrystalline silicon layer 3. There are formed, can be FIG. 7 (C), the electric field relaxation region 5 as shown in (D) is structured to be formed at predetermined intervals, to improve the barrier properties of the reverse voltage is applied.

また、第１、第２の実施形態においては、多結晶シリコン層がアノード電極として機能する場合について説明したが、図８、９に示すようなアノード電極が金属からなる場合でも同様の効果を得ることができる。   In the first and second embodiments, the case where the polycrystalline silicon layer functions as the anode electrode has been described, but the same effect can be obtained even when the anode electrode as shown in FIGS. 8 and 9 is made of metal. be able to.

本発明の第１、２の実施形態においては、ダイオードを例に説明したが、本発明における電界緩和領域は前述のように簡易エッジターミネーションとして用いることができる。そのため、ダイオードに限らず、スイッチ素子等においても適用することができる。   In the first and second embodiments of the present invention, the diode has been described as an example, but the electric field relaxation region in the present invention can be used as simple edge termination as described above. Therefore, the present invention can be applied not only to a diode but also to a switch element or the like.

＜第３の実施形態＞
本発明の第３の実施形態について、図１０、及び図１１に基づいて説明する。図１０は、本発明の第３の実施形態に係る炭化珪素半導体装置の断面図である。図示のようにこの炭化珪素半導体装置は、多数配列された単位セルの外周部における断面構造を示しており、単位セルが３つ連続した構造を示している。 <Third Embodiment>
A third embodiment of the present invention will be described with reference to FIGS. FIG. 10 is a cross-sectional view of a silicon carbide semiconductor device according to the third embodiment of the present invention. As shown in the figure, this silicon carbide semiconductor device shows a cross-sectional structure at the outer periphery of a large number of unit cells arranged, and shows a structure in which three unit cells are continuous.

図１０において、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成することにより第一導電型であるＮ型の炭化珪素半導体基体１００が形成されている。即ち、第一の半導体材料が炭化珪素である炭化珪素半導体基体１００が炭化珪素基板１と炭化珪素エピタキシャル層２とから構成されている。この炭化珪素半導体基体１００上、第一主面側、即ち炭化珪素エピタキシャル層２側に、所定の間隔でトレンチ（溝）１３が形成されている。炭化珪素エピタキシャル層２の第一主面側の所定の位置には炭化珪素半導体基体１００とはバンドギャップの異なる半導体材料であるＮ−型多結晶シリコンからなるソース領域９が形成され、炭化珪素エピタキシャル層２とソース領域９との間にへテロ接合が形成されている。ソース領域９の第一主面側の所定位置にはソース領域９に接するようにＮ＋型多結晶シリコンからなるソースコンタクト領域１６が形成されている。   In FIG. 10, N− type silicon carbide epitaxial layer 2 is formed on N + type silicon carbide substrate 1 to form N type silicon carbide semiconductor substrate 100 of the first conductivity type. That is, silicon carbide semiconductor substrate 100 in which the first semiconductor material is silicon carbide includes silicon carbide substrate 1 and silicon carbide epitaxial layer 2. On this silicon carbide semiconductor substrate 100, trenches (grooves) 13 are formed at predetermined intervals on the first main surface side, that is, on the silicon carbide epitaxial layer 2 side. Source region 9 made of N-type polycrystalline silicon, which is a semiconductor material having a band gap different from that of silicon carbide semiconductor substrate 100, is formed at a predetermined position on the first main surface side of silicon carbide epitaxial layer 2, and silicon carbide epitaxial is formed. A heterojunction is formed between the layer 2 and the source region 9. A source contact region 16 made of N + type polycrystalline silicon is formed at a predetermined position on the first main surface side of the source region 9 so as to be in contact with the source region 9.

トレンチ１３の側壁部の炭化珪素エピタキシャル層２とソース領域９とソースコンタクト領域１６に隣接してゲート絶縁膜１４を介して、ゲート電極１０が形成されている。ソースコンタクト領域１６にはソース電極１１が形成され、炭化珪素基板１の第二主面側にはドレイン電極１２が形成されている。多数配列された単位セルの外周部、及びトレンチ１３同士の間の所定領域における炭化珪素エピタキシャル層２側には不純物が導入された不純物導入領域４がヘテロ接合に接するように形成された電界緩和領域５が形成されている。ゲート電極１０とソース電極１１は層間絶縁膜１５にて電気的に絶縁されている。   Gate electrode 10 is formed adjacent to silicon carbide epitaxial layer 2, source region 9, and source contact region 16 on the side wall portion of trench 13 through gate insulating film 14. Source electrode 11 is formed in source contact region 16, and drain electrode 12 is formed on the second main surface side of silicon carbide substrate 1. An electric field relaxation region formed such that an impurity introduction region 4 into which an impurity is introduced is in contact with the heterojunction on the silicon carbide epitaxial layer 2 side in a predetermined region between the trenches 13 and the outer peripheral portion of a large number of unit cells arranged 5 is formed. The gate electrode 10 and the source electrode 11 are electrically insulated by an interlayer insulating film 15.

次に、図１０に示した本発明の第３の実施形態に係る炭化珪素半導体装置の製造方法を、図１１を用いて説明する。 Next, a method for manufacturing the silicon carbide semiconductor device according to the third embodiment of the present invention shown in FIG. 10 will be described with reference to FIG.

まず、図１１（Ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型の炭化珪素エピタキシャル層２を形成したＮ型の炭化珪素半導体基体１００を用意する。炭化珪素エピタキシャル層２の濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍである。 First, as shown in FIG. 11A, an N type silicon carbide semiconductor substrate 100 in which an N− type silicon carbide epitaxial layer 2 is formed on an N + type silicon carbide substrate 1 is prepared. The concentration and thickness of silicon carbide epitaxial layer 2 are, for example, 1 × 10 16 cm −3 and 10 μm.

次に、図１１（Ｂ）に示すように、炭化珪素半導体基体１００の炭化珪素エピタキシャル層２側にＬＰ−ＣＶＤ法により多結晶シリコンを堆積し、多結晶シリコン層３を形成する。このとき、多結晶シリコン層３の厚さは、不純物導入時におけるイオン注入のイオンの飛程より大きくなるようにする。例えば、イオン注入の条件が燐を加速電圧７０ＫｅＶ、ドーズ１×１０１４ｃｍ−２で注入する場合、多結晶シリコン層３の厚さは例えば５０００Åである。 Next, as shown in FIG. 11B, polycrystalline silicon is deposited on the silicon carbide epitaxial layer 2 side of the silicon carbide semiconductor substrate 100 by LP-CVD to form a polycrystalline silicon layer 3. At this time, the thickness of the polycrystalline silicon layer 3 is set to be larger than the range of ions for ion implantation at the time of impurity introduction. For example, when the ion implantation conditions are such that phosphorus is implanted at an acceleration voltage of 70 KeV and a dose of 1 × 10 14 cm −2 , the thickness of the polycrystalline silicon layer 3 is, for example, 5000 mm.

次に、図１１（Ｃ）に示すように、フォトリソグラフィとエッチングにより多結晶シリコン層３の厚さが異なる領域、具体的には不純物導入時におけるイオン注入のイオンの飛程より大きい領域、或いは小さい領域を形成した後、イオン注入法により多結晶シリコン層３に燐８を導入する。イオン注入の条件は前述のように、例えば、加速電圧７０ＫｅＶ、ドーズ１×１０１４ｃｍ−２である。 Next, as shown in FIG. 11C, a region where the thickness of the polycrystalline silicon layer 3 differs by photolithography and etching, specifically, a region larger than the ion implantation range at the time of impurity introduction, or After forming a small region, phosphorus 8 is introduced into the polycrystalline silicon layer 3 by ion implantation. As described above, the ion implantation conditions are, for example, an acceleration voltage of 70 KeV and a dose of 1 × 10 14 cm −2 .

この際に、多結晶シリコン層３の厚さが燐８の飛程より小さい領域直下の炭化珪素エピタキシャル層２側にも燐８が注入され不純物導入領域４が形成される。即ち、炭化珪素エピタキシャル層２と多結晶シリコン層３とによるヘテロ接合と不純物導入領域４からなる電界緩和領域５が形成される。その後、注入した燐８の活性化アニールとして窒素雰囲気中で９５０℃２０分間の熱処理を行い、Ｎ−型多結晶シリコン層３Ａを形成する。   At this time, phosphorus 8 is implanted also into the silicon carbide epitaxial layer 2 side immediately below the region where the thickness of the polycrystalline silicon layer 3 is smaller than the range of the phosphorus 8 to form the impurity introduction region 4. That is, an electric field relaxation region 5 including a heterojunction of silicon carbide epitaxial layer 2 and polycrystalline silicon layer 3 and impurity introduction region 4 is formed. Thereafter, heat treatment is performed at 950 ° C. for 20 minutes in a nitrogen atmosphere as activation annealing of the implanted phosphorus 8 to form an N− type polycrystalline silicon layer 3A.

次に、図１１（Ｄ）に示すように、Ｎ−型多結晶シリコン層３Ａの上面にＮ＋型多結晶シリコン層３Ｂを形成し、フォトリソグラフィとエッチングによりＮ−型多結晶シリコン層３ＡとＮ＋型多結晶シリコン層３Ｂをパターニングする。パターニング後、酸化膜を堆積し、フォトリソグラフィとエッチングにより、酸化膜をパターニングしマスク材５２を形成する。   Next, as shown in FIG. 11D, an N + type polycrystalline silicon layer 3B is formed on the upper surface of the N− type polycrystalline silicon layer 3A, and the N− type polycrystalline silicon layer 3A and N + are formed by photolithography and etching. The type polycrystalline silicon layer 3B is patterned. After the patterning, an oxide film is deposited, and the mask film 52 is formed by patterning the oxide film by photolithography and etching.

次いで、図１２（Ｅ）に示すように、形成したマスク材５２をマスクとして、反応性イオンエッチングにより、Ｎ−型多結晶シリコン層３ＡとＮ＋型多結晶シリコン層３Ｂ、及び炭化珪素エピタキシャル層２をエッチングし、ソース領域９、ソースコンタクト領域１６、トレンチ１３を形成する。その後、マスク材５２を除去する。   Next, as shown in FIG. 12E, the N− type polycrystalline silicon layer 3A, the N + type polycrystalline silicon layer 3B, and the silicon carbide epitaxial layer 2 are formed by reactive ion etching using the formed mask material 52 as a mask. Are etched to form a source region 9, a source contact region 16, and a trench 13. Thereafter, the mask material 52 is removed.

そして、図１２（Ｆ）に示すように、ソース領域９、ソースコンタクト領域１６、トレンチ１３側壁の炭化珪素エピタキシャル層２に隣接するようにゲート絶縁膜１４を形成した後、ゲート絶縁膜１４を介してトレンチの内部にゲート電極１０を形成する。   Then, as shown in FIG. 12F, after forming the gate insulating film 14 so as to be adjacent to the silicon carbide epitaxial layer 2 on the side wall of the source region 9, the source contact region 16, and the trench 13, the gate insulating film 14 is interposed therebetween. Then, the gate electrode 10 is formed inside the trench.

次に、図１２（Ｇ）に示すように層間絶縁膜１５を堆積後、コンタクトホールを開孔し、ソースコンタクト領域１６に接するように、ソース電極９を形成し、炭化珪素基板１の裏面にドレイン電極１２を形成し、図１０の炭化珪素半導体装置を完成させる。   Next, as shown in FIG. 12G, after depositing interlayer insulating film 15, contact holes are opened, source electrode 9 is formed so as to be in contact with source contact region 16, and silicon carbide substrate 1 is formed on the back surface. Drain electrode 12 is formed to complete the silicon carbide semiconductor device of FIG.

このように製造した第３の実施形態における炭化珪素半導体装置の具体的な動作について説明する。本素子は、ソース電極１１を接地し、ドレイン電極１２に正のドレイン電圧を印加して使用する。   A specific operation of the silicon carbide semiconductor device according to the third embodiment manufactured as described above will be described. This element is used by grounding the source electrode 11 and applying a positive drain voltage to the drain electrode 12.

この際に、ゲート電極１０が接地されていると、素子の特性は第１の実施形態における炭化珪素半導体装置の逆方向特性と同じ特性を示す。即ち、ソース電極１１とドレイン電極１２との間に電流は流れず遮断状態となる。   At this time, if gate electrode 10 is grounded, the characteristics of the element exhibit the same characteristics as the reverse characteristics of the silicon carbide semiconductor device in the first embodiment. In other words, no current flows between the source electrode 11 and the drain electrode 12, so that the state is cut off.

次に、ゲート電極１０に然るべき正の電圧を印加すると、ゲート絶縁膜１４に隣接したＮ−型多結晶シリコンからなるソース領域９、及び炭化珪素エピタキシャル層２に電子が蓄積され、その結果、所定のドレイン電圧でソース電極１１とドレイン電極１２との間に電流が流れる。即ち、導通状態となる。   Next, when an appropriate positive voltage is applied to the gate electrode 10, electrons are accumulated in the source region 9 made of N − -type polycrystalline silicon adjacent to the gate insulating film 14 and the silicon carbide epitaxial layer 2. A current flows between the source electrode 11 and the drain electrode 12 at the drain voltage. That is, it becomes a conductive state.

更に、ゲート電極１０に印加している正の電圧を取り除くと、ゲート絶縁膜１４に隣接したＮ−型多結晶シリコンからなるソース領域９、及び炭化珪素エピタキシャル層２に電子の蓄積層がなくなり、ヘテロ接合界面における障壁φｈ５０によって電子は遮られ、遮断状態となる。   Further, when the positive voltage applied to the gate electrode 10 is removed, the source region 9 made of N-type polycrystalline silicon adjacent to the gate insulating film 14 and the silicon carbide epitaxial layer 2 have no electron accumulation layer, Electrons are blocked by the barrier φh50 at the heterojunction interface, and are blocked.

本素子は、ドレイン電圧印加時に電界が集中し易い、多数配列された単位セルの外周部、及びトレンチ１３同士の間の所定領域には、不純物導入領域４がヘテロ接合に接するように形成された電界緩和領域５を有しているため、ドレイン電圧印加時の外周部における電界を緩和することができ、高いドレイン耐圧を有している。   This element is formed so that the impurity introduction region 4 is in contact with the heterojunction in a predetermined region between the outer peripheral portion of the arrayed unit cells and the trenches 13 where the electric field tends to concentrate when a drain voltage is applied. Since the electric field relaxation region 5 is provided, the electric field in the outer peripheral portion when the drain voltage is applied can be relaxed, and the drain breakdown voltage is high.

なお、第３の実施形態においては、スイッチ素子として縦型のＭＯＳＦＥＴを例に説明したが、ソース領域、ドレイン領域及び駆動領域からなる活性領域を有するスイッチ素子であればいずれでもよい。   In the third embodiment, the vertical MOSFET is described as an example of the switch element. However, any switch element having an active region including a source region, a drain region, and a drive region may be used.

例えば、ＭＯＳＦＥＴ、ＪＦＥＴなどのユニポーラデバイス、ＩＧＢＴに代表されるバイポーラデバイス、ＲＥＳＵＲＦ構造を有したＭＯＳＦＥＴなどの、横型のスイッチ素子、いずれのスイッチ素子においても同様の効果を得ることができる。   For example, the same effect can be obtained in any switching element such as a unipolar device such as a MOSFET or JFET, a bipolar device typified by an IGBT, or a lateral switching element such as a MOSFET having a RESURF structure.

また、本発明のいずれの実施形態においても、第一導電型をＮ型、第二導電型をＰ型として説明しているが、第一導電型をＰ型、第二導電型をＮ型としても同じ効果を得ることが出来る。   In any of the embodiments of the present invention, the first conductivity type is described as N type and the second conductivity type is described as P type. However, the first conductivity type is defined as P type and the second conductivity type is defined as N type. Can achieve the same effect.

更に、本発明のいずれの実施形態においても、第一の半導体材料を炭化珪素、第二の半導体材料を多結晶シリコンとして説明しているが、いずれも上記半導体材料にのみ限定されるものではない。   Further, in any embodiment of the present invention, the first semiconductor material is described as silicon carbide, and the second semiconductor material is described as polycrystalline silicon. However, all of the embodiments are not limited to the above semiconductor material. .

例えば、窒化ガリウム、ダイヤモンド、酸化亜鉛などに代表されるワイドギャップ半導体は無論のこと、ゲルマニウム、砒化ガリウム、窒化インジウムなど、いずれの半導体材料においても同様の効果を得ることができる。   For example, a wide gap semiconductor typified by gallium nitride, diamond, zinc oxide, and the like can of course obtain the same effect in any semiconductor material such as germanium, gallium arsenide, and indium nitride.

また、本発明の主旨を逸脱しない範囲における変形を含むことは言うまでもない。   Moreover, it cannot be overemphasized that the deformation | transformation in the range which does not deviate from the main point of this invention is included.

本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on the 1st Embodiment of this invention. 第１の実施形態に係る炭化珪素半導体装置の製造工程を示す説明図である。It is explanatory drawing which shows the manufacturing process of the silicon carbide semiconductor device which concerns on 1st Embodiment. 第１の実施形態に係る炭化珪素半導体装置における、エネルギーバンド構造を示す説明図である。It is explanatory drawing which shows the energy band structure in the silicon carbide semiconductor device which concerns on 1st Embodiment. 実験結果から得られた第１の実施形態に係る炭化珪素半導体装置の逆方向特性を示す説明図である。It is explanatory drawing which shows the reverse direction characteristic of the silicon carbide semiconductor device which concerns on 1st Embodiment obtained from the experimental result. 本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on the 2nd Embodiment of this invention. 第２の実施形態に係る炭化珪素半導体装置の製造工程を示す説明図である。It is explanatory drawing which shows the manufacturing process of the silicon carbide semiconductor device which concerns on 2nd Embodiment. 第２の実施形態に係る炭化珪素半導体装置の応用例を示す説明図である。It is explanatory drawing which shows the application example of the silicon carbide semiconductor device which concerns on 2nd Embodiment. 本発明の第２の実施形態において、アノード電極が金属からなる場合の炭化珪素半導体装置の断面図を示す説明図である。In the 2nd Embodiment of this invention, it is explanatory drawing which shows sectional drawing of the silicon carbide semiconductor device in case an anode electrode consists of metals. 本発明の第２の実施形態において、アノード電極が金属からなる場合の炭化珪素半導体装置の断面図を示す説明図である。In the 2nd Embodiment of this invention, it is explanatory drawing which shows sectional drawing of the silicon carbide semiconductor device in case an anode electrode consists of metals. 本発明の第３の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the silicon carbide semiconductor device which concerns on the 3rd Embodiment of this invention. 第３の実施形態に係る炭化珪素半導体装置の製造工程を示す説明図の、第１の分図である。FIG. 12 is a first partial view of an explanatory view showing a manufacturing process of a silicon carbide semiconductor device according to a third embodiment. 第３の実施形態に係る炭化珪素半導体装置の製造工程を示す説明図の、第２の分図である。FIG. 12 is a second partial view of the explanatory view showing the manufacturing process of the silicon carbide semiconductor device according to the third embodiment.

符号の説明Explanation of symbols

１ 炭化珪素基板
２ 炭化珪素基板エピタキシャル層
３ 多結晶シリコン層
３Ａ Ｎ―型多結晶シリコン層
３Ｂ Ｎ＋型多結晶シリコン層
４ 不純物導入領域
５ 電界緩和領域
６ カソード電極
７ アノード電極
８ 燐
９ ソース領域
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
１３ トレンチ
１４ ゲート絶縁膜
１５ 層間絶縁膜
１６ ソースコンタクト領域
５０ 障壁φｈ
５１ 電子
５２ マスク材 DESCRIPTION OF SYMBOLS 1 Silicon carbide substrate 2 Silicon carbide substrate epitaxial layer 3 Polycrystalline silicon layer 3A N-type polycrystalline silicon layer 3B N + type polycrystalline silicon layer 4 Impurity introduction region 5 Electric field relaxation region 6 Cathode electrode 7 Anode electrode 8 Phosphorus 9 Source region 10 Gate electrode 11 Source electrode 12 Drain electrode 13 Trench 14 Gate insulating film 15 Interlayer insulating film 16 Source contact region 50 Barrier φh
51 Electronic 52 Mask material

Claims (14)

第一の半導体材料からなる半導体基体と、該第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなる半導体層と、前記半導体基体中に不純物を拡散させた不純物導入領域を有し、
前記半導体基体と、前記半導体層とによって形成されるヘテロ接合と、前記ヘテロ接合と接する前記不純物導入領域と、からなる電界緩和領域を備えたことを特徴とする半導体装置。 A semiconductor substrate made of a first semiconductor material; a semiconductor layer made of a second semiconductor material having a band gap different from that of the first semiconductor material; and an impurity introduction region in which impurities are diffused in the semiconductor substrate. ,
A semiconductor device comprising: an electric field relaxation region including a heterojunction formed by the semiconductor substrate and the semiconductor layer; and the impurity introduction region in contact with the heterojunction . 第一の半導体材料からなる半導体基体と、前記半導体基体の第一主面に接するように形成されたアノード電極と前記第一主面に対向する反対主面に接するように形成されたカソード電極を有する半導体装置において、
前記アノード電極と前記半導体基体との間に、前記第一の半導体材料と前記第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなる半導体層と、前記半導体基体中に不純物を拡散させた不純物導入領域を有し、
前記半導体基体と前記半導体層とによって形成されるヘテロ接合と、前記ヘテロ接合と接する前記不純物導入領域と、からなる電界緩和領域を備えたことを特徴とする半導体装置。 A semiconductor substrate made of a first semiconductor material; an anode electrode formed to contact the first main surface of the semiconductor substrate; and a cathode electrode formed to contact an opposite main surface facing the first main surface. In a semiconductor device having
Between the anode electrode and the semiconductor substrate, the first semiconductor material and a semiconductor layer made of a second semiconductor material having a different band gap from the first semiconductor material , and impurities are diffused into the semiconductor substrate. An impurity introduction region,
A semiconductor device comprising: the hetero junction formed the semiconductor substrate and the said semiconductor layer, said impurity doped region that Sessu and the heterojunction, an electric field relaxation region consisting of. 前記電界緩和領域が、前記アノード電極の外周部に環状に配置されていることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the electric field relaxation region is annularly arranged on an outer peripheral portion of the anode electrode. 前記電界緩和領域は、所定の間隔をおいて配置されることを特徴とする請求項２または請求項３のいずれかに記載の半導体装置。   The semiconductor device according to claim 2, wherein the electric field relaxation regions are arranged at a predetermined interval. 第一の半導体材料からなる半導体基体の所定の位置に形成されたソース領域と、ドレイン領域と、駆動領域の少なくとも３つの領域から構成される活性領域を有するスイッチ素子を形成する半導体装置において、
第一の半導体材料からなる半導体基体と、該第一の半導体材料とはバンドギャップの異なる第二の半導体材料からなる半導体層と、前記半導体基体中に不純物を拡散させた不純物導入領域を有し、
前記半導体基体と、前記半導体層とによって形成されるヘテロ接合と、前記ヘテロ接合と接する前記不純物導入領域と、からなる電界緩和領域を備えたことを特徴とする半導体装置。 In a semiconductor device for forming a switch element having an active region composed of at least three regions of a source region, a drain region, and a drive region formed in a predetermined position of a semiconductor substrate made of a first semiconductor material,
A semiconductor substrate made of a first semiconductor material; a semiconductor layer made of a second semiconductor material having a band gap different from that of the first semiconductor material; and an impurity introduction region in which impurities are diffused in the semiconductor substrate. ,
A semiconductor device comprising: an electric field relaxation region including a heterojunction formed by the semiconductor substrate and the semiconductor layer; and the impurity introduction region in contact with the heterojunction . 前記電界緩和領域は、前記活性領域の外周部に、環状に配置されたことを特徴とする請求項５に記載の半導体装置。   The semiconductor device according to claim 5, wherein the electric field relaxation region is annularly arranged on an outer peripheral portion of the active region. 前記電界緩和領域は、前記活性領域の内部の少なくとも１箇所に配置されていることを特徴とする請求項５または請求項６のいずれかに記載の半導体装置。   The semiconductor device according to claim 5, wherein the electric field relaxation region is disposed in at least one place inside the active region. 前記スイッチ素子は、前記半導体基体からなるドレイン領域と、前記第一の半導体材料とはバンドギャップが異なる第二の半導体材料からなるソース領域と、前記半導体基体と前記ソース領域に隣接して絶縁膜を介して配置されたゲート電極と、前記ソース領域に接するように形成されたソース電極と、前記ドレイン領域に接するように形成されたドレイン電極と、を備えたことを特徴とする請求項５〜請求項７のいずれか１項に記載の半導体装置。   The switch element includes a drain region formed of the semiconductor substrate, a source region formed of a second semiconductor material having a band gap different from that of the first semiconductor material, and an insulating film adjacent to the semiconductor substrate and the source region. And a drain electrode formed in contact with the drain region, and a gate electrode disposed in contact with the source region, and a drain electrode formed in contact with the drain region. The semiconductor device according to claim 7. 前記半導体基体の第一主面の所定位置に、溝を形成したことを特徴とする請求項８に記載の半導体装置。   9. The semiconductor device according to claim 8, wherein a groove is formed at a predetermined position on the first main surface of the semiconductor substrate. 前記第一の半導体材料は、炭化珪素であることを特徴とする請求項１〜請求項９のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first semiconductor material is silicon carbide. 前記第二の半導体材料は、単結晶シリコン、多結晶シリコン、アモルファスシリコンのうちの少なくとも一つであることを特徴とする請求項１〜請求項１０のいずれか１項に記載の半導体装置。   11. The semiconductor device according to claim 1, wherein the second semiconductor material is at least one of single crystal silicon, polycrystalline silicon, and amorphous silicon. 第一の半導体材料の一主面に該第一の半導体材料とはバンドギャップが異なる第二の半導体材料を堆積して、前記第一の半導体材料と前記第二の半導体材料との間にヘテロ接合を形成する工程と、
前記第二の半導体材料の一主面側から不純物を導入し、この不純物が前記第二の半導体材料を経由して前記ヘテロ接合に接することにより、前記第一の半導体材料中に不純物導入領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 A second semiconductor material having a band gap different from that of the first semiconductor material is deposited on one main surface of the first semiconductor material, and a heterogeneity is formed between the first semiconductor material and the second semiconductor material. Forming a bond;
The introduced impurities from the one principal surface of the second semiconductor material, by contacting the heterojunction this impurity through the second semiconductor material, said first non-pure product introduced into the semiconductor material Forming a region;
A method for manufacturing a semiconductor device, comprising: 前記不純物を導入する工程が、イオン注入によって行われることを特徴とする請求項１２に記載の半導体装置の製造方法。   13. The method for manufacturing a semiconductor device according to claim 12, wherein the step of introducing the impurity is performed by ion implantation. 前記第二の半導体材料は、その全面、或いは一部の厚さが、前記イオン注入により導入される不純物の飛程よりも薄くなるように形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。 It said second semiconductor material, its entire surface, or the thickness of the part, according to claim 13 you being formed to be thinner than the projected range of impurity introduced by ion implantation Semiconductor device manufacturing method.
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