JP2006332199A

JP2006332199A - SiC SEMICONDUCTOR DEVICE

Info

Publication number: JP2006332199A
Application number: JP2005151373A
Authority: JP
Inventors: Yusuke Maeyama; 雄介前山; Koichi Nishikawa; 恒一西川; Masaaki Shimizu; 正章清水; Yusuke Fukuda; 祐介福田; Hiroaki Iwaguro; 弘明岩黒
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2005-05-24
Filing date: 2005-05-24
Publication date: 2006-12-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide an SiC semiconductor device which can improve resistance to forward-direction surge. <P>SOLUTION: The semiconductor device 1a is a MOSFET. In an n<SP>+</SP>bulk layer 101, a p-type area 109 made mainly of SiC including high-concentration p-type impurities is formed in the surface area on the side of its main surface 101b. A drain electrode film 109 forming ohmic contact with the n<SP>+</SP>bulk layer 101 is formed on the main surface 101b of the n<SP>+</SP>bulk layer 101. Even if forward-direction surge is applied, an n<SP>-</SP>drift layer 102 is subjected to conductivity modulation, on-state resistance is lowered, and calorific value is reduced, thus improving resistance to forward-direction surge. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＳｉＣを主組成とする半導体層を備えており、電気特性の改善を図ったＳｉＣ半導体装置に関する。 The present invention relates to a SiC semiconductor device that includes a semiconductor layer mainly composed of SiC and has improved electrical characteristics.

ＳｉＣは、絶縁破壊電界が高く、従来のＳｉ半導体装置では実現できなかった高耐圧、超低損失の半導体装置の実現を目指した研究開発が活発に行われている。図８は、従来のＳｉＣ半導体装置の断面構造を示している。以下、図８を参照し、従来のＳｉＣ半導体装置の構造を説明する。図８に示されるＳｉＣ半導体装置２はＭＯＳＦＥＴである。ＳｉＣ半導体装置２において、高濃度のＮ型不純物を含むＮ^＋バルク層２０１はＮ^＋型ＳｉＣ基板を構成している。このＮ^＋バルク層２０１は、対向する主面２０１ａおよび２０１ｂを備えている。Ｎ^＋バルク層２０１の主面２０１ａ上には、Ｎ^＋バルク層２０１よりも不純物濃度の低いＮ型ＳｉＣを含むＮ⁻ドリフト層２０２が形成されている。 SiC has a high dielectric breakdown electric field, and research and development aiming at realization of a semiconductor device having a high breakdown voltage and an ultra-low loss that could not be realized by a conventional Si semiconductor device is being actively conducted. FIG. 8 shows a cross-sectional structure of a conventional SiC semiconductor device. Hereinafter, the structure of a conventional SiC semiconductor device will be described with reference to FIG. The SiC semiconductor device 2 shown in FIG. 8 is a MOSFET. In SiC semiconductor device 2, N ⁺ bulk layer 201 containing a high concentration of N type impurities constitutes an N ⁺ type SiC substrate. The N ⁺ bulk layer 201 includes opposing main surfaces 201a and 201b. On the main surface 201a of the N ⁺ bulk layer 201, N including N-type SiC having low impurity concentration than ^{N +} bulk layer 201 ^- drift layer 202 is formed.

Ｎ⁻ドリフト層２０２の表面領域には、Ｐ型ＳｉＣを含むＰ型ウェル２０３が形成されている。Ｐ型ウェル２０３の表面領域には、Ｎ⁻ドリフト層２０２よりも不純物濃度の高いＮ型ＳｉＣを含むＮ^＋ソース領域２０４が形成されている。Ｐ型ウェル２０３およびＮ⁻ドリフト層２０２上には、ゲート酸化膜２０５が形成されており、ゲート酸化膜２０５上にはゲート電極膜２０６が形成されている。ゲート電極膜２０６はゲート端子Ｇに接続されている。ゲート酸化膜２０５およびゲート電極膜２０６上には層間絶縁膜２０７が形成されており、ゲート電極膜２０６は、ゲート酸化膜２０５および層間絶縁膜２０７によって周囲の構造から絶縁されている。 A P-type well 203 containing P-type SiC is formed in the surface region of the N ⁻ drift layer 202. In the surface region of the P-type well 203, an N ⁺ source region 204 containing N-type SiC having an impurity concentration higher than that of the N ⁻ drift layer 202 is formed. A gate oxide film 205 is formed on the P-type well 203 and the N ⁻ drift layer 202, and a gate electrode film 206 is formed on the gate oxide film 205. The gate electrode film 206 is connected to the gate terminal G. An interlayer insulating film 207 is formed over the gate oxide film 205 and the gate electrode film 206, and the gate electrode film 206 is insulated from the surrounding structure by the gate oxide film 205 and the interlayer insulating film 207.

層間絶縁膜２０７にはコンタクトホールが設けられ、そのコンタクトホール内にはＮ^＋ソース領域２０４とオーミック接触を形成するソース電極膜２０８が形成されている。ソース電極膜２０８はソース端子Ｓに接続されている。Ｎ^＋バルク層２０１の主面２０１ｂ上には、Ｎ^＋バルク層２０１とオーミック接触を形成するドレイン電極膜２０９が形成されている。ドレイン電極膜２０９はドレイン端子Ｄに接続されている。 A contact hole is provided in the interlayer insulating film 207, and a source electrode film 208 that forms an ohmic contact with the N ⁺ source region 204 is formed in the contact hole. The source electrode film 208 is connected to the source terminal S. N ⁺ On the main surface 201b of the bulk layer 201, the drain electrode film 209 to form an ohmic contact with the ^{N +} bulk layer 201 is formed. The drain electrode film 209 is connected to the drain terminal D.

従来、電気特性の向上を図ったＳｉＣ半導体装置が開示されている。例えば、特許文献１には、高耐圧化を図ったＳｉＣダイオードが記載されている。また、特許文献２には、逆方向漏れ電流の低減を図ったＳｉＣショットキーバリアダイオードが記載されている。
特開２００４−２１４２６８号公報特開２０００−１３３８１９号公報 Conventionally, SiC semiconductor devices with improved electrical characteristics have been disclosed. For example, Patent Document 1 describes a SiC diode with a high breakdown voltage. Patent Document 2 describes a SiC Schottky barrier diode that reduces the reverse leakage current.
JP 2004-214268 A Japanese Unexamined Patent Publication No. 2000-133819

従来のＳｉＣ−ＭＯＳＦＥＴにおいて、チップコストを低くするため、定格電流値での電流密度が、Ｓｉ−ＭＯＳＦＥＴの数倍に設計される。このため、定格電流値を超えて電流が流れる順方向サージが加わった場合に、電流値が同じでも、発生する熱量は、ＳｉＣ−ＭＯＳＦＥＴの方がＳｉ−ＭＯＳＦＥＴよりも大きくなる。順方向サージに伴う発熱によって、素子が破壊されることもあり、従来のＳｉＣ−ＭＯＳＦＥＴにおいては、順方向サージに対する耐性がＳｉ−ＭＯＳＦＥＴよりも低いという問題があった。 In the conventional SiC-MOSFET, in order to reduce the chip cost, the current density at the rated current value is designed to be several times that of the Si-MOSFET. For this reason, when a forward surge in which a current flows exceeding the rated current value is applied, even if the current value is the same, the amount of heat generated is larger in the SiC-MOSFET than in the Si-MOSFET. The element may be destroyed due to heat generated by the forward surge, and the conventional SiC-MOSFET has a problem that resistance to the forward surge is lower than that of the Si-MOSFET.

本発明は、上述した問題点に鑑みてなされたものであって、順方向サージに対する耐性を向上することができるＳｉＣ半導体装置を提供することを目的とする。 The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a SiC semiconductor device capable of improving resistance to a forward surge.

本発明は、上記の課題を解決するためになされたもので、請求項１に記載の発明は、対向する第１および第２の主面を備え、第１導電型のＳｉＣを含む第１の半導体層と、前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型のＳｉＣを含む第２の半導体層と、前記第２の半導体層の表面領域に形成された、第２導電型のＳｉＣを含む第１の導電領域と、前記第１の導電領域の表面領域に形成された、前記第２の半導体層よりも不純物濃度の高い第１導電型のＳｉＣを含む第２の導電領域と、絶縁膜を隔てて前記第１の導電領域および前記第２の導電領域の一部と隣接するゲート電極膜と、前記第２の導電領域上に形成された第１の電極膜と、前記第１の半導体層において、前記第２の主面側の表面領域に形成された、第２導電型のＳｉＣを含む第３の導電領域と、前記第１の半導体層上および前記第３の導電領域上に形成された第２の電極膜とを有することを特徴とするＳｉＣ半導体装置である。 The present invention has been made to solve the above-described problems, and the invention according to claim 1 includes first and second main surfaces facing each other, and includes a first conductivity type SiC. A semiconductor layer, a second semiconductor layer including SiC of a first conductivity type formed on the first main surface and having an impurity concentration lower than that of the first semiconductor layer; and A first conductive region containing SiC of the second conductivity type formed in the surface region, and a first impurity concentration higher than that of the second semiconductor layer formed in the surface region of the first conductive region. A second conductive region containing conductive SiC; a gate electrode film adjacent to a part of the first conductive region and the second conductive region with an insulating film interposed therebetween; and on the second conductive region In the formed first electrode film and the first semiconductor layer, a surface region on the second main surface side is formed. And a third conductive region containing SiC of the second conductivity type, and a second electrode film formed on the first semiconductor layer and the third conductive region. It is the SiC semiconductor device which does.

請求項２に記載の発明は、対向する第１および第２の主面を備え、第１導電型のＳｉＣを含む第１の半導体層と、前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型のＳｉＣを含む第２の半導体層と、前記第２の半導体層の表面領域に形成された、第２導電型のＳｉＣを含む第１の導電領域と、前記第１の導電領域の表面領域に形成された、前記第２の半導体層よりも不純物濃度の高い第１導電型のＳｉＣを含む第２の導電領域と、絶縁膜を隔てて前記第１の導電領域および前記第２の導電領域の一部と隣接するゲート電極膜と、前記第２の導電領域上に形成された第１の電極膜と、前記第１の半導体層において、前記第２の主面側の表面領域に形成された、第２導電型のＳｉＣを含む第３の導電領域と、前記第１の半導体層上に形成された第２の電極膜と、前記第３の導電領域上に形成され、前記第３の導電領域とオーミック接触を形成する第３の電極膜とを有することを特徴とするＳｉＣ半導体装置である。 According to a second aspect of the present invention, there is provided a first semiconductor layer including first and second main surfaces facing each other, including a first conductivity type SiC, and the first semiconductor surface formed on the first main surface. A second semiconductor layer containing SiC of a first conductivity type having a lower impurity concentration than the first semiconductor layer; and a first semiconductor containing SiC of a second conductivity type formed in a surface region of the second semiconductor layer. The insulating region is separated from the second conductive region containing SiC of the first conductivity type having a higher impurity concentration than the second semiconductor layer formed in the surface region of the first conductive region. A gate electrode film adjacent to a part of the first conductive region and the second conductive region, a first electrode film formed on the second conductive region, and the first semiconductor layer. A third conductive region containing SiC of the second conductivity type formed in the surface region on the second main surface side; A second electrode film formed on the first semiconductor layer; and a third electrode film formed on the third conductive region and forming an ohmic contact with the third conductive region. The SiC semiconductor device characterized by the above.

本発明によれば、第１の半導体層の表面領域に、第１の半導体層と反対の導電型の第３の半導体層を形成することによって、順方向サージが印加されても、第２の半導体層が伝導度変調され、オン抵抗が低下し、発熱量が低下するので、順方向サージに対する耐性を向上することができるという効果が得られる。 According to the present invention, by forming a third semiconductor layer having a conductivity type opposite to the first semiconductor layer in the surface region of the first semiconductor layer, even if a forward surge is applied, the second semiconductor layer is formed. The conductivity of the semiconductor layer is modulated, the on-resistance is reduced, and the amount of heat generation is reduced, so that the effect of improving the resistance to forward surge can be obtained.

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第１の実施形態によるＳｉＣ半導体装置の断面構造を示している。以下、図１を参照し、本実施形態によるＳｉＣ半導体装置の構造を説明する。図１に示される半導体装置１ａはＭＯＳＦＥＴである。ＳｉＣ半導体装置１ａにおいて、高濃度のＮ型不純物を含むＮ^＋バルク層１０１はＮ^＋型ＳｉＣ基板を構成している。このＮ^＋バルク層１０１は、対向する主面１０１ａおよび１０１ｂを備えている。Ｎ^＋バルク層１０１の主面１０１ａ上には、Ｎ^＋バルク層１０１よりも不純物濃度の低いＮ型ＳｉＣを含むＮ⁻ドリフト層１０２が形成されている。 The best mode for carrying out the present invention will be described below with reference to the drawings. FIG. 1 shows a cross-sectional structure of the SiC semiconductor device according to the first embodiment of the present invention. The structure of the SiC semiconductor device according to the present embodiment will be explained below with reference to FIG. The semiconductor device 1a shown in FIG. 1 is a MOSFET. In SiC semiconductor device 1a, N ⁺ bulk layer 101 containing a high concentration of N type impurities constitutes an N ⁺ type SiC substrate. The N ⁺ bulk layer 101 includes opposing main surfaces 101a and 101b. N ⁺ On the main surface 101a of the bulk layer 101, N including N-type SiC having low impurity concentration than ^{N +} bulk layer 101 ^- drift layer 102 is formed.

Ｎ⁻ドリフト層１０２の表面領域には、Ｐ型ＳｉＣを含むＰ型ウェル１０３が形成されている。Ｐ型ウェル１０３の表面領域には、Ｎ⁻ドリフト層１０２よりも不純物濃度の高いＮ型ＳｉＣを含むＮ^＋ソース領域１０４が形成されている。Ｐ型ウェル１０３およびＮ⁻ドリフト層１０２上には、ゲート酸化膜１０５が形成されており、ゲート酸化膜１０５上には、例えばＰ（リン）を含んだポリシリコンからなるゲート電極膜１０６が形成されている。ゲート電極膜１０６はゲート端子Ｇに接続されている。ゲート酸化膜１０５およびゲート電極膜１０６上には、例えばリンガラス（ＰＳＧ：Phospho Silicate Glass）からなる層間絶縁膜１０７が形成されており、ゲート電極膜１０６は、ゲート酸化膜１０５および層間絶縁膜１０７によって周囲の構造から絶縁されている。 A P-type well 103 containing P-type SiC is formed in the surface region of the N ⁻ drift layer 102. In the surface region of the P-type well 103, an N ⁺ source region 104 containing N-type SiC having an impurity concentration higher than that of the N ⁻ drift layer 102 is formed. A gate oxide film 105 is formed on the P-type well 103 and the N ⁻ drift layer 102, and a gate electrode film 106 made of, for example, polysilicon containing P (phosphorus) is formed on the gate oxide film 105. Has been. The gate electrode film 106 is connected to the gate terminal G. On the gate oxide film 105 and the gate electrode film 106, an interlayer insulating film 107 made of, for example, phosphorous glass (PSG) is formed. The gate electrode film 106 includes the gate oxide film 105 and the interlayer insulating film 107. Is insulated from surrounding structures.

層間絶縁膜１０７にはコンタクトホールが設けられており、そのコンタクトホール内には、Ｎ^＋ソース領域１０４とオーミック接触を形成する、例えばＮｉ（ニッケル）あるいはＴｉ（チタン）からなるソース電極膜１０８が形成されている。ソース電極膜１０８はソース端子Ｓに接続されている。Ｎ^＋バルク層１０１において、主面１０１ｂ側の表面領域には、高濃度のＰ型不純物を含むＳｉＣを主組成としたＰ型領域１０９が形成されている。Ｐ型領域１０９は複数領域に分かれて形成されており、主面１０１ｂ側から見て露出したＮ^＋バルク層１０１とＰ型領域１０９とが交互に繰り返される構造となっている。Ｐ型領域１０９は、イオン注入によって形成されており、Ｐ型領域１０９の内部および近傍には適度に結晶欠陥が発生している。Ｎ^＋バルク層１０１の主面１０１ｂ上には、Ｎ^＋バルク層１０１とオーミック接触を形成する、例えばＮｉからなるドレイン電極膜１１０が形成されている。ドレイン電極膜１１０はドレイン端子Ｄに接続されている。ドレイン電極膜１１０を構成する材料は、Ｐ型領域１０９ともオーミック接触を形成する材料であることが望ましい。 A contact hole is provided in the interlayer insulating film 107, and a source electrode film 108 made of, for example, Ni (nickel) or Ti (titanium) that forms an ohmic contact with the N ⁺ source region 104 is formed in the contact hole. Is formed. The source electrode film 108 is connected to the source terminal S. In the N ⁺ bulk layer 101, a P-type region 109 having a main composition of SiC containing a high-concentration P-type impurity is formed in the surface region on the main surface 101b side. The P-type region 109 is divided into a plurality of regions, and has a structure in which the N ⁺ bulk layer 101 and the P-type region 109 exposed as viewed from the main surface 101b side are alternately repeated. The P-type region 109 is formed by ion implantation, and crystal defects are appropriately generated inside and in the vicinity of the P-type region 109. N ⁺ On the main surface 101b of the bulk layer 101, to form a ^{N +} bulk layer 101 and the ohmic contact, for example, the drain electrode film 110 made of Ni is formed. The drain electrode film 110 is connected to the drain terminal D. The material constituting the drain electrode film 110 is desirably a material that forms ohmic contact with the P-type region 109.

ソース電極膜１０８を接地し、ドレイン電極膜１１０に正電圧を印加し、ゲート電極膜１０６に正電圧を印加すると、ドレイン電極膜１１０からソース電極膜１０８へ向かって電流が流れる。このとき、ゲート電極膜１０６の下にあるＰ型ウェル１０３の表面にチャネルが形成され、Ｎ^＋ソース領域１０４中の電子がこのチャネルを通ってＮ⁻ドリフト層１０２に流れ込む。また、ドレイン電極膜１１０に印加された電圧を増加していくと、Ｐ型領域１０９とＮ^＋バルク層１０１との間のＰＮ接合が順バイアスされ、Ｐ型領域１０９からＮ^＋バルク層１０１を通ってＮ⁻ドリフト層１０２にホールが流れ込む。ホールの注入により、Ｎ⁻ドリフト層１０２が伝導度変調される。 When the source electrode film 108 is grounded, a positive voltage is applied to the drain electrode film 110, and a positive voltage is applied to the gate electrode film 106, a current flows from the drain electrode film 110 toward the source electrode film 108. At this time, a channel is formed on the surface of the P-type well 103 under the gate electrode film 106, and electrons in the N ⁺ source region 104 flow into the N ⁻ drift layer 102 through this channel. As the voltage applied to the drain electrode film 110 is increased, the PN junction between the P-type region 109 and the N ⁺ bulk layer 101 is forward-biased, and the N ⁺ bulk layer 101 is moved from the P-type region 109 to the N ⁺ bulk layer 101. Holes flow into the N ⁻ drift layer 102 through. The conductivity of the N ⁻ drift layer 102 is modulated by hole injection.

これによって、Ｎ⁻ドリフト層１０２のオン抵抗が大きく下がるので、順方向に電流が流れやすくなる。半導体装置１ａの電流−電圧特性は、図２に示されるようになり、ドレイン電極膜１１０に印加された正電圧（ドレイン電圧）が、ある電圧値以上になると、電流−電圧特性はＩＧＢＴ（Insulated Gate Bipolar Transistor）のような特性を示し、従来構造よりもより多くの電流が流れるようになる。上記のように、Ｎ^＋バルク層１０１の表面領域に、Ｎ^＋バルク層１０１と反対の導電型のＰ型領域１０９を形成することによって、従来構造よりも低電圧でより多くの電流を流すことができるので、順方向サージが加わった場合の発熱量を低減し、順方向サージに対する耐性を向上することができる。なお、図２に示される特性は一例であり、これに限定されるわけではない。 As a result, the on-resistance of the N ⁻ drift layer 102 is greatly reduced, so that a current easily flows in the forward direction. The current-voltage characteristic of the semiconductor device 1a is as shown in FIG. 2, and when the positive voltage (drain voltage) applied to the drain electrode film 110 exceeds a certain voltage value, the current-voltage characteristic is IGBT (Insulated). Gate Bipolar Transistor) and more current flows than the conventional structure. As described above, by forming the P-type region 109 having the conductivity type opposite to that of the N ⁺ bulk layer 101 in the surface region of the N ⁺ bulk layer 101, a larger amount of current flows at a lower voltage than in the conventional structure. Therefore, the amount of heat generated when a forward surge is applied can be reduced, and the resistance to the forward surge can be improved. Note that the characteristic shown in FIG. 2 is an example, and the present invention is not limited to this.

Ｐ型領域１０９を形成する際のイオン注入によって、Ｐ型領域１０９の内部および近傍には結晶欠陥が発生している。高濃度に不純物が注入された結果、Ｐ型領域１０９の内部および近傍のダメージは激しく、熱処理を行っても、適度に結晶欠陥が残っている。半導体装置１ａの動作時には、Ｐ型領域１０９、Ｎ^＋バルク層１０１、Ｎ⁻ドリフト層１０２、およびＰ型ウェル１０３からなるＰＮＰ内蔵トランジスタが形成されている。通常、この内蔵トランジスタにおいては、ベース層として機能するＮ^＋バルク層１０１から注入される電子を中性化するように、エミッタ層として機能するＰ型領域１０９からＰ型ウェル１０３へ向かって、ホール電流が流れる。Ｐ型領域１０９の内部および近傍に結晶欠陥に起因した準位が存在すると、この準位を介して、Ｎ^＋バルク層１０１の電子とＰ型領域１０９のホールが再結合してしまうため、結晶欠陥が存在しない場合よりも内蔵トランジスタの電流増幅率は小さい。そのため、内蔵トランジスタの動作によって大電流が流れ続けるラッチアップを防止することができる。 Due to ion implantation when forming the P-type region 109, crystal defects are generated in and near the P-type region 109. As a result of the impurity being implanted at a high concentration, damage inside and near the P-type region 109 is severe, and moderate crystal defects remain even after heat treatment. During the operation of the semiconductor device 1 a, a PNP built-in transistor including the P-type region 109, the N ⁺ bulk layer 101, the N ⁻ drift layer 102, and the P-type well 103 is formed. Normally, in this built-in transistor, a hole is formed from the P-type region 109 functioning as the emitter layer toward the P-type well 103 so as to neutralize electrons injected from the N ⁺ bulk layer 101 functioning as the base layer. Current flows. If a level due to crystal defects exists inside and in the vicinity of the P-type region 109, electrons in the N ⁺ bulk layer 101 and holes in the P-type region 109 are recombined through this level. The current amplification factor of the built-in transistor is smaller than when there is no defect. Therefore, it is possible to prevent latch-up in which a large current continues to flow due to the operation of the built-in transistor.

次に、本実施形態による半導体装置１ａの製造方法を、図３〜図５を参照して説明する。直列抵抗を下げる低抵抗のＮ^＋バルク層１０１（不純物濃度は、例えば５×１０^１９ｃｍ^−３である）の主面１０１ａ上に、耐圧を確保するために必要な不純物濃度と厚さを持つ高抵抗のＮ⁻ドリフト層１０２を、ＣＶＤ（Chemical Vapor Deposition）法等によって形成する。Ｎ⁻ドリフト層１０２の不純物濃度は、例えば５×１０^１５ｃｍ^−３であり、膜厚は、例えば１０μｍである（図３（ａ））。 Next, the method for fabricating the semiconductor device 1a according to the present embodiment will be explained with reference to FIGS. On the main surface 101a of the low-resistance N ⁺ bulk layer 101 (impurity concentration is, for example, 5 × 10 ¹⁹ cm ⁻³ ) that lowers the series resistance, the impurity concentration and thickness necessary to ensure a withstand voltage are provided. The high resistance N ⁻ drift layer 102 is formed by a CVD (Chemical Vapor Deposition) method or the like. The impurity concentration of the N ⁻ drift layer 102 is, for example, 5 × 10 ¹⁵ cm ⁻³ and the film thickness is, for example, 10 μm (FIG. 3A).

このＮ⁻ドリフト層１０２にＡｌ（アルミニウム）もしくはＢ（ボロン）をイオン注入し、反転チャネルを形成するためのＰ型ウェル１０３を形成する。Ｐ型ウェル１０３の不純物濃度は、Ｎ⁻ドリフト層１０２の不純物濃度に応じて決定する必要があり、本実施形態においては、例えば１×１０^１６ｃｍ^−３であるとする。イオン注入時の注入エネルギーは、例えば５００〜３０００ｋｅＶであり、Ｐ型ウェル１０３の深さは、例えば０．５〜３μｍである。さらに、Ｐ型ウェル１０３にＰ（リン）もしくはＮ（窒素）をイオン注入して、ＭＯＳＦＥＴのソース領域として作用させるためのＮ^＋ソース領域１０４を形成する。Ｎ^＋ソース領域１０４の不純物濃度は、例えば１×１０^１９ｃｍ^−３である（図３（ｂ））。 Al (aluminum) or B (boron) ions are implanted into this N ⁻ drift layer 102 to form a P-type well 103 for forming an inversion channel. The impurity concentration of the P-type well 103 needs to be determined according to the impurity concentration of the N ⁻ drift layer 102, and is assumed to be, for example, 1 × 10 ¹⁶ cm ⁻³ in the present embodiment. The implantation energy at the time of ion implantation is, for example, 500 to 3000 keV, and the depth of the P-type well 103 is, for example, 0.5 to 3 μm. Further, P (phosphorus) or N (nitrogen) is ion-implanted into the P-type well 103 to form an N ⁺ source region 104 for acting as a source region of the MOSFET. The impurity concentration of the N ⁺ source region 104 is, for example, 1 × 10 ¹⁹ cm ⁻³ (FIG. 3B).

続いて、Ｎ^＋バルク層１０１に主面１０１ｂ側からＡｌもしくはＢをイオン注入し、順方向サージ印加時に少数キャリアを供給するＰ型領域１０９を形成する。Ｐ型領域１０９の不純物濃度は、例えば２×１０^１９ｃｍ^−３以上である。イオン注入時の注入エネルギーは、例えば５００〜３０００ｋｅＶであり、Ｐ型領域１０９の厚さは、例えば０．５〜３μｍである。さらに、１５００℃以上の熱処理を施し、Ｐ型ウェル１０３、Ｎ^＋ソース領域１０４、およびＰ型領域１０９に注入された不純物を活性化させる（図３（ｃ））。 Subsequently, Al or B ions are implanted into the N ⁺ bulk layer 101 from the main surface 101b side to form a P-type region 109 for supplying minority carriers when a forward surge is applied. The impurity concentration of the P-type region 109 is, for example, 2 × 10 ¹⁹ cm ⁻³ or more. The implantation energy at the time of ion implantation is, for example, 500 to 3000 keV, and the thickness of the P-type region 109 is, for example, 0.5 to 3 μm. Further, a heat treatment at 1500 ° C. or higher is performed to activate the impurities implanted into the P-type well 103, the N ⁺ source region 104, and the P-type region 109 (FIG. 3C).

続いて、高温のガス中で熱酸化を行い、ゲート酸化膜１０５を形成する。酸化膜の一部は裏面酸化膜１０５ａとなる。この熱酸化において、ガス種としてＯ_２，ＮＯ，ＮＯ_２等を用いることができる（図４（ａ））。熱酸化の際に、Ｎ^＋バルク層１０１の主面１０１ｂ上で酸化膜が成長することによって、Ｐ型領域１０９の一部が酸化膜となって消費されてしまうことを防ぐため、熱酸化の前にＣＶＤ法等によって酸化膜を主面１０１ｂ上に予め形成してもよい。 Subsequently, thermal oxidation is performed in a high-temperature gas to form a gate oxide film 105. A part of the oxide film becomes the back oxide film 105a. In this thermal oxidation, O ₂ , NO, NO ₂ or the like can be used as a gas species (FIG. 4A). In order to prevent a part of the P-type region 109 from being consumed as an oxide film due to the growth of the oxide film on the main surface 101b of the N ⁺ bulk layer 101 during the thermal oxidation, An oxide film may be previously formed on the main surface 101b by a CVD method or the like.

続いて、ゲート酸化膜１０５上に、ＣＶＤ法等によって、Ｐを多く含んだポリシリコンを堆積し、ポリシリコン膜をパターニングして、ゲート電極膜１０６を形成する（図４（ｂ））。さらに、ＣＶＤ法等によってリンガラス（ＰＳＧ）をゲート酸化膜１０５およびゲート電極膜１０６上に堆積し、層間絶縁膜１０７を形成する（図４（ｃ））。 Subsequently, polysilicon containing a large amount of P is deposited on the gate oxide film 105 by CVD or the like, and the polysilicon film is patterned to form a gate electrode film 106 (FIG. 4B). Further, phosphorus glass (PSG) is deposited on the gate oxide film 105 and the gate electrode film 106 by a CVD method or the like to form an interlayer insulating film 107 (FIG. 4C).

続いて、フッ酸を含む酸を用いた酸処理によって裏面酸化膜１０５ａを除去する。さらに、ドライエッチング等によって層間絶縁膜１０７にコンタクトホールを形成し、Ｐ型ウェル１０３の表面の一部およびＮ^＋ソース領域１０４の表面を露出させる。このコンタクトホールの表面に、電子ビーム蒸着法等によってＮｉあるいはＴｉ等の金属膜を堆積した後、酸処理によって金属膜をパターニングし、ソース電極膜１０８を形成する（図５（ａ））。 Subsequently, the back oxide film 105a is removed by an acid treatment using an acid containing hydrofluoric acid. Further, a contact hole is formed in the interlayer insulating film 107 by dry etching or the like, and a part of the surface of the P-type well 103 and the surface of the N ⁺ source region 104 are exposed. After depositing a metal film such as Ni or Ti on the surface of the contact hole by electron beam evaporation or the like, the metal film is patterned by acid treatment to form a source electrode film 108 (FIG. 5A).

続いて、電子ビーム蒸着法等によって、Ｎ^＋バルク層１０１の主面１０１ｂ上にＮｉ等の金属膜を堆積し、ドレイン電極膜１１０を形成する。さらに、９００℃以上の熱処理を施すことによって、Ｎ^＋ソース領域１０４−ソース電極膜１０８間およびＮ^＋バルク層１０１−ドレイン電極膜１１０間にオーミック接触が形成される。上述した工程を経て、半導体装置１ａが完成する（図５（ｂ））。 Subsequently, a metal film such as Ni is deposited on the main surface 101b of the N ⁺ bulk layer 101 by an electron beam evaporation method or the like to form the drain electrode film 110. Further, by performing heat treatment at 900 ° C. or higher, ohmic contact is formed between the N ⁺ source region 104 and the source electrode film 108 and between the N ⁺ bulk layer 101 and the drain electrode film 110. Through the steps described above, the semiconductor device 1a is completed (FIG. 5B).

次に、本発明の第２の実施形態を説明する。図６は、本実施形態による半導体装置の断面構造を示している。図６に示される半導体装置１ｂにおいて、第１の実施形態による半導体装置１ａと同一の構造には同一の符号が付与されている。半導体装置１ｂにおいては、Ｎ^＋バルク層１０１の主面１０１ｂ上に、Ｐ型領域１０９とオーミック接触を形成するＰ型領域電極膜１１１が形成されている。Ｐ型領域電極膜１１１は、例えばＴｉおよびＡｌの積層膜である。Ｐ型領域電極膜１１１を設けたことによって、Ｐ型領域１０９とＰ型領域電極膜１１１との間に十分なオーミック接触を得ることができ、第１の実施形態による半導体装置１ａと比べて、順方向サージ印加時に少数キャリアの注入がより起こりやすくなって、より電流が流れやすくなるため、順方向サージに対する耐性をより向上することができる。 Next, a second embodiment of the present invention will be described. FIG. 6 shows a cross-sectional structure of the semiconductor device according to the present embodiment. In the semiconductor device 1b shown in FIG. 6, the same reference numerals are given to the same structures as those of the semiconductor device 1a according to the first embodiment. In the semiconductor device 1 b, a P-type region electrode film 111 that forms ohmic contact with the P-type region 109 is formed on the main surface 101 b of the N ⁺ bulk layer 101. The P-type region electrode film 111 is a laminated film of Ti and Al, for example. By providing the P-type region electrode film 111, sufficient ohmic contact can be obtained between the P-type region 109 and the P-type region electrode film 111, compared with the semiconductor device 1a according to the first embodiment. Minority carrier injection is more likely to occur when a forward surge is applied, and current flows more easily, so that resistance to forward surges can be further improved.

以下、本実施形態による半導体装置１ｂの製造方法を説明する。製造工程の途中までは、第１の実施形態と同様である（図３〜図５（ａ））。図５（ａ）に示されるようにソース電極膜１０８を形成した後、電子ビーム蒸着法等によってＮ^＋バルク層１０１の主面１０１ｂ上にＴｉおよびＡｌをこの順で堆積して金属膜を形成する。金属膜のうち、Ｐ型領域１０９上の部分を残して他の部分を除去するように金属膜のパターニングを行い、Ｐ型領域電極膜１１１を形成する（図７（ａ））。 The method for manufacturing the semiconductor device 1b according to the present embodiment will be explained below. It is the same as that of 1st Embodiment until the middle of a manufacturing process (FIGS. 3-5 (a)). After forming the source electrode film 108 as shown in FIG. 5A, Ti and Al are deposited in this order on the main surface 101b of the N ⁺ bulk layer 101 by an electron beam evaporation method or the like to form a metal film. To do. Of the metal film, the metal film is patterned so as to remove the other portions while leaving the portion on the P-type region 109, thereby forming the P-type region electrode film 111 (FIG. 7A).

続いて、電子ビーム蒸着法等によって、Ｎ^＋バルク層１０１の主面１０１ｂおよびＰ型領域電極膜１１１上にＮｉ等の金属膜を堆積し、ドレイン電極膜１１０を形成する。さらに、９００℃以上の熱処理を施すことによって、Ｎ^＋ソース領域１０４−ソース電極膜１０８間、Ｎ^＋バルク層１０１−ドレイン電極膜１１０間、およびＰ型領域１０９−Ｐ型領域電極膜１１１間にオーミック接触が形成される。上述した工程を経て、半導体装置１ｂが完成する（図７（ｂ））。 Subsequently, a metal film such as Ni is deposited on the main surface 101b of the N ⁺ bulk layer 101 and the P-type region electrode film 111 by an electron beam evaporation method or the like to form the drain electrode film 110. Further, by performing a heat treatment at 900 ° C. or higher, between the N ⁺ source region 104 and the source electrode film 108, between the N ⁺ bulk layer 101 and the drain electrode film 110, and between the P type region 109 and the P type region electrode film 111. An ohmic contact is formed. Through the steps described above, the semiconductor device 1b is completed (FIG. 7B).

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。 As described above, the embodiments of the present invention have been described in detail with reference to the drawings. However, the specific configuration is not limited to these embodiments, and includes design changes and the like without departing from the gist of the present invention. .

本発明の第１の実施形態による半導体装置の断面構造を示す模式断面図である。1 is a schematic cross-sectional view showing a cross-sectional structure of a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施形態による半導体装置の電流−電圧特性を示す参考図である。FIG. 6 is a reference diagram illustrating current-voltage characteristics of the semiconductor device according to the first embodiment of the present invention. 本発明の第１の実施形態による半導体装置の製造方法を説明するための模式断面図である。It is a schematic cross section for demonstrating the manufacturing method of the semiconductor device by the 1st Embodiment of this invention. 本発明の第１の実施形態による半導体装置の製造方法を説明するための模式断面図である。It is a schematic cross section for demonstrating the manufacturing method of the semiconductor device by the 1st Embodiment of this invention. 本発明の第１の実施形態による半導体装置の製造方法を説明するための模式断面図である。It is a schematic cross section for demonstrating the manufacturing method of the semiconductor device by the 1st Embodiment of this invention. 本発明の第２の実施形態による半導体装置の断面構造を示す模式断面図である。It is a schematic cross section which shows the cross-section of the semiconductor device by the 2nd Embodiment of this invention. 本発明の第２の実施形態による半導体装置の製造方法を説明するための模式断面図である。It is a schematic cross section for demonstrating the manufacturing method of the semiconductor device by the 2nd Embodiment of this invention. 従来の半導体装置の断面構造を示す模式断面図である。It is a schematic cross section which shows the cross-section of the conventional semiconductor device.

Explanation of symbols

１ａ，１ｂ，２・・・半導体装置、１０１，２０１・・・Ｎ^＋バルク層、１０１ａ，１０１ｂ，２０１ａ，２０１ｂ・・・主面、１０２，２０２・・・Ｎ⁻ドリフト層、１０３，２０３・・・Ｐ型ウェル、１０４，２０４・・・Ｎ^＋ソース領域、１０５，２０５・・・ゲート酸化膜、１０６，２０６・・・ゲート電極膜、１０７，２０７・・・層間絶縁膜、１０８，２０８・・・ソース電極膜、１０９・・・Ｐ型領域、１１０，２０９・・・ドレイン電極膜、１１１・・・Ｐ型領域電極膜 1a, 1b, 2 · · · semiconductor device, 101, 201 · · · ^{N +} bulk layer, 101a, 101b, 201a, 201b · · · main surface, 102, 202 · · · N ^- drift layer, 103, 203, .. P-type well, 104, 204... N ⁺ source region, 105, 205... Gate oxide film, 106, 206... Gate electrode film, 107, 207. ... Source electrode film, 109 ... P-type region, 110,209 ... Drain electrode film, 111 ... P-type region electrode film

Claims

A first semiconductor layer comprising opposing first and second major surfaces and comprising SiC of a first conductivity type;
A second semiconductor layer including SiC of a first conductivity type formed on the first main surface and having an impurity concentration lower than that of the first semiconductor layer;
A first conductive region formed in a surface region of the second semiconductor layer and containing SiC of a second conductivity type;
A second conductive region containing SiC of a first conductivity type formed in a surface region of the first conductive region and having an impurity concentration higher than that of the second semiconductor layer;
A gate electrode film adjacent to a part of the first conductive region and the second conductive region across an insulating film;
A first electrode film formed on the second conductive region;
A third conductive region containing SiC of the second conductivity type formed in the surface region on the second main surface side in the first semiconductor layer;
A second electrode film formed on the first semiconductor layer and on the third conductive region;
A SiC semiconductor device comprising:

A first semiconductor layer comprising opposing first and second major surfaces and comprising SiC of a first conductivity type;
A second semiconductor layer including SiC of a first conductivity type formed on the first main surface and having an impurity concentration lower than that of the first semiconductor layer;
A first conductive region formed in a surface region of the second semiconductor layer and containing SiC of a second conductivity type;
A second conductive region containing SiC of a first conductivity type formed in a surface region of the first conductive region and having an impurity concentration higher than that of the second semiconductor layer;
A gate electrode film adjacent to a part of the first conductive region and the second conductive region across an insulating film;
A first electrode film formed on the second conductive region;
A third conductive region containing SiC of the second conductivity type formed in the surface region on the second main surface side in the first semiconductor layer;
A second electrode film formed on the first semiconductor layer;
A third electrode film formed on the third conductive region and forming an ohmic contact with the third conductive region;
A SiC semiconductor device comprising: