JP3541832B2 - Field effect transistor and method of manufacturing the same - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素等のワイドバンドギャップ半導体を用いた電界効果トランジスタ及びその製造方法に係り、特に、オン抵抗を低減する技術に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣという）はバンドギャップが広く、また最大絶縁破壊電界がシリコン（以下、Ｓｉという）と比較して一桁も大きい。更に、ＳｉＣの自然酸化物はＳｉＯ2であり、Ｓｉと同様の方法により容易に炭化珪素の表面上に熱酸化膜を形成することができる。
【０００３】
このため、ＳｉＣは、例えば電気自動車にて用いる、高速／高電圧スイッチング素子、特に、高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待されている。
【０００４】
このような電力用半導体素子としては一般的に、ＭＯＳ構造を有するパワーＦＥＴ、とりわけ溝ゲート型ＭＯＳＦＥＴ、プレーナ型ＭＯＳＦＥＴの２種類の構造が使用される。溝ゲート型ＭＯＳＦＥＴ構造は、プレーナ型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗化することができ、高いチャネル密度とすることができるので、Ｓｉを用いた素子にあっては、溝ゲート型ＭＯＳＦＥＴ構造が優れた特性を有していた。
【０００５】
ところが、ＳｉＣで溝ゲート型パワーＭＯＳＦＥＴを作製すると、ＳｉＣの絶縁破壊電界がＳｉより一桁も大きいので、溝底部のゲート絶縁膜に電界が集中して絶縁電界に達し、半導体が絶縁電界に達する前に素子が破壊するという問題が発生する。また、ドライエッチングにより形成される溝の側壁、即ち、チャネル形成面には、イオンエッチングによるダメージが生じるため、ＭＯＳ界面特性が劣化してチャネル抵抗が高くなるという問題があった（特願平１０−３０８５１０号公報記載）。
【０００６】
そこで、プレーナ型ＭＯＳＦＥＴ構造がＳｉＣの電力用トランジスタ素子として再び注目を集めている。図１０は、従来におけるＳｉＣプレーナ型ＭＯＳＦＥＴの構造を示す断面図であり、高濃度Ｎ+型ＳｉＣからなるワイドバンドギャップ半導体基板１０上に、Ｎ-型ＳｉＣからなるエピタキシャル領域２０が形成されている。
【０００７】
そして、該エピタキシャル領域２０の表層部における所定領域には、Ｐ-型ベース領域３０、及びＮ+型ソース領域４０が形成される。また、Ｎ-型ＳｉＣエピタキシャル領域２０の上にはゲート絶縁膜５０を介してゲート電極６０が配置され、このゲート電極６０は、層間絶縁膜７０にて覆われている。Ｐ-型ベース領域３０、及びＮ+型ソース領域４０と接するように、ソース電極８０が形成されると共に、Ｎ+型ＳｉＣ基板１０の裏面には、ドレイン電極９０が形成されている。
【０００８】
図１１は、このプレーナ型ＭＯＳＦＥＴの、電流の流れを模式的に示す説明図であり、同図（ａ）はオフ時、（ｂ）はオン時をそれぞれ示している。
【０００９】
同図（ｂ）に示すように、ドレイン電極９０とソース電極８０との間に電圧が印加された状態で、ゲート電極６０に正の電圧が印加されると、ゲート電極６０に対向したＰ-型ベース領域３０の表層に反転型のチャネル領域１５０が形成され、ドレイン電極９０からソース電極８０へと電子を流すことが可能となる。
【００１０】
また、同図（ａ）に示すように、ゲート電極６０に印加された電圧を取り去ることによって、ドレイン電極９０とソース電極８０との間は電気的に絶縁される。これにより、スイッチング機能を示すことになる。なお、このとき素子の耐圧は、Ｐ-型ベース領域３０とＮ-型エピタキシャル領域２０間のＰＮ接合のアバランシェブレークダウン（なだれ降伏）で決まり、ゲート絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層（図１１（ａ）の符号１６０参照）によってシールドされるから、ドレイン耐圧が高い。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１０に示した如くのＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜５０と反転型のチャネル領域１５０との界面に不完全な結晶構造、即ち、多量の界面準位が存在することが知られている（V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys, Stat. Sol. (A) 162 (1997) 321.）。
【００１２】
このため、ゲート電極６０に電圧を印加して形成した、チャネル領域１５０表層の反転型チャネルに多量の界面準位が存在し、これらが電子トラップとして働くため、チャネル移動度を大きくすることができず、結果的にＳｉＣプレーナ型ＭＯＳＦＥＴのオン抵抗が高くなってしまうという問題があった。
【００１３】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、低オン抵抗の高耐圧電界効果トランジスタを提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、前記チャネル領域よりも深い位置まで形成される縮退した第二導電型のソース領域と、前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備えたことを特徴とする。
【００１５】
請求項２に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝に沿って、前記半導体エピタキシャル層の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続されるように形成され、所定深さを有する縮退した第二導電型のソース領域と、前記縮退した第二導電型のソース領域の下側に、前記チャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、少なくとも前記溝内における前記チャネル領域の表面に形成されたゲート絶縁膜と、前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極と、を備えたことを特徴とする。
【００１６】
請求項３に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、所定深さを有する縮退した第二導電型のソース領域と、前記縮退した第二導電型のソース領域の下側に、前記第一導電型のチャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を備えたことを特徴とする。
【００１７】
請求項４に記載の発明は、前記縮退していない第一導電型のチャネル領域は、前記ゲート電極に正の電圧を印加したとき、前記チャネル領域表層に、電子濃度が非常に大きい縮退した状態が実現される程度の不純物濃度とされることを特徴とする。
【００１８】
請求項５に記載の発明は、前記ワイドバンドギャップ半導体基板の裏面に、ドレイン電極を形成したことを特徴とする。
【００１９】
請求項６に記載の発明は、前記ワイドバンドギャップ半導体基板として、炭化珪素半導体からなるものを用いたことを特徴とする。
【００２０】
請求項７に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層を形成する第１ａのステップと、前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第２ａのステップと、前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続するように、所定深さを有する縮退した第二導電型のソース領域を形成する第３ａのステップと、前記チャネル領域の表面にゲート絶縁膜を形成する第４ａのステップと、前記ゲート絶縁膜の上にゲート電極を形成する５ａのステップと、を備えたことを特徴とする。
【００２１】
請求項８に記載の発明は、珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層を形成する第１ｂのステップと、前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する第二導電型の低濃度ソース領域を形成する第２ｂのステップと、前記半導体エピタキシャル層の所定領域に、前記低濃度ソース領域と接続されるように、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第３ｂのステップと、前記半導体エピタキシャル層の表層部に、縮退している第二導電型のソース領域を形成する第４ｂのステップと、前記半導体エピタキシャル層の表層部の、前記縮退していない第一導電型のチャネル領域を形成した部位に、所定深さを有する溝を形成する第５ｂのステップと、少なくとも前記溝内における前記第一導電型のチャネル領域の表面にゲート絶縁膜を形成する第６ｂのステップと、前記溝内における前記ゲート絶縁膜の内側にゲート電極を形成する第７ｂのステップと、を備えたことを特徴とする。
【００２２】
【発明の効果】
請求項１に記載の発明によれば、ゲート電極に正の電圧を印加することで第一導電型チャネル領域の表層に高濃度の電子が誘起され電子濃度が非常に大きい縮退した状態となり、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。トンネル電流の大きさは第一導電型チャネル領域の表層に誘起される電子の濃度に依存するので、ドレイン電流はゲート電極に印加する電圧により制御することができる。
【００２３】
更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるので、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。また、素子の耐圧は、第二導電型のソース領域と第一導電型の半導体エピタキシャル層とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくすることができる。
【００２４】
以上より、請求項１に記載の発明によれば、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。
【００２５】
請求項２に記載の発明によれば、溝ゲート型構造としたことで、請求項１に記載した効果に加え、更に、より狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる。
【００２６】
請求項３に記載の発明によれば、第二導電型の低濃度ソース領域を、縮退した第二導電型のソース領域と接続するように設けたことで、素子の耐圧はこの第二導電型の低濃度ソース領域と第一導電型の半導体エピタキシャル層とのＰＮ接合のアバランシェブレークダウンで決まるように設計でき、破壊耐量をより大きなものにできる。
【００２７】
請求項４に記載の発明によれば、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に電圧を印加しない場合は、第一導電型のチャネル領域の電子濃度は、第二導電型のソース領域にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、第一導電型のチャネル領域と第二導電型のソース領域は逆方向バイアスになり、ソース・ドレイン間には電流が流れない。
【００２８】
一方でゲート電極に正の電圧を印加すると、第一導電型チャネル領域の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した状態が実現され、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。また、トンネル電流の大きさは第一導電型チャネル領域の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極に印加する電圧により制御できる。
【００２９】
以上より、請求項４に記載の発明によれば、電界効果トランジスタのスイッチング機能を、ＭＯＳゲートの印加電圧により効果的に行うことができる。
【００３０】
請求項５に記載の発明によれば、縦型構造の電力用トランジスタを作製できるので、横型構造と比較して、より狭い表面積で低オン抵抗化ができる。
【００３１】
請求項６に記載の発明によれば、ワイドバンドギャップ半導体基板として、最大絶縁破壊電界が珪素と比較して一桁も大きいＳｉＣからなるものを用いるので、電気的な耐圧特性に優れ、高耐圧化が容易となる。
【００３２】
請求項７に記載の発明方法によれば、プレーナ型の電界効果トランジスタを容易に作製することができる。
【００３３】
請求項８に記載の発明方法によれば、ゲート溝型電界効果トランジスタを容易に作成することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。なお、本実施形態では、ゲート絶縁膜上にポリシリコン電極を形成するＭＩＳ型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたＭＥＳＦＥＴ型とすることも可能である。
【００３５】
また、以下では、第一導電型としてＮ型、第二導電型としてＰ型を例に説明する。更に、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【００３６】
［第１の実施形態；プレーナ型パワートンネル電界効果トランジスタ（その１）］
図１は、本発明の、第１の実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの、単位セルの断面図である。
【００３７】
同図に示すように、ドレイン領域となるＮ+型ＳｉＣ基板１１上に、Ｎ-型エピタキシャル領域２１が積層されたウエハにおいて、Ｎ-型エピタキシャル領域２１の所定の領域に、縮退した（即ち、フェルミ準位が価電子帯にあるように不純物密度が多くなっている）Ｐ++型のソース領域１１０が形成されている。
【００３８】
同様に、Ｎ-型エピタキシャル領域２１の所定の領域に、縮退していないＮ+型チャネル領域１００が形成されている。また、Ｎ+型チャネル領域１００の表面には、ゲート絶縁膜５１を介してゲート電極６１が配置され、ゲート電極６１は層間絶縁膜７１にて覆われている。ここで、Ｎ+チャネル領域１００は、ゲート電極６１に正の電圧を印加した時、チャネル領域１００の表層に、電子濃度が非常に大きい縮退した状態が実現される程度の大きな不純物濃度となるように設計されている。
【００３９】
また、Ｐ++型ソース領域１１０上には、ソース電極８１が形成されるとともに、Ｎ+型ＳｉＣ基板１１の裏面にはドレイン電極９１が形成されている。
【００４０】
次に、本実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの製造方法の一例を、図２（ａ）〜（ｃ）、図３（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００４１】
まず、図２（ａ）の工程では、Ｎ+型ＳｉＣ基板１１の上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピタキシャル領域２１を形成する（第１ａのステップ）。
【００４２】
次いで、同図（ｂ）の工程では、マスク材１３０を用いて、Ｎ-型ＳｉＣエピタキシャル領域２１の所定の領域に、例えば、１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮退していない）チャネル領域１００を形成する（第２ａのステップ）。この際、総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物としては、燐の他に窒素、ヒ素等を用いてもよい。
【００４３】
図２（ｃ）の工程では、マスク材１３１を用いて、例えば、１００〜１０００℃の高温でアルミニウムイオンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ++型（縮退している）ソース領域１１０を形成する（第３ａのステップ）。この際、総ドーズ量は、例えば、１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００４４】
なお、この例ではＮ+型チャネル領域１００を形成するための燐イオン注入を先に行ったが、Ｐ++型ソース領域１１０を形成するためのアルミニウムイオン注入を先に行った後に、Ｎ+型チャネル領域１００を形成するための燐イオン注入を行うようにすることも可能である。
【００４５】
次いで、図３（ｄ）の工程では、例えば、１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００４６】
図３（ｅ）の工程では、Ｎ+型チャネル領域１００の上面を含むエピタキシャル領域２１の表面にゲート絶縁膜５１を、例えば、９００〜１３００℃での熱酸化により形成する（第４ａのステップ）。その後、例えばポリシリコンによりゲート電極６１を形成する（第５ａのステップ）。
【００４７】
図３（ｆ）の工程では、ＳｉＣ基板１１裏面にドレイン電極９１として金属膜を蒸着する。また、層間絶縁膜７１を形成した後にコンタクトホールを開孔し、Ｐ++型ソース領域１１０上にソース電極８１を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。このような手順により、図１に示した電界効果トランジスタが完成する。
【００４８】
図４は、上記した電界効果トランジスタにおける電子の流れを模式的に示す説明図であり、以下、同図を参照して、この電界効果トランジスタの動作について説明する。
【００４９】
図４（ａ）は、電界効果トランジスタがオフ時の状態を示しており、ドレイン電極９１とソース電極８１との間に電圧が印加された状態で、ゲート電極６１に電圧が印加されない場合は、Ｎ+型チャネル領域１００の電子濃度は、Ｐ++型ソース領域１１０にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、チャネル領域１００とソース領域１１０は、ドレイン電極９１に印加された電圧で逆方向バイアスになり、ソース・ドレイン間には電流が流れない。
【００５０】
なお、このとき素子の耐圧は、Ｐ++型ソース領域１１０とＮ-型エピタキシャル領域２１間のＰＮ接合のアバランシェブレークダウンで決まり、ゲート絶縁膜にかかる電界は、ＰＮ接合部から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【００５１】
一方で、図４（ｂ）に示すように、ゲート電極６１に正の電圧を印加すると、Ｎ+型チャネル領域１００の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した領域１７０が形成され、この縮退した領域１７０とＰ++型ソース領域１１０間のＰＮ接合境界にできる空乏層の幅も１０ｎｍ程度の薄さとなる。この空乏層を電子がトンネル現象で通過できるようになるため、チャネル領域１００からソース領域１１０へと、トンネル効果による大きなトンネル電流を流すことができる。
【００５２】
その結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。
【００５３】
特に本発明の方法を適用することにより、ゲート電極６１に正の電圧を印加することで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。トンネル電流の大きさは、Ｎ+型チャネル領域１００の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極６１に印加する電圧により制御することができる。
【００５４】
更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるため、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。更に、素子の耐圧は、Ｐ++型ソース領域１１０と、Ｎ-型エピタキシャル層２１との間の、ＰＮ接合のアバランシェブレークダウンで決まるように設計することができるため、破壊耐量を大きくでき、ドレイン耐圧が高い。
【００５５】
［第２の実施形態；ゲート溝型パワートンネル電界効果トランジスタ］
図５は、本発明の第２の実施形態に係るＳｉＣゲート溝型パワートンネル電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるＮ+型ＳｉＣ基板１２上に、Ｎ-型エピタキシャル領域２２が積層されたウエハにおいて、エピタキシャル領域２２の一主面の所定の領域には溝１４０が形成されている。そして、この溝１４０に沿って、縮退していないＮ+型チャネル領域１０１が形成される。
【００５６】
また、エピタキシャル領域２２の所定の領域に、縮退した（即ち、フェルミ準位が価電子帯にあるように不純物密度が多くなっている）Ｐ++型ソース領域１１１が、Ｎ+型チャネル領域１０１と接続されるように形成されている。更に、溝１４０にはゲート絶縁膜５２を介してゲート電極６２が埋め込まれ、該ゲート電極６２は、層間絶縁膜７２にて覆われている。Ｐ++型ソース領域１１１上にはソース電極８２が形成される。そして、Ｎ+型ＳｉＣ基板１２の裏面にはドレイン電極９２が形成されている。
【００５７】
次に、本実施形態に係るＳｉＣゲート溝型パワートンネル電界効果トランジスタの製造方法の一例を、図６（ａ）〜（ｃ）、図７（ｄ）〜（ｆ）に示す断面図を参照しながら説明する。
【００５８】
まず、図６（ａ）の工程では、Ｎ+型ＳｉＣ基板１２の上に、例えば、不純物濃度が１Ｅ１４〜１Ｅ１８／ｃｍ3、厚さが１〜１００μｍのＮ-型ＳｉＣエピタキシャル領域２２が形成される（第１ｂのステップ）。
【００５９】
図６（ｂ）の工程では、マスク材１３２を用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の領域に、例えば１００〜１０００℃の高温で、ほう素イオンを１００〜５ＭｅＶの加速電圧で多段注入し、Ｐ-型（低濃度）ソース領域１２０を形成する（第２ｂのステップ）。総ドーズ量は、例えば１Ｅ１３〜１Ｅ１６／ｃｍ2である。Ｐ型不純物としては、ほう素の他にアルミニウム、ガリウムなどを用いてもよい。
【００６０】
図６（ｃ）の工程では、マスク材１３３を用いて、Ｎ-型ＳｉＣエピタキシャル領域２２の所定の領域に、例えば１００〜１０００℃の高温で燐イオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｎ+型（縮退していない）チャネル領域１０１を形成する（第３ｂのステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１６／ｃｍ2である。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００６１】
図７（ｄ）の工程では、例えば１００〜１０００℃の高温でアルミニウムイオンを１００〜３ＭｅＶの加速電圧で多段注入し、Ｐ++型（縮退している）ソース領域１１１を形成する（第４ｂのステップ）。総ドーズ量は、例えば１Ｅ１４〜１Ｅ１７／ｃｍ2である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００６２】
その後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化する。
【００６３】
なお、この例では、Ｐ-型ソース領域１２０→Ｎ+型チャネル領域１０１→Ｐ++型ソース領域１１１の順に形成したが、各領域の形成順序はこれに限定されるものではない。
【００６４】
図７（ｅ）の工程では、マスク材１３４を用いてＰ++ソース領域１１１の一主面の所定の領域に、深さ方向にＮ+型チャネル領域１０１を貫通してＮ-型ＳｉＣエピタキシャル領域２２に達するように、例えば０．１〜５μｍの深さの溝１４０を形成する（第５ｂのステップ）。なお、溝１４０の底面は曲面であってもよいし、溝の断面形状はＶ字型溝のように底面が無い形状であってもよい。
【００６５】
図７（ｆ）の工程では、溝１４０の表面にゲート絶縁膜５２を例えば９００〜１３００℃での熱酸化により形成する（第６ｂのステップ）。次に、例えばポリシリコンによりゲート電極６２を形成する（第７ｂのステップ）。その後、特に図示しないが、ＳｉＣ基板１２裏面にドレイン電極９２として金属膜を蒸着する。また、層間絶縁膜７２を形成した後にコンタクトホールを開孔し、Ｐ++型ソース領域１１１上にソース電極８２（図５参照）を形成する。そして、例えば６００〜１４００℃程度で熱処理してオーミック電極とする。こうして、図５に示した電界効果トランジスタが完成する。
【００６６】
次に、この電界効果トランジスタの動作について説明する。図８は、第２の実施形態に係る電界効果トランジスタの、電子の流れを模式的に示す説明図であり、同図（ａ）はオフ時、（ｂ）はオン時の状態を示している。ドレイン電極９２とソース電極８２との間に電圧が印加された状態で、ゲート電極６２に電圧が印加されない場合には、図８（ａ）に示すように、Ｎ+型チャネル領域１０１の電子濃度は、Ｐ++型ソース領域１１１にトンネル電流を流すことができるほど十分に高くない（縮退していない）ので、チャネル領域１０１とソース領域１１１はドレイン電極９２に印加された電圧で逆方向バイアスとなり、ソース・ドレイン間には電流が流れない。
【００６７】
このとき、素子の耐圧は、Ｐ-型ソース領域１２０とＮ-型エピタキシャル領域２２間のＰＮ接合のアバランシェブレークダウンで決まる。特に、溝底部のゲート絶縁膜にかかる電界はＰＮ接合部から伸びる空乏層によってシールドされるから、ドレイン耐圧が高い。
【００６８】
他方、ゲート電極６２に正の電圧を印加すると、図８（ｂ）に示すように、Ｎ+型チャネル領域１０１の表層に高濃度の電子が誘起されて電子濃度が非常に大きい縮退した領域１７１が形成され、この縮退した領域１７１とＰ++型ソース領域１１１間のＰＮ接合境界にできる空乏層の幅も１０ｎｍ程度の薄さとなり、この空乏層を電子がトンネル現象で通過できるようになる。よって、チャネル領域１０１からソース領域１１１へと、トンネル効果による大きなトンネル電流を流すことができる。
【００６９】
その結果、ノーマリーオフの電圧駆動型で、チャネル領域の抵抗が極めて小さい低オン抵抗の高耐圧電界効果トランジスタを得ることができる。特に、本発明により、ゲート電極６２に正の電圧を印加することで、半導体表層におけるＰ+／Ｎ+接合でのトンネル現象を利用し、ドレイン・ソース間にトンネル効果による大きなトンネル電流を流すことができる。
【００７０】
トンネル電流の大きさはＮ+型チャネル領域１０１の表層に誘起される電子の濃度に依存するため、ドレイン電流はゲート電極６２に印加する電圧により制御できる。更に、このトンネル電流は、酸化膜／ＳｉＣ界面からの影響が少なく、また、通常のＰＮ接合の注入による拡散電流と同等であるため、反転型のチャネルと比較して飛躍的にチャネル抵抗を低減することができる。
【００７１】
また、素子の耐圧は、Ｐ-型ソース領域１２０とＮ-型エピタキシャル層２２とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を大きくできドレイン耐圧が高い。
【００７２】
また、このような溝ゲート型構造を採用することで、第１の実施形態と比較してより狭い表面積で低オン抵抗化することができ、高いチャネル密度とすることができる。
【００７３】
［第３の実施形態；プレーナ型パワートンネル電界効果トランジスタ（その２）］
図９は、本発明の第３の実施形態に係るＳｉＣプレーナ型パワートンネル電界効果トランジスタの単位セルの断面図である。構造上、図１に示した第１の実施形態と異なるところは、Ｐ++型ソース領域の下部にＰ-型（低濃度）ソース領域１２１を配置したことである。このＰ-型ソース領域１２１を設けたことで、素子の耐圧は、Ｐ-型ソース領域１２１とＮ-型エピタキシャル層２３とのＰＮ接合のアバランシェブレークダウンで決まるように設計できるため、破壊耐量を第１の実施形態に示した電界効果トランジスタと比較し、より大きくすることができる。
【００７４】
なお、炭化珪素（ＳｉＣ）には、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなど非常に多くのポリタイプがあるが、この発明において半導体基板として使用する炭化珪素はＳｉＣであれば、Ｓｉ上に３Ｃ−ＳｉＣがある構造、６Ｈ−ＳｉＣや４Ｈ−ＳｉＣの上に３Ｃ−ＳｉＣがある構造でもよい。
【００７５】
また、本実施形態では、ドレイン電極をＮ+型ＳｉＣ基板裏面に配置する縦型構造の電界効果トランジスタで説明したが、ドレイン電極を、ソース電極が設置してある面と同一の面に形成する横型構造としてもよい。
【００７６】
更に、上述した各実施形態では、Ｓｉ（珪素）よりもバンドギャップの広い半導体として、ＳｉＣ（炭化珪素）を例に説明したが、本発明はこれに限定されるものではなく、ＧａＮや、ダイヤモンド等の材料を用いることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る電界効果トランジスタの製造工程を示す第１の説明図である。
【図３】（ｄ）〜（ｆ）は、第１の実施形態に係る電界効果トランジスタの製造工程を示す第２の説明図である。
【図４】第１の実施形態に係る電界効果トランジスタの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【図５】本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る電界効果トランジスタの製造工程を示す第１の説明図である。
【図７】（ｄ）〜（ｆ）は、第２の実施形態に係る電界効果トランジスタの製造工程を示す第２の説明図である。
【図８】第２の実施形態に係る電界効果トランジスタの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【図９】本発明の第３の実施形態に係る電界効果トランジスタの構成を示す断面図である。
【図１０】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの構成を示す断面図である。
【図１１】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの、電流の流れを模式的に示す説明図であり、（ａ）はオフ時、（ｂ）はオン時の状態を示す。
【符号の説明】
１０，１１，１２，１３ Ｎ+型ＳｉＣ基板
２０，２１，２２，２３ Ｎ-型ＳｉＣエピタキシャル領域
３０ Ｐ-型ベース領域
４０ Ｎ+型ベース領域
５０，５１，５２，５３ ゲート絶縁膜
６０，６１，６２，６３ ゲート電極
７０，７１，７２，７３ 層間絶縁膜
８０，８１，８２，８３ ソース電極
９０，９１，９２，９３ ドレイン電極
１００，１０１，１０２ Ｎ+型（縮退していない）チャネル領域
１１０，１１１，１１２ Ｐ++型（縮退している）ソース領域
１２０，１２１ Ｐ-型（低濃度）ソース領域
１３０，１３１，１３２，１３３，１３４ マスク材
１４０ 溝
１５０ チャネル領域
１６０，１６１，１６２ 空乏層
１７０，１７１ Ｎ++（縮退している）領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a field effect transistor using a wide band gap semiconductor such as silicon carbide and a method for manufacturing the same, and more particularly to a technique for reducing on-resistance.
[0002]
[Prior art]
Silicon carbide (hereinafter, referred to as SiC) has a wide band gap, and a maximum breakdown electric field is one digit larger than that of silicon (hereinafter, referred to as Si). Further, the natural oxide of SiC is SiOTwoThus, a thermal oxide film can be easily formed on the surface of silicon carbide by the same method as Si.
[0003]
For this reason, SiC is expected to be a very excellent material when used as a high-speed / high-voltage switching element used in, for example, electric vehicles, particularly as a high-power uni / bipolar element.
[0004]
In general, two types of power FETs having a MOS structure, in particular, a trench gate type MOSFET and a planar type MOSFET are used as such a power semiconductor element. The trench gate type MOSFET structure can reduce the on-resistance with a smaller surface area than the planar type MOSFET and can achieve a high channel density. Therefore, in a device using Si, the trench gate type MOSFET structure is not used. It had excellent properties.
[0005]
However, when a trench gate type power MOSFET is made of SiC, the breakdown electric field of SiC is one order of magnitude larger than that of Si, so that the electric field concentrates on the gate insulating film at the bottom of the groove to reach the insulation electric field, and the semiconductor reaches the insulation electric field. This causes a problem that the element is destroyed beforehand. In addition, there is a problem in that the side wall of the groove formed by dry etching, that is, the channel formation surface is damaged by ion etching, so that the MOS interface characteristics are deteriorated and the channel resistance is increased (Japanese Patent Application No. 10-103,197). -308510).
[0006]
Therefore, the planar MOSFET structure has attracted attention again as an SiC power transistor element. FIG. 10 is a cross-sectional view showing the structure of a conventional SiC planar MOSFET, in which a high concentration N+N on a wide band gap semiconductor substrate 10 made of SiC-An epitaxial region 20 of type SiC is formed.
[0007]
In a predetermined region in the surface portion of the epitaxial region 20, P-Mold base region 30 and N+A mold source region 40 is formed. Also, N-A gate electrode 60 is arranged on type SiC epitaxial region 20 via a gate insulating film 50, and this gate electrode 60 is covered with an interlayer insulating film 70. P-Mold base region 30 and N+The source electrode 80 is formed so as to be in contact with the+On the back surface of the type SiC substrate 10, a drain electrode 90 is formed.
[0008]
FIGS. 11A and 11B are explanatory diagrams schematically showing the flow of current in the planar MOSFET. FIG. 11A shows an off state, and FIG. 11B shows an on state.
[0009]
When a positive voltage is applied to the gate electrode 60 in a state where a voltage is applied between the drain electrode 90 and the source electrode 80 as shown in FIG.-An inversion type channel region 150 is formed in the surface layer of the mold base region 30, and electrons can flow from the drain electrode 90 to the source electrode 80.
[0010]
In addition, as shown in FIG. 3A, by removing the voltage applied to the gate electrode 60, the drain electrode 90 and the source electrode 80 are electrically insulated. This indicates a switching function. At this time, the breakdown voltage of the element is P-Mold base region 30 and N-The electric field applied to the gate insulating film is determined by the avalanche breakdown (avalanche breakdown) of the PN junction between the p-type epitaxial regions 20 and is shielded by the depletion layer (see reference numeral 160 in FIG. 11A) extending from the PN junction. , The drain withstand voltage is high.
[0011]
[Problems to be solved by the invention]
However, it is known that the SiC planar MOSFET as shown in FIG. 10 has an imperfect crystal structure at the interface between the gate insulating film 50 and the inversion type channel region 150, that is, a large amount of interface states. (VV Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys, Stat. Sol. (A) 162 (1997) 321.).
[0012]
Therefore, a large amount of interface states exist in the inversion channel in the surface layer of the channel region 150 formed by applying a voltage to the gate electrode 60, and these work as electron traps, so that channel mobility can be increased. However, as a result, there is a problem that the on-resistance of the SiC planar MOSFET increases.
[0013]
The present invention has been made to solve such a conventional problem, and an object of the present invention is to provide a high withstand voltage field effect transistor having low on-resistance. In particular, it is an object of the present invention to provide a normally-off voltage-driven type high-breakdown-voltage field-effect transistor having extremely low resistance in a channel region, which is intended for a wide gap semiconductor device.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, an invention according to claim 1 is a field effect transistor having a wide band gap semiconductor substrate made of a semiconductor having a wider band gap than silicon, wherein the field effect transistor is formed on the wide band gap semiconductor substrate, A first conductivity type semiconductor epitaxial layer having an impurity concentration lower than that of the bandgap semiconductor substrate, and a non-degenerate first conductivity type channel region formed in a predetermined region of a surface layer portion of the semiconductor epitaxial layer and having a predetermined depth. And formed in a predetermined region of a surface layer portion of the semiconductor epitaxial layer so as to be connected to the channel region,Formed to a position deeper than the channel regionA source region of the degenerated second conductivity type, a gate insulating film formed on a surface of the channel region, and a gate electrode formed on the gate insulating film.
[0015]
According to a second aspect of the present invention, in a field effect transistor having a wide bandgap semiconductor substrate made of a semiconductor having a bandgap wider than silicon, the field effect transistor is formed on the wide bandgap semiconductor substrate and lower than the wide bandgap semiconductor substrate. A semiconductor epitaxial layer of an impurity concentration, a first conductivity type, a groove formed in a predetermined region of a surface portion of the semiconductor epitaxial layer and having a predetermined depth, and a predetermined region of the semiconductor epitaxial layer along the groove. A non-degenerate first conductivity type channel region having a predetermined depth and a predetermined region of a surface layer portion of the semiconductor epitaxial layer are formed so as to be connected to the channel region and have a predetermined depth. A degenerated second conductivity type source region;Under the degenerated second conductivity type source region, a second conductivity type low concentration source region formed to a position deeper than the channel region,At least a gate insulating film formed on the surface of the channel region in the trench and a gate electrode formed inside the gate insulating film in the trench.
[0016]
The invention according to claim 3 is:In a field effect transistor having a wide band gap semiconductor substrate made of a semiconductor having a band gap wider than silicon, a first conductivity type semiconductor formed on the wide band gap semiconductor substrate and having an impurity concentration lower than that of the wide band gap semiconductor substrate An epitaxial layer, a non-degenerate channel region of a first conductivity type formed in a predetermined region of a surface portion of the semiconductor epitaxial layer and having a predetermined depth, and a channel region formed in a predetermined region of the surface portion of the semiconductor epitaxial layer. And a degenerated second conductivity type source region having a predetermined depth and a lower side than the first conductivity type channel region below the degenerated second conductivity type source region. A low-concentration source region of the second conductivity type formed up to the position, and formed on the surface of the channel region. A gate insulating film, with a gate electrode formed on the gate insulating filmIt is characterized by the following.
[0017]
The invention described in claim 4 isThe non-degenerate channel region of the first conductivity type has, when a positive voltage is applied to the gate electrode, an impurity concentration on the surface of the channel region that is such that a degenerated state with a very large electron concentration is realized. Be doneIt is characterized by the following.
[0018]
The invention described in claim 5 is characterized in that a drain electrode is formed on the back surface of the wide band gap semiconductor substrate.
[0019]
According to a sixth aspect of the present invention, the wide band gap semiconductor substrate is made of a silicon carbide semiconductor.
[0020]
The invention according to claim 7 is a method for manufacturing a field-effect transistor having a wide bandgap semiconductor substrate made of a semiconductor having a wider bandgap than silicon, wherein the widebandgap semiconductor substrate is Forming a first conductivity type semiconductor epitaxial layer having a low impurity concentration, and a non-degenerate first conductivity type channel region having a predetermined depth in a predetermined region of a surface portion of the semiconductor epitaxial layer. Forming a degenerated second conductivity type source region having a predetermined depth in a predetermined region of a surface portion of the semiconductor epitaxial layer so as to be connected to the channel region. Forming a gate insulating film on the surface of the channel region; Characterized by comprising the the steps of 5a forming a gate electrode on the over gate insulating film.
[0021]
The invention according to claim 8 is a method of manufacturing a field-effect transistor having a wide band gap semiconductor substrate made of a semiconductor having a band gap wider than that of silicon. Forming a first conductivity type semiconductor epitaxial layer having a low impurity concentration, and a second conductivity type low concentration source region having a predetermined depth in a predetermined region of a surface layer portion of the semiconductor epitaxial layer. Forming 2b and forming a non-degenerate first conductivity type channel region having a predetermined depth in a predetermined region of the semiconductor epitaxial layer so as to be connected to the low-concentration source region. And a degenerate source region of the second conductivity type in a surface portion of the semiconductor epitaxial layer. Forming a groove having a predetermined depth in a portion of the surface layer portion of the semiconductor epitaxial layer where the non-degenerate channel region of the first conductivity type is formed; and A 6b step of forming a gate insulating film at least on the surface of the channel region of the first conductivity type in the groove, and a 7b step of forming a gate electrode inside the gate insulating film in the groove. It is characterized by having.
[0022]
【The invention's effect】
According to the first aspect of the present invention, when a positive voltage is applied to the gate electrode, high-concentration electrons are induced in the surface layer of the first conductivity type channel region, and the electron concentration becomes extremely large, so that the semiconductor is in a degenerated state. P on the surface+/ N+By utilizing the tunnel phenomenon at the junction, a large tunnel current due to the tunnel effect can flow between the drain and the source. Since the magnitude of the tunnel current depends on the concentration of electrons induced in the surface layer of the first conductivity type channel region, the drain current can be controlled by the voltage applied to the gate electrode.
[0023]
Further, since this tunnel current has little influence from the oxide film / SiC interface and is equivalent to a diffusion current caused by injection of a normal PN junction, the channel resistance is dramatically reduced as compared with the inversion type channel. can do. Further, the breakdown voltage of the device can be designed to be determined by the avalanche breakdown of the PN junction between the source region of the second conductivity type and the semiconductor epitaxial layer of the first conductivity type, so that the breakdown strength can be increased.
[0024]
As described above, according to the first aspect of the present invention, it is possible to obtain a normally-off voltage-driven type high-breakdown-voltage field-effect transistor having a low on-resistance and an extremely small resistance in a channel region.
[0025]
According to the second aspect of the present invention, in addition to the effect described in the first aspect, the on-resistance can be further reduced with a smaller surface area and the channel density can be increased by employing the trench gate type structure. .
[0026]
According to the invention described in claim 3,By providing the low-concentration source region of the second conductivity type so as to be connected to the source region of the degenerated second conductivity type, the withstand voltage of the device is reduced by the low-concentration source region of the second conductivity type and the first conductivity type. It can be designed to be determined by the avalanche breakdown of the PN junction with the semiconductor epitaxial layer, and the breakdown strength can be further increased.
[0027]
According to the invention described in claim 4, in a state where a voltage is applied between the drain electrode and the source electrode, when no voltage is applied to the gate electrode, the electron concentration of the channel region of the first conductivity type is: The channel region of the first conductivity type and the source region of the second conductivity type are reverse-biased because they are not high enough (not degenerate) to allow a tunnel current to flow through the source region of the second conductivity type, No current flows between the source and the drain.
[0028]
On the other hand, when a positive voltage is applied to the gate electrode, high-concentration electrons are induced in the surface layer of the first-conductivity-type channel region, and a degenerate state in which the electron concentration is extremely large is realized. A large tunnel current can flow. Further, since the magnitude of the tunnel current depends on the concentration of electrons induced in the surface layer of the first conductivity type channel region, the drain current can be controlled by the voltage applied to the gate electrode.
[0029]
From the above,According to the invention described in claim 4,The switching function of the field effect transistor can be effectively performed by the voltage applied to the MOS gate.
[0030]
According to the fifth aspect of the present invention, a power transistor having a vertical structure can be manufactured, so that the on-resistance can be reduced with a smaller surface area as compared with a horizontal structure.
[0031]
According to the invention described in claim 6, since the wide band gap semiconductor substrate is made of SiC whose maximum breakdown electric field is one order of magnitude larger than that of silicon, it has excellent electric breakdown voltage characteristics and high breakdown voltage. It becomes easy.
[0032]
According to the method of the present invention, a planar type field effect transistor can be easily manufactured.
[0033]
According to the method of the present invention, a gate trench type field effect transistor can be easily manufactured.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the present embodiment, an MIS field effect transistor in which a polysilicon electrode is formed on a gate insulating film will be described as an example. However, a MESFET type using a Schottky metal for the gate electrode can be used.
[0035]
Hereinafter, an N-type first conductivity type and a P-type second conductivity type will be described as examples. Further, it goes without saying that the present invention includes modifications without departing from the gist of the present invention.
[0036]
[First Embodiment; Planar Type Power Tunnel Field Effect Transistor (Part 1)]
FIG. 1 is a sectional view of a unit cell of a SiC planar power tunnel field effect transistor according to a first embodiment of the present invention.
[0037]
As shown in FIG.+N-type SiC substrate 11-N-type epitaxial region 21-In a predetermined region of the p-type epitaxial region 21, degenerated (that is, the impurity density is increased so that the Fermi level is in the valence band) P++A mold source region 110 is formed.
[0038]
Similarly, N-The non-degenerate N+A mold channel region 100 is formed. Also, N+On the surface of the mold channel region 100, a gate electrode 61 is disposed via a gate insulating film 51, and the gate electrode 61 is covered with an interlayer insulating film 71. Where N+The channel region 100 is designed such that when a positive voltage is applied to the gate electrode 61, the surface layer of the channel region 100 has a high impurity concentration such that a degenerated state with a very high electron concentration is realized. .
[0039]
Also, P++On the source region 110, a source electrode 81 is formed and N+A drain electrode 91 is formed on the back surface of the type SiC substrate 11.
[0040]
Next, an example of a method of manufacturing the SiC planar type power tunnel field effect transistor according to the present embodiment will be described with reference to cross-sectional views shown in FIGS. 2 (a) to 2 (c) and 3 (d) to 3 (f). explain.
[0041]
First, in the step of FIG.+On the SiC substrate 11, for example, the impurity concentration is 1E14 to 1E18 / cm.Three, N having a thickness of 1 to 100 μm-The type SiC epitaxial region 21 is formed (step 1a).
[0042]
Next, in the step of FIG.-For example, phosphorus ions are injected into a predetermined region of the SiC epitaxial region 21 at a high temperature of 100 to 1000 ° C. at an accelerating voltage of 100 to 3 MeV in a multistage manner.+A mold (non-degenerate) channel region 100 is formed (step 2a). At this time, the total dose is, for example, 1E14 to 1E16 / cm.TwoIt is. As the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
[0043]
In the step of FIG. 2C, aluminum ions are multi-stage implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 100 to 5 MeV using the mask material 131,++Forming (degenerate) source region 110 is formed (step 3a). At this time, the total dose is, for example, 1E14 to 1E17 / cm.TwoIt is. As the P-type impurity, boron, gallium, or the like may be used in addition to aluminum.
[0044]
In this example, N+Ion implantation for forming the p-type channel region 100 was performed first.++After performing aluminum ion implantation for forming the mold source region 110 first,+It is also possible to perform phosphorus ion implantation for forming the mold channel region 100.
[0045]
Next, in the step of FIG. 3D, for example, heat treatment at 1000 to 1800 ° C. is performed to activate the implanted impurities.
[0046]
In the step of FIG.+A gate insulating film 51 is formed on the surface of the epitaxial region 21 including the upper surface of the mold channel region 100 by, for example, thermal oxidation at 900 to 1300 ° C. (Step 4a). Thereafter, a gate electrode 61 is formed of, for example, polysilicon (step 5a).
[0047]
In the step of FIG. 3F, a metal film is deposited as a drain electrode 91 on the back surface of the SiC substrate 11. After the interlayer insulating film 71 is formed, a contact hole is opened,++A source electrode 81 is formed on the mold source region 110. Then, for example, heat treatment is performed at about 600 to 1400 ° C. to form an ohmic electrode. According to such a procedure, the field-effect transistor shown in FIG. 1 is completed.
[0048]
FIG. 4 is an explanatory diagram schematically showing the flow of electrons in the above-described field-effect transistor. Hereinafter, the operation of this field-effect transistor will be described with reference to FIG.
[0049]
FIG. 4A shows a state in which the field effect transistor is off. When a voltage is applied between the drain electrode 91 and the source electrode 81 and no voltage is applied to the gate electrode 61, N+The electron concentration of the p-type channel region 100 is P++The channel region 100 and the source region 110 are reverse-biased by the voltage applied to the drain electrode 91 because they are not high enough (not degenerate) to allow tunnel current to flow through the source region 110. -No current flows between the drains.
[0050]
At this time, the breakdown voltage of the element is P++Mold source region 110 and N-The electric field applied to the gate insulating film is determined by the avalanche breakdown of the PN junction between the type epitaxial regions 21 and is shielded by the depletion layer extending from the PN junction, so that the drain breakdown voltage is high.
[0051]
On the other hand, when a positive voltage is applied to the gate electrode 61 as shown in FIG.+A high concentration of electrons is induced in the surface layer of the channel region 100 to form a degenerated region 170 having a very high electron concentration.++The width of the depletion layer formed at the PN junction boundary between the mold source regions 110 is also reduced to about 10 nm. Since electrons can pass through the depletion layer by a tunnel phenomenon, a large tunnel current due to a tunnel effect can flow from the channel region 100 to the source region 110.
[0052]
As a result, it is possible to obtain a normally-off voltage-driven type, low-on-resistance, high-breakdown-voltage field-effect transistor with extremely low resistance in the channel region.
[0053]
In particular, by applying the method of the present invention, by applying a positive voltage to the gate electrode 61, P+/ N+By utilizing the tunnel phenomenon at the junction, a large tunnel current due to the tunnel effect can flow between the drain and the source. The magnitude of the tunnel current is N+The drain current can be controlled by the voltage applied to the gate electrode 61 because it depends on the concentration of electrons induced in the surface layer of the mold channel region 100.
[0054]
Further, since this tunnel current has little influence from the oxide film / SiC interface and is equivalent to a diffusion current caused by injection of a normal PN junction, the channel resistance is dramatically reduced as compared with an inversion type channel. can do. Further, the withstand voltage of the element is P++Type source region 110 and N-Can be designed so as to be determined by the avalanche breakdown of the PN junction with the type epitaxial layer 21, so that the breakdown strength can be increased and the drain breakdown voltage is high.
[0055]
[Second Embodiment; Gate Trench Power Tunnel Field Effect Transistor]
FIG. 5 is a sectional view of a unit cell of a SiC gate trench type power tunnel field effect transistor according to the second embodiment of the present invention. As shown in FIG.+N on the SiC substrate 12-In the wafer on which the type epitaxial region 22 is stacked, a groove 140 is formed in a predetermined region on one main surface of the epitaxial region 22. Then, along the groove 140, N which is not degenerated+A mold channel region 101 is formed.
[0056]
In a predetermined region of the epitaxial region 22, degenerated P (ie, the impurity density is increased so that the Fermi level is in the valence band).++The type source region 111 is N+It is formed so as to be connected to the mold channel region 101. Further, a gate electrode 62 is buried in the groove 140 via a gate insulating film 52, and the gate electrode 62 is covered with an interlayer insulating film 72. P++A source electrode 82 is formed on the mold source region 111. And N+A drain electrode 92 is formed on the back surface of the type SiC substrate 12.
[0057]
Next, an example of a method for manufacturing the SiC gate trench power tunnel field effect transistor according to the present embodiment will be described with reference to the cross-sectional views shown in FIGS. 6 (a) to 6 (c) and 7 (d) to 7 (f). I will explain it.
[0058]
First, in the step of FIG.+On the SiC substrate 12, for example, the impurity concentration is 1E14 to 1E18 / cm.Three, N having a thickness of 1 to 100 μm-A type SiC epitaxial region 22 is formed (step 1b).
[0059]
In the step of FIG. 6B, the mask material 132 is used to-In a predetermined region of the SiC type epitaxial region 22, boron ions are multistage-implanted at a high temperature of, for example, 100 to 1000 ° C. with an acceleration voltage of 100 to 5 MeV,-Form (low concentration) source region 120 is formed (step 2b). The total dose is, for example, 1E13 to 1E16 / cm.TwoIt is. As the P-type impurity, aluminum, gallium, or the like may be used in addition to boron.
[0060]
In the step of FIG. 6C, the mask material 133 is used to-In a predetermined region of the SiC type epitaxial region 22, phosphorus ions are implanted in multiple stages at a high temperature of, for example, 100 to 1000 ° C. and at an acceleration voltage of 100 to 3 MeV.+A mold (non-degenerate) channel region 101 is formed (step 3b). The total dose is, for example, 1E14 to 1E16 / cm.TwoIt is. As the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
[0061]
In the step of FIG. 7D, aluminum ions are multi-stagely implanted at a high temperature of, for example, 100 to 1000 ° C. and at an acceleration voltage of 100 to 3 MeV.++Form (degenerate) source region 111 is formed (step 4b). The total dose is, for example, 1E14 to 1E17 / cm.TwoIt is. As the P-type impurity, boron, gallium, or the like may be used in addition to aluminum.
[0062]
Thereafter, a heat treatment at, for example, 1000 to 1800 ° C. is performed to activate the implanted impurities.
[0063]
In this example, P-Mold source region 120 → N+Channel region 101 → P++Although the mold source regions 111 are formed in this order, the formation order of each region is not limited to this.
[0064]
In the step of FIG. 7E, P++In a predetermined region of one main surface of the source region 111, N+N through the die channel region 101-A groove 140 having a depth of, for example, 0.1 to 5 μm is formed so as to reach the type SiC epitaxial region 22 (step 5b). The bottom surface of the groove 140 may be a curved surface, or the cross-sectional shape of the groove may be a shape having no bottom surface, such as a V-shaped groove.
[0065]
In the process of FIG. 7F, the gate insulating film 52 is formed on the surface of the groove 140 by, for example, thermal oxidation at 900 to 1300 ° C. (Step 6b). Next, the gate electrode 62 is formed of, for example, polysilicon (step 7b). Thereafter, although not particularly shown, a metal film is deposited as a drain electrode 92 on the back surface of the SiC substrate 12. After the interlayer insulating film 72 is formed, a contact hole is opened,++A source electrode 82 (see FIG. 5) is formed on the mold source region 111. Then, for example, heat treatment is performed at about 600 to 1400 ° C. to form an ohmic electrode. Thus, the field effect transistor shown in FIG. 5 is completed.
[0066]
Next, the operation of the field effect transistor will be described. FIGS. 8A and 8B are explanatory diagrams schematically showing the flow of electrons in the field-effect transistor according to the second embodiment. FIG. 8A shows an off state, and FIG. 8B shows an on state. . When no voltage is applied to the gate electrode 62 while a voltage is applied between the drain electrode 92 and the source electrode 82, as shown in FIG.+The electron concentration of the channel region 101 is P++The channel region 101 and the source region 111 are reverse-biased by the voltage applied to the drain electrode 92 because they are not high enough (not degenerate) to allow a tunnel current to flow through the source region 111. No current flows between them.
[0067]
At this time, the breakdown voltage of the element is P-Mold source region 120 and N-It is determined by the avalanche breakdown of the PN junction between the type epitaxial regions 22. In particular, since the electric field applied to the gate insulating film at the bottom of the groove is shielded by the depletion layer extending from the PN junction, the drain withstand voltage is high.
[0068]
On the other hand, when a positive voltage is applied to the gate electrode 62, as shown in FIG.+A high concentration of electrons is induced in the surface layer of the channel region 101 to form a degenerated region 171 having a very high electron concentration.++The width of the depletion layer formed at the PN junction boundary between the mold source regions 111 is also reduced to about 10 nm, and electrons can pass through this depletion layer by a tunnel phenomenon. Therefore, a large tunnel current due to the tunnel effect can flow from the channel region 101 to the source region 111.
[0069]
As a result, it is possible to obtain a normally-off voltage-driven type, low-on-resistance, high-breakdown-voltage field-effect transistor with extremely low resistance in the channel region. In particular, by applying a positive voltage to the gate electrode 62 according to the present invention, P+/ N+By utilizing the tunnel phenomenon at the junction, a large tunnel current due to the tunnel effect can flow between the drain and the source.
[0070]
The magnitude of the tunnel current is N+The drain current can be controlled by the voltage applied to the gate electrode 62 because it depends on the concentration of electrons induced in the surface layer of the mold channel region 101. Further, since this tunnel current has little influence from the oxide film / SiC interface and is equivalent to a diffusion current due to injection of a normal PN junction, the channel resistance is dramatically reduced as compared with an inversion type channel. can do.
[0071]
The breakdown voltage of the element is P-Mold source region 120 and N-Can be designed so as to be determined by the avalanche breakdown of the PN junction with the type epitaxial layer 22, so that the breakdown strength can be increased and the drain withstand voltage is high.
[0072]
Further, by adopting such a trench gate type structure, it is possible to reduce the on-resistance with a smaller surface area as compared with the first embodiment, and to achieve a high channel density.
[0073]
Third Embodiment Planar Type Power Tunnel Field Effect Transistor (Part 2)
FIG. 9 is a sectional view of a unit cell of a SiC planar power tunnel field effect transistor according to the third embodiment of the present invention. The structure is different from the first embodiment shown in FIG.++P at the bottom of the mold source region-That is, a type (low concentration) source region 121 is arranged. This P-With the provision of the mold source region 121, the withstand voltage of the element is P-Type source region 121 and N-Since it can be designed so as to be determined by the avalanche breakdown of the PN junction with the type epitaxial layer 23, the breakdown strength can be made larger than that of the field effect transistor shown in the first embodiment.
[0074]
Note that silicon carbide (SiC) has a very large number of polytypes such as 3C-SiC, 4H-SiC, 6H-SiC, and 15R-SiC, but the silicon carbide used as a semiconductor substrate in the present invention is SiC. For example, a structure having 3C-SiC on Si or a structure having 3C-SiC on 6H-SiC or 4H-SiC may be used.
[0075]
In this embodiment, the drain electrode is N+Although the description has been given of the field-effect transistor having the vertical structure disposed on the back surface of the SiC substrate, the drain electrode may be formed on the same surface as the surface on which the source electrode is provided.
[0076]
Furthermore, in each of the above-described embodiments, SiC (silicon carbide) has been described as an example of a semiconductor having a wider band gap than Si (silicon). However, the present invention is not limited to this, and GaN, diamond, or the like may be used. It is also possible to use such a material.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of a field-effect transistor according to a first embodiment of the present invention.
FIGS. 2A to 2C are first explanatory views showing a manufacturing process of the field-effect transistor according to the first embodiment.
FIGS. 3D to 3F are second explanatory views illustrating the steps of manufacturing the field-effect transistor according to the first embodiment.
FIGS. 4A and 4B are explanatory diagrams schematically showing a current flow in the field-effect transistor according to the first embodiment, where FIG. 4A shows a state when the transistor is off and FIG.
FIG. 5 is a cross-sectional view illustrating a configuration of a field-effect transistor according to a second embodiment of the present invention.
FIGS. 6A to 6C are first explanatory views illustrating a manufacturing process of the field-effect transistor according to the second embodiment.
FIGS. 7D to 7F are second explanatory views showing the steps of manufacturing the field-effect transistor according to the second embodiment.
FIGS. 8A and 8B are explanatory diagrams schematically showing a current flow in the field-effect transistor according to the second embodiment, in which FIG. 8A shows an off state and FIG. 8B shows an on state.
FIG. 9 is a cross-sectional view illustrating a configuration of a field-effect transistor according to a third embodiment of the present invention.
FIG. 10 is a cross-sectional view showing a configuration of a conventional SiC planar MOSFET.
FIGS. 11A and 11B are explanatory diagrams schematically showing a current flow in a conventional SiC planar MOSFET, wherein FIG. 11A shows an off state and FIG. 11B shows an on state.
[Explanation of symbols]
10, 11, 12, 13 N+Type SiC substrate
20, 21, 22, 23 N-Type SiC epitaxial region
30 P-Type base area
40 N+Type base area
50, 51, 52, 53 Gate insulating film
60, 61, 62, 63 Gate electrode
70, 71, 72, 73 interlayer insulating film
80, 81, 82, 83 Source electrode
90, 91, 92, 93 Drain electrode
100, 101, 102 N+Type (non-degenerate) channel region
110,111,112 P++Type (degenerate) source area
120, 121 P-Type (low concentration) source region
130, 131, 132, 133, 134 Mask material
140 grooves
150 channel area
160, 161, 162 depletion layer
170,171 N++(Degenerate) area

Claims (8)

珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、
前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、
前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、
前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、前記チャネル領域よりも深い位置まで形成される縮退した第二導電型のソース領域と、
前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。In a field effect transistor having a wide band gap semiconductor substrate made of a semiconductor having a band gap wider than silicon,
A first conductivity type semiconductor epitaxial layer formed on the wide band gap semiconductor substrate and having a lower impurity concentration than the wide band gap semiconductor substrate;
A non-degenerate channel region of the first conductivity type formed in a predetermined region of the surface layer portion of the semiconductor epitaxial layer and having a predetermined depth,
A degenerated second conductivity type source region formed to connect to the channel region in a predetermined region of the surface layer portion of the semiconductor epitaxial layer, and formed to a position deeper than the channel region ;
A gate insulating film formed on the surface of the channel region, and a gate electrode formed on the gate insulating film;
A field-effect transistor comprising: 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、
前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層と、
前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、
前記溝に沿って、前記半導体エピタキシャル層の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、
前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続されるように形成され、所定深さを有する縮退した第二導電型のソース領域と、
前記縮退した第二導電型のソース領域の下側に、前記チャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、
少なくとも前記溝内における前記チャネル領域の表面に形成されたゲート絶縁膜と、
前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。In a field effect transistor having a wide band gap semiconductor substrate made of a semiconductor having a band gap wider than silicon,
A semiconductor epitaxial layer of the first conductivity type formed on the wide band gap semiconductor substrate and having an impurity concentration lower than that of the wide band gap semiconductor substrate,
A groove formed in a predetermined region of a surface portion of the semiconductor epitaxial layer and having a predetermined depth;
Along the trench, formed in a predetermined region of the semiconductor epitaxial layer, a non-degenerate first conductivity type channel region having a predetermined depth,
In a predetermined region of a surface layer portion of the semiconductor epitaxial layer, formed so as to be connected to the channel region, a degenerated second conductivity type source region having a predetermined depth,
Under the degenerated second conductivity type source region, a second conductivity type low concentration source region formed to a position deeper than the channel region,
A gate insulating film formed at least on the surface of the channel region in the trench;
A gate electrode formed inside the gate insulating film in the trench,
A field-effect transistor comprising: 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタにおいて、
前記ワイドバンドギャップ半導体基板上に形成され、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層と、
前記半導体エピタキシャル層の表層部の所定領域に形成され、所定深さを有する縮退していない第一導電型のチャネル領域と、
前記半導体エピタキシャル層の表層部の所定領域に前記チャネル領域と接続するように形成され、所定深さを有する縮退した第二導電型のソース領域と、
前記縮退した第二導電型のソース領域の下側に、前記第一導電型のチャネル領域よりも深い位置まで形成される第二導電型の低濃度ソース領域と、
前記チャネル領域の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。 In a field effect transistor having a wide band gap semiconductor substrate made of a semiconductor having a band gap wider than silicon,
A first conductivity type semiconductor epitaxial layer formed on the wide band gap semiconductor substrate and having a lower impurity concentration than the wide band gap semiconductor substrate;
A non-degenerate channel region of the first conductivity type formed in a predetermined region of the surface layer portion of the semiconductor epitaxial layer and having a predetermined depth,
A degenerated second conductivity type source region having a predetermined depth and formed to be connected to the channel region in a predetermined region of a surface portion of the semiconductor epitaxial layer,
Under the degenerated second conductivity type source region, a second conductivity type low concentration source region formed to a position deeper than the first conductivity type channel region,
A gate insulating film formed on the surface of the channel region, and a gate electrode formed on the gate insulating film;
A field-effect transistor comprising: 前記縮退していない第一導電型のチャネル領域は、
前記ゲート電極に正の電圧を印加したとき、前記チャネル領域表層に、電子濃度が非常に大きい縮退した状態が実現される程度の不純物濃度とされることを特徴とする請求項１〜請求項３のいずれか１項に記載の電界効果トランジスタ。 The non-degenerate channel region of the first conductivity type,
4. The semiconductor device according to claim 1 , wherein, when a positive voltage is applied to said gate electrode, said channel region surface layer has an impurity concentration such that a degenerate state having a very high electron concentration is realized. The field-effect transistor according to any one of the above items. 前記ワイドバンドギャップ半導体基板の裏面に、ドレイン電極を形成したことを特徴とする請求項１〜請求項４のいずれか１項に記載の電界効果トランジスタ。The field effect transistor according to claim 1, wherein a drain electrode is formed on a back surface of the wide band gap semiconductor substrate. 前記ワイドバンドギャップ半導体基板として、炭化珪素半導体からなるものを用いたことを特徴とする請求項１〜請求項５のいずれか１項に記載の電界効果トランジスタ。The field effect transistor according to claim 1, wherein a substrate made of a silicon carbide semiconductor is used as the wide band gap semiconductor substrate. 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、
前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の第一導電型の半導体エピタキシャル層を形成する第１ａのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第２ａのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、前記チャネル領域と接続するように、所定深さを有する縮退した第二導電型のソース領域を形成する第３ａのステップと、
前記チャネル領域の表面にゲート絶縁膜を形成する第４ａのステップと、前記ゲート絶縁膜の上にゲート電極を形成する５ａのステップと、
を備えたことを特徴とする電界効果トランジスタの製造方法。In a method of manufacturing a field-effect transistor having a wide bandgap semiconductor substrate made of a semiconductor having a bandgap wider than silicon,
Forming a first conductivity type semiconductor epitaxial layer having a lower impurity concentration than the wide band gap semiconductor substrate on the wide band gap semiconductor substrate;
2a step of forming a non-degenerate first conductivity type channel region having a predetermined depth in a predetermined region of a surface portion of the semiconductor epitaxial layer;
3a step of forming a degenerated second conductivity type source region having a predetermined depth in a predetermined region of a surface portion of the semiconductor epitaxial layer so as to be connected to the channel region;
4a forming a gate insulating film on the surface of the channel region, and 5a forming a gate electrode on the gate insulating film;
A method for manufacturing a field-effect transistor, comprising: 珪素よりバンドギャップの広い半導体からなるワイドバンドギャップ半導体基板を有する電界効果トランジスタを製造する方法において、
前記ワイドバンドギャップ半導体基板上に、該ワイドバンドギャップ半導体基板よりも低い不純物濃度の、第一導電型の半導体エピタキシャル層を形成する第１ｂのステップと、
前記半導体エピタキシャル層の表層部の所定領域に、所定深さを有する第二導電型の低濃度ソース領域を形成する第２ｂのステップと、
前記半導体エピタキシャル層の所定領域に、前記低濃度ソース領域と接続されるように、所定深さを有する縮退していない第一導電型のチャネル領域を形成する第３ｂのステップと、
前記半導体エピタキシャル層の表層部に、縮退している第二導電型のソース領域を形成する第４ｂのステップと、
前記半導体エピタキシャル層の表層部の、前記縮退していない第一導電型のチャネル領域を形成した部位に、所定深さを有する溝を形成する第５ｂのステップと、
少なくとも前記溝内における前記第一導電型のチャネル領域の表面にゲート絶縁膜を形成する第６ｂのステップと、
前記溝内における前記ゲート絶縁膜の内側にゲート電極を形成する第７ｂのステップと、
を備えたことを特徴とする電界効果トランジスタの製造方法。In a method of manufacturing a field-effect transistor having a wide bandgap semiconductor substrate made of a semiconductor having a bandgap wider than silicon,
A step of forming a first conductivity type semiconductor epitaxial layer having a lower impurity concentration than the wide band gap semiconductor substrate on the wide band gap semiconductor substrate;
2b step of forming a second conductivity type low concentration source region having a predetermined depth in a predetermined region of a surface portion of the semiconductor epitaxial layer;
Forming a non-degenerate first conductivity type channel region having a predetermined depth in a predetermined region of the semiconductor epitaxial layer so as to be connected to the low-concentration source region;
4b step of forming a degenerated second conductivity type source region in a surface layer portion of the semiconductor epitaxial layer;
5b step of forming a groove having a predetermined depth at a portion of the surface layer portion of the semiconductor epitaxial layer where the non-degenerate channel region of the first conductivity type is formed;
A 6b step of forming a gate insulating film on at least a surface of the channel region of the first conductivity type in the trench;
A 7b step of forming a gate electrode inside the gate insulating film in the trench;
A method for manufacturing a field-effect transistor, comprising:
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