JP3800047B2 - Field effect transistor - Google Patents

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【0001】
【発明の属する技術分野】
本発明は、電界効果トランジスタに係り、特にオン抵抗を低く抑えることのできる電界効果トランジスタに関する。
【0002】
【従来の技術】
従来における電界効果トランジスタとして、例えば、特開平9−74193号公報(以下、従来例という)に記載されたものが知られている。図23は、該従来例に記載された電界効果トランジスタの構成を示す断面図である。
【0003】
同図に示すように、この電界効果トランジスタは、高濃度N+ 型SiC(炭化珪素)からなるワイドバンドギャップ半導体基板201上に、N- 型SiCからなるエピタキシャル領域202が形成され、該エピタキシャル領域202上にP- 型SiCからなるエピタキシャル領域203が形成されている。
【0004】
そして、エピタキシャル領域203の表層部における所定領域には、N+ 型ソース領域205、及びP+ 型ボディコンタクト領域204が形成される。また、エピタキシャル領域203内には溝208が、エピタキシャル領域203を貫通しエピタキシャル領域202に達するように形成されている。
【0005】
更に、溝208の側壁にはN- 型SiCからなるチャネル領域206が形成されている。また、層間絶縁膜212によりゲート電極209と絶縁されて、ソース領域205、及びボディコンタクト領域204に接続されたソース電極211が形成され、ワイドバンドギャップ半導体基板201の裏面にドレイン電極210が形成されている。
【0006】
この電界効果トランジスタにおいては、ドレイン電極210とソース電極211との間に電圧が印加された状態で、ゲート電極209に電圧が印加されると、ゲート電極209に対向したチャネル領域206の表層に、N型蓄積層型のチャネルが形成され、ドレイン電極210からソース電極211に電流が流れる。
【0007】
【発明が解決しようとする課題】
前述した従来例に記載されたSiC蓄積型電界効果トランジスタでは、ゲート絶縁膜207と、N- 型蓄積チャネル形成領域206との界面に不完全な結晶構造が存在する。このため、ゲート電極209に電圧を印加して形成したチャネル領域206表層の蓄積チャネルに多量の界面準位が存在し、これらが電子トラップとして働くためチャネル移動度を大きくすることができずオン抵抗が高いという問題がある。
【0008】
また、耐圧に関しては、ドレイン電極210に高電圧が印加されたとき、溝208の底部のゲート絶縁膜207に高電圧が加えられる。そして、この絶縁膜207が破壊されると、大量の漏れ電流が発生するため、ワイドキャップ半導体であるSiC本来の、高い耐絶縁破壊電界を活かした高耐圧を実現することができないという問題があった。
【0009】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、高耐圧でオン抵抗の低い電界効果トランジスタを提供することにある。特にワイドギャップ半導体装置を対象とし、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する低オン抵抗の電界効果トランジスタを提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本願請求項1に記載の発明は、表面に第1導電型の炭化珪素半導体層を有する、第1導電型の炭化珪素半導体基板と、前記炭化珪素半導体層の表面の所定部位に形成される第2導電型のドレイン領域、及びソース領域と、前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、前記ドレイン領域に形成されるドレイン電極と、前記ソース領域に形成されるソース電極と、前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、前記チャネル領域は、前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第1導電型のゲート半導体領域と、前記第1導電型のゲート半導体領域の下部に形成され、前記第1導電型のゲート半導体領域と界面をなす第2導電型の埋込チャネル領域と、前記第2導電型の埋込チャネル領域の下部に形成され、前記第2導電型の埋込チャネル領域と界面をなす第1導電型のボディ半導体領域とからなる、ノーマリーオフの電界効果トランジスタである。
【0011】
請求項2に記載の発明は、シリコン基板と、前記シリコン基板表面に形成された絶縁層領域と、前記絶縁層領域の表面に形成された第1導電型の炭化珪素半導体層と、前記炭化珪素半導体層の表面の所定部位に形成される第2導電型のドレイン領域、及びソース領域と、前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、前記ドレイン領域に形成されるドレイン電極と、前記ソース領域に形成されるソース電極と、前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、前記チャネル領域は、前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第1導電型のゲート半導体領域と、前記第1導電型のゲート半導体領域と前記絶縁層領域との間に形成され、前記第1導電型のゲート半導体領域、及び前記絶縁層領域と界面をなす第2導電型の埋込チャネル領域とからなる、ノーマリーオフの電界効果トランジスタである。
【0020】
請求項に記載の発明は、前記第1導電型は、P型またはN型のうちの一方であり、前記第2導電型は、P型またはN型のうちの他方であることを特徴とする
【0026】
【発明の効果】
請求項1の発明では、ゲート電圧を印加しないときは、ゲート半導体領域と埋込チャネル領域の接合に生じる第1の空乏層が、ボディ半導体領域と埋込チャネル領域の接合に生じる第2の空乏層に接触し、これにより、埋込チャネル領域を完全に空乏化させ、ソース、ドレイン間に流れる電流を遮断することができる。つまり、ノーマリオフとなる。また、ゲートに電圧を印加すると、埋込チャネル領域内に蓄積チャネルが形成されるので、オン状態にスイッチングされる。
【0027】
請求項2の発明によれば、ゲート電圧を印加しないときには、ゲート半導体領域と埋込チャネル領域の接合に生じる空乏層により、埋込チャネル領域を完全に空乏化させ、一方でゲートに電圧を印加すると前記埋込チャネル領域内に蓄積チャネルを形成するできる。
【0028】
その結果、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域内に形成される蓄積チャネルは、ゲート絶縁膜とゲート半導体領域の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。それゆえチャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0039】
請求項の発明では、第1導電型及び第2導電型を、P型及びN型とすることにより、融通性に富む。
【0040】
【発明の実施の形態】
以下、本発明の実施形態を、図面に基づいて説明する。なお、本発明の電界効果トランジスタの実施形態においては、第1導電型をP型とし、第2導電型をN型とするが、第1導電型をN型、第2導電型をP型としてもよい。また、本実施形態ではゲート絶縁膜上にポリシリコン電極を形成するMIS型電界効果トランジスタを例に説明するが、ゲート電極にショットキーメタルを用いたMESFET型としてもよい。
【0041】
また、本実施形態では取り上げないが、本発明はIGBT、MISサイリスタ等の電圧駆動型電界効果トランジスタ素子にも適用できる。更に、本発明の趣旨を逸脱しない範囲での変形も含むことは言うまでもない。
【0042】
[第1実施例]
図1は、本発明第1実施例に係るSiC(炭化珪素;ワイドバンドギャップ半導体)電界効果トランジスタの単位セルの断面図である。同図に示すように、この電界効果トランジスタは、基板コンタクトをとるためのP+ 型SiC基板210上に、P- 型エピタキシャル領域220が積層されたウエハ(半導体基板)において、P- 型エピタキシャル領域220表面層の所定の領域に、所定深さのN+ 型ドレイン領域230(図中右側)と、N+ 型ソース領域240(図中左側)が形成されている。
【0043】
そして、ドレイン領域230とソース領域240の間に挟まれるエピタキシャル領域220の部分には、チャネル領域380が形成される。このチャネル領域380は、P- 型ゲート半導体領域250(第1の導電型のゲート半導体領域)、N- 型埋込チャネル領域260(第2の導電型の埋込チャネル領域)、及びP- 型ボディ半導体領域252(第1の導電型のボディ半導体領域)の3つの領域から構成される。
【0044】
ここで、ゲート半導体領域250、及び埋込チャネル領域260の厚さ及びキャリア濃度は、埋込チャネル領域260に存在する伝導キャリアがゲート半導体領域250、及びボディ半導体領域252との静電ポテンシャルにより空乏化されるように設計されている。
【0045】
さらに詳しくは、ゲート半導体領域250と埋込チャネル領域260の接合に生じる第1の空乏層が、ボディ半導体領域252と埋込チャネル領域260の接合に生じる第2の空乏層に接触し、これにより埋込チャネル領域260が完全に空乏化されるように設計されている。
【0046】
また、P- 型ゲート半導体領域250の表面には、ゲート絶縁膜270を介してゲート電極280が形成される。また、ドレイン領域230の上面には、ドレイン電極290が形成される。更に、ソース領域240の上面には、ソース電極300が形成される。そして、P+ 型SiC基板210の裏面には、基板コンタクト電極310が形成されている。
【0047】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図2、図3に示す断面図を用いて説明する。
【0048】
まず、図2(a)の工程では、P+ 型SiC基板210の上に、例えば不純物濃度が1E14〜1E18/cm3、厚さが1〜50μmのP- 型SiCエピタキシャル領域220を形成する。
【0049】
図2(b)の工程では、マスク材320を用いて、P- 型SiCエピタキシャル領域220の表層部の所定の領域に、例えば100〜1000℃の高温で燐イオンを注入し、N+ 型ドレイン領域230、及びN+ 型ソース領域240を形成する。加速電圧は例えば100〜3MeVで多段注入を行い、総ドーズ量は例えば1E13〜1E16/cm2 である。N型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【0050】
図3の(c)の工程では、マスク材321を用いて、N+ 型ドレイン領域230と、N+ 型ソース領域240との間のエピタキシャル領域220の部分に、例えば100〜1000℃の高温で窒素イオンを注入し、N- 型埋込チャネル領域260を形成する。この際、加速電圧を例えば30〜3MeVとして多段注入を行い、総ドーズ量は例えば1E11〜1E15/cm2 である。
【0051】
このとき、注入された窒素原子は、P- 型ゲート半導体領域250よりも深いところに分布することを条件とする。また、N- 型埋込チャネル領域260の下面に位置するエピタキシャル領域220の部分を、P- 型ボディ半導体領域252とする。
【0052】
そして、ゲート半導体領域250、埋込チャネル領域260の厚さ及びキャリア濃度は、ゲート半導体領域250と埋込チャネル領域260の接合に生じる第1の空乏層が、ボディ半導体領域252と埋込チャネル領域260の接合に生じる第2の空乏層に接触し、これにより埋込チャネル領域260が完全に空乏化されるように設計される。
【0053】
そして、イオン注入を行った後、例えば1000〜1700℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域250、埋込チャネル領域260、及びボディ半導体領域252からなる、チャネル領域380が完成する。
【0054】
なお、上記では、N- 型埋込チャネル領域260はイオン注入より形成したが、CVD法によりエピタキシャル成長させて形成してもよい。
【0055】
図3(d)の工程では、P- 型ゲート半導体領域250の上面を含むエピタキシャル領域220の表面にゲート絶縁膜270を例えば900〜1300℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極280を形成する。
【0056】
この後、特に図示しないが、基板裏面に基板コンタクト電極310として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極とし、またドレイン領域230上にドレイン電極290を、ソース領域240上にソース電極300を形成する。このようにして、図1に示した電界効果トランジスタが完成する。
【0057】
なお、本実施例においては、ドレイン電極290およびソース電極300は、少なくともN+ 型ドレイン領域230、及びN+ 型ソース領域240の表面の一部に形成されていればよい。また、本実施例では、P+ 型のSiC基板210を用いて基板コンタクトを裏面からとる構造としているが、N+ 型のSiC基板の上にP- 型のエピタキシャル層を成長させ、基板コンタクトをP- 型のエピタキシャル層の表面側に形成してもよい。またP- 型のSiC基板を用いてもよい。
【0058】
次に、この電界効果トランジスタの動作について説明する。ゲート電極280に電圧が印加されていない状態では、ゲート半導体領域250と埋込チャネル領域260の接合部からビルトイン電圧に対応して広がる第1の空乏層が、ボディ半導体領域252と埋込チャネル領域260の接合部からビルトイン電圧に対応して広がる第2の空乏層に接触し、これにより埋込チャネル領域260をピンチオフ状態にできる。
【0059】
その結果、ソースSとドレインD間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギャップ半導体基板として、SiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0060】
次に、ゲート電極280に対して負のバイアスを供給すると、表面チャネル領域60内にソース領域240からドレイン領域230へと延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、N+ 型ソース領域240から埋込チャネル領域260内に形成される蓄積チャネルを経由し、N+ 型ドレイン領域230に流れ込む。
【0061】
このように、ゲート電極280に負の電圧を印加することにより、表面チャネル領域260内に蓄積チャネルを誘起させ、ソース電極300とドレイン電極290との間にキャリアが流れる。
【0062】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域260内に形成される蓄積チャネルは、ゲート絶縁膜270とゲート半導体領域250の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減することができ、ドレイン・ソース間のオン抵抗を低減することができる。
【0063】
[第2実施例]
図4は、本発明の第2実施例に係るSiC電界効果トランジスタの単位セルの断面図である。図示のように、シリコン基板340の上には二酸化シリコン膜330が形成されている。この二酸化シリコン膜330の上には、ソース、ドレイン、チャネルを形成するためのSiC単結晶層が形成されている。
【0064】
このSiC単結晶層内には、二酸化シリコン膜330に達するまで形成されたN+ 型ドレイン領域231、及びN+ 型ソース領域241がそれぞれ形成されている。そしてドレイン領域231とソース領域241の間に挟まれるSiC単結晶層の部分にチャネル領域381が形成される。
【0065】
このチャネル領域381は、P- 型ゲート半導体領域251、及びN- 型埋込チャネル領域261の2つの領域から構成される。ここで、ゲート半導体領域251、埋込チャネル領域261の厚さ、及びキャリア濃度は、ゲート半導体領域251と埋込チャネル領域261の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域261が完全に空乏化されるように設計されている。
【0066】
また、P- 型ゲート半導体領域251の表面には、ゲート絶縁膜271を介してゲート電極281が形成される。ドレイン領域231の上面にはドレイン電極291が形成される。また、ソース領域241の上面にはソース電極301が形成される。
【0067】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図5(a)〜(c)、図6(d)〜(e)に示す断面図を参照しながら説明する。
【0068】
まず、図5(a)の工程では、表面に、厚みが例えば0.01〜3μmの二酸化シリコン膜330が形成されたシリコン基板340を準備する。次いで、二酸化シリコン膜330に、厚みが例えば0.1〜5μm、P型不純物を均一に例えば1E14〜1E18/cm3 含有したP- 型SiC半導体基板401を張り合わせる。
【0069】
図5(b)の工程では、P- 型SiC半導体基板401を、例えば酸化温度900〜1200℃で熱酸化し、SiC半導体基板401の露出した表面から例えば厚さ0.01〜4μm程度の厚さの二酸化シリコン膜402を形成する。これにより、二酸化シリコン膜402と、二酸化シリコン膜330との間に、厚みが例えば0.1〜2μm程度のP- 型SiC半導体層403が得られる。その後、二酸化シリコン膜402をフッ化アンモニウム溶液により除去する。
【0070】
図5(c)の工程では、マスク材322を用いて、P- 型SiC半導体層403の所定の領域に、二酸化シリコン膜330に達するまで、例えば100〜1000℃の高温で燐イオンを注入し、N+ 型ドレイン領域231及びN+ 型ソース領域241を形成する。加速電圧は、例えば100〜3MeVで多段注入を行い、総ドーズ量は例えば1E13〜1E16/cm2 である。N型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【0071】
図6(d)の工程では、マスク材323を用いて、N+ 型ドレイン領域231とN+ 型ソース領域241との間のP- 型半導体層403の部分に、例えば100〜1000℃の高温で窒素イオンを注入し、N- 型埋込チャネル領域261を形成する。加速電圧は例えば30〜3MeVで多段注入を行い、総ドーズ量は例えば1E11〜1E15/cm2 である。
【0072】
この時、注入された窒素原子は、P- 型ゲート半導体領域251よりも深いところに分布する条件とする。そして、ゲート半導体領域251、埋込チャネル領域261の厚さ、及びキャリア濃度は、ゲート半導体領域251と埋込チャネル領域261の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域261が完全に空乏化されるように設計される。
【0073】
イオン注入を行った後、例えば1000〜1700℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域251及び埋込チャネル領域261からなる、チャネル領域381が完成する。
【0074】
図6(e)の工程では、P- 型ゲート半導体領域251の上面を含む半導体層表面にゲート絶縁膜271を例えば900〜1300℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極281を形成する。
【0075】
その後、特に図示しないが、ドレイン領域231上にドレイン電極291を、ソース領域241上にソース電極301を形成する。こうして、図4に示した電界効果トランジスタが完成する。
【0076】
なお、本実施例においては、ドレイン電極291及びソース電極301は、少なくともN+ 型ドレイン領域231及びN+ 型ソース領域241の表面の一部に形成されていればよい。
【0077】
次に、この電界効果トランジスタの動作について説明する。ゲート電極281に電圧が印加されていない状態では、ゲート半導体領域251と埋込チャネル領域261の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域261をピンチオフ状態にできる。その結果、ソースSとドレインD間の電流を遮断することができノーマリーオフとなる。
【0078】
また、ワイドバンドギヤップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0079】
次に、ゲート電極281に対して負のバイアスを供給すると、埋込チャネル領域261内に、N+ 型ソース領域241からN+ 型ドレイン領域231へと延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ソース領域241から埋込チャネル領域261内に形成される蓄積チャネルを経由し、ドレイン領域231に流れ込む。
【0080】
このように、ゲート電極281に負の電圧を印加することにより、埋込チャネル領域261内に蓄積チャネルを誘起させ、ソース電極301とドレイン電極291との間にキャリアが流れる。
【0081】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域261内に形成される蓄積チャネルは、ゲート絶縁膜271とゲート半導体領域251の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。このため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0082】
[第3実施例]
図7は、本発明の第3実施例に係るSiC電界効果トランジスタの単位セルの断面図である。図示のように、ドレイン領域となるN+ 型SiC基板211上に、N- 型SiCエピタキシャル領域221が積層されたウエハにおいて、エピタキシャル領域221の表層部における所定領域には、N+ 型ソース領域242およびP+ 型ボディコンタクト領域350がそれぞれ形成されている。更に、N- 型エピタキシャル領域221の一主面の所定の領域には溝360が形成されており、この溝360に沿ってP- 型ゲート半導体領域253が形成される。
【0083】
また、エピタキシャル領域221の表層部における所定領域には、ボディコンタクト領域350を含んだ所定深さを有するP- 型のボディ半導体領域254が形成される。ここで、ゲート半導体領域253とボディ半導体領域254の間のエピタキシャル領域221の部分には、N- 型埋込チャネル領域262が形成される。これら、ゲート半導体領域253、埋込チャネル領域262、及びボディ半導体領域254から構成される領域を、チャネル領域382とする。
【0084】
なお、ゲート半導体領域253、埋込チャネル領域262及びボディ半導体領域254の厚さ及びキャリア濃度は、N- 型埋込チャネル領域262に存在する伝導キャリアがゲート半導体領域253及びボディ半導体領域254との静電ポテンシャルにより空乏化されるように設計されている。
【0085】
更に詳しくは、ゲート半導体領域253と埋込チャネル領域262の接合に生じる第1の空乏層が、ボディ半導体領域254と埋込チャネル領域262の結合に生じる第2の空乏層に接触し、これにより埋込チャネル領域262が完全に空乏化されるように設計されている。
【0086】
また、P- 型ゲート半導体領域253の表面には、ゲート絶縁膜272を介してゲート電極282が形成される。また、ソース領域242の上面にはソース電極302が形成される。更に、ボディコンタクト領域350の上面にはボディコンタクト電極311が形成される。そして、N+ 型SiC基板211の裏面にはドレイン電極292が形成されている。
【0087】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図8(a)〜(c)、図9(d)〜(f)に示す断面図を参照しながら説明する。
【0088】
まず、図8(a)の工程では、N+ 型SiC基板211の上に例えば不純物濃度が1E14〜1E18/cm3 、厚さが1〜100μmのN- 型SiCエピタキシャル領域221を形成する。
【0089】
図8(b)の工程では、N- 型エピタキシャル領域221の一主面の所定の領域に、例えば0.1〜5μmの深さの溝360を形成する。
【0090】
図8(c)の工程では、溝360に沿ってCVD法によりSiCをホモエピタキシャル成長させ、P- 型ゲート半導体領域253を形成する。
【0091】
なお、P- 型ゲート半導体領域は、例えば、ほう素等をイオン注入して形成してもよい。
【0092】
図9(d)の工程では、N- 型エピタキシャル領域221の表層部の所定の領域に例えば燐イオンを注入し、N+ 型ソース領域242を形成する。N型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【0093】
図9(e)の工程では、N- 型エピタキシャル領域221の表層部所定の領域に、例えば、ほう素イオンを注入し、P+ 型ボディコンタクト領域350及びP- 型ボディ半導体領域254を形成する。また、ゲート半導体領域253とボディ半導体領域254の間のエピタキシャル領域221の部分をN- 型埋込チャネル領域262とする。
【0094】
ここで、ゲート半導体領域253、埋込チャネル領域262及びボディ半導体領域254の厚さ及びキャリア濃度は、ゲート半導体領域253と埋込チャネル領域262の接合に生じる第1の空乏層が、ボディ半導体領域254と埋込チャネル領域262の接合に生じる第2の空乏層に接触し、これにより埋込チャネル領域262が完全に空乏化されるように設計される。
【0095】
なお、イオン注入を行った後、例えば1000〜1700℃での熱処理を行い、注入した不純物を活性化する。こうして、ゲート半導体領域253、埋込チャネル領域262、及びボディ半導体領域254からなる、チャネル領域382が完成する。
【0096】
図9(f)の工程では、P- 型ゲート半導体領域253表面にゲート絶縁膜272を例えば900〜1300℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極282を形成する。
【0097】
この後、特に図示しないが、ソース領域242の上面にソース電極302を形成し、また、ボディコンタクト領域350の上面にボディコンタクト電極311を形成する。そして、N+ 基板211の裏面にはドレイン電極292を形成する。こうして、図7に示した電界効果トランジスタが完成する。
【0098】
なお、本実施例においては、ソース電極302及びボディコンタクト電極311は、少なくともN+ 型ソース領域242およびボディ半導体領域350の表面の一部に形成されていればよい。また、溝360の底面は曲面で形成したが曲面でなくてもよい。溝の断面形状はV字型溝のように底面が無い形状であってもよい。
【0099】
次に、本実施例に係る電界効果トランジスタの動作について説明する。ゲート電極282に電圧が印加されていない状態では、ゲート半導体領域253と埋込チャネル領域262の接合部からなるビルトイン電圧に対応して広がる第1の空乏層が、ボディ半導体領域254と埋込チャネル領域262の接合部からビルトイン電圧に対応して広がる第2の空乏層に接触し、これにより埋込チャネル領域262をピンチオフ状態とすることができる。
【0100】
その結果、ソースSとドレインD間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギヤップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0101】
次に、ゲート電極282に対して負のバイアスを供給すると、埋込チャネル領域262内に、N+ 型ソース領域242からN- 型ドリフト領域(エピタキシャル領域)221方向へ延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、N+ 型ソース領域242から埋込チャネル領域262内に形成される蓄積チャネルを経由し、N- 型エピタキシャル領域221に流れる。そして、N- 型エピタキシャル領域221に達すると、電子は、N+ 型SiC基板211へ垂直に流れる。
【0102】
このように、ゲート電極282に負の電圧を印加することにより、埋込チャネル領域262内に蓄積チャネルを誘起させ、ソース電極302とドレイン電極292との間にキャリアが流れる。
【0103】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域262内に形成される蓄積チャネルは、ゲート絶縁膜272とゲート半導体領域253の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0104】
また、ドレイン電極292とソース電極302との間に高電圧が印加された場合、溝360にそって形成されるP- 型ゲート半導体領域253から延びる空乏層によってゲート絶縁膜272にかかる電界がシールドされるから、ゲート絶縁膜272の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【0105】
[第4実施例]
図10は、本発明の第4実施例に係るSiC電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるN+ 型SiC基板212上に、N- 型SiCエピタキシャル領域222が積層されたウエハにおいて、エピタキシャル領域222の表層部における所定領域には、N+ 型ソース領域243が形成されている。更に、N- 型エピタキシャル領域222の一主面の所定の領域には溝361が形成されており、この溝361にそってP- 型ゲート半導体領域255が形成されている。
【0106】
エピタキシャル領域222の一主面の所定の領域には、溝362が形成されており、また、この溝362内は絶縁膜370が埋め込まれている。ここで、ゲート半導体領域255と絶縁膜370の間のエピタキシャル領域222の部分には、N- 型埋込チャネル領域263が形成される。これらゲート半導体領域255、及び埋込チャネル領域263から構成される領域を、チャネル領域383とする。
【0107】
なお、ゲート半導体領域255及び埋込チャネル領域263の厚さおよびキャリア濃度は、ゲート半導体領域255と埋込チャネル領域263の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域263が完全に空乏化されるように設計されている。
【0108】
また、P- 型ゲート半導体領域255の表面には、ゲート絶縁膜273を介してゲート電極283が形成される。ソース領域243上にはソース電極303が形成される。そして、N+ 基板212の裏面には、ドレイン電極293が形成されている。
【0109】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図11(a)〜(c)、図12(d)〜(f)に示す断面図を参照しながら説明する。
【0110】
まず、図11(a)の工程では、N+ 型SiC基板212の上に、例えば不純物濃度が1E14〜1E18/cm3 、厚さが1〜100μmのN- 型SiCエピタキシャル領域222を形成する。
【0111】
図11(b)の工程では、N- 型エピタキシャル領域222の一主面の所定の領域に、例えば0.1〜5μmの深さの溝361を形成する。
【0112】
図11(c)の工程では、溝361に沿ってCVD法によりSiCをホモエピタキシャル成長させ、P- 型ゲート半導体領域255を形成する。
【0113】
なお、P- 型ゲート半導体領域は、例えば、ほう素等をイオン注入して形成してもよい。
【0114】
図12(d)の工程では、N- 型エピタキシャル領域222の表層部の所定の領域に例えば燐イオンを注入し、N+ 型ソース領域243を形成する。N型不純物となる不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【0115】
なお、イオン注入を行った後、例えば1000〜1700℃での熱処理を行い、注入した不純物を活性化する。
【0116】
図12(e)の工程では、N- 型エピタキシャル領域222の一主面の所定の領域に、例えば0.1〜5μmの深さの溝362を形成する。
【0117】
図12(f)の工程では、例えばLPCVD法を用いて厚みが0.1〜5μmの二酸化シリコンを堆積し、溝362を埋め込む。その後、例えばCMP法を用いて二酸化シリコン膜を機械的化学研磨し、二酸化シリコン膜370を溝内部に残す。ここで、ゲート半導体領域255と二酸化シリコン膜370の間のエピタキシャル領域222の部分には、N- 型埋込チャネル領域263が形成される。
【0118】
こうして、ゲート半導体領域255及び埋込チャネル領域263からなるチャネル領域383が完成する。なお、ゲート半導体領域255及び埋込チャネル領域263の厚さおよびキャリア濃度は、ゲート半導体領域255と埋込チャネル領域263が完全に空乏化されるように設計される。
【0119】
その後、P- 型ゲート半導体領域255表面にゲート絶縁膜273を例えば900〜1300℃での熱酸化により形成する。そして、例えばポリシリコンによりゲート電極283を形成する。
【0120】
この後、特に図示しないが、ソース領域243の上面にソース電極303を形成する。また、N+ 型SiC基板212の裏面にはドレイン電極293を形成する。こうして、図10に示した電界効果トランジスタが完成する。
【0121】
なお、本実施例においては、ソース電極303は、少なくともN+ 型ソース領域243の表面の一部に形成されていればよい。また、溝361の底面は曲面で形成したが曲面でなくてもよい。溝の断面形状はV字型溝のように底面が無い形状であってもよい。
【0122】
次に、この電界効果トランジスタの動作を説明する。ゲート電極283に電圧が印加されていない状態では、ゲート半導体領域255と埋込チャネル領域263の接合部からビルトイン電圧に対応して広がる空乏層により、埋込チャネル領域263をピンチオフ状態にできる。その結果、ソースSとドレインD間の電流を遮断することができノーマリーオフとなる。
【0123】
また、ワイドバンドギヤップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0124】
次に、ゲート電極283に対して負のバイアスを供給すると、埋込チャネル領域263内に、N+ 型ソース領域243からN- 型ドリフト領域(エピタキシャル領域)222方向へ延びる蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、N+ 型ソース領域243から埋込チャネル領域263内に形成される蓄積チャネルを経由し、N- 型エピタキシャル領域222に流れる。そして、N- 型エピタキシャル領域222に達すると、電子は、N+ 型SiC基板212へ垂直に流れる。
【0125】
このように、ゲート電極283に負の電圧を印加することにより、埋込チャネル領域263内に蓄積チャネルを誘起させ、ソース電極303とドレイン電極293との間にキャリアが流れる。
【0126】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域263内に形成される蓄積チャネルは、ゲート絶縁膜273とゲート半導体領域255の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0127】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、溝361に沿って形成されるP- 型ゲート半導体領域255から延びる空乏層によってゲート絶縁膜273にかかる電界がシールドされるから、ゲート絶縁膜273の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【0128】
[第5実施例]
図13は、本発明の第5実施例に係るSiC電界効果トランジスタの単位セルの断面図である。同図に示すように、ドレイン領域となるN+ 型SiC基板213上に、N- 型SiCエピタキシャル領域223が積層されたウエハにおいて、エピタキシャル領域223の表層部における所定領域には、所定深さを有するP- 型ボディ半導体領域257が形成されている。
【0129】
更に、エピタキシャル領域223の表層部における所定領域には、N+ 型ソース電極244及びP+ ボディコンタクト電極351が形成されている。ここで、N+ ソース領域244とエピタキシャル領域223の間の、ボディ半導体領域257の部分には、P- 型ゲート半導体領域256及びN- 型埋込チャネル領域264がそれぞれ形成されている。
【0130】
そして、これらゲート半導体領域256、埋込チャネル領域264及びボディ半導体領域257から構成される領域を、チャネル領域384とする。なお、ゲート半導体領域256、埋込チャネル領域264及びボディ半導体領域257の厚さ及びキャリア濃度は、N- 型埋込チャネル領域264に存在する伝導キャリアがゲート半導体領域256及びボディ半導体領域257との静電ポテンシャルにより空乏化されるように設計されている。
【0131】
さらに詳しくは、ゲート半導体領域256と埋込チャネル領域264の接合に生じる第1の空乏層が、ボディ半導体領域257と埋込チャネル領域264の接合に生じる第2の空乏層に接触し、これにより埋込チャネル領域264が完全に空乏化されるように設計されている。
【0132】
また、P- 型ゲート半導体領域256の表面には、ゲート絶縁膜274を介してゲート電極284が形成される。更に、ソース領域244の上面にはソース電極304が形成される。ボディコンタクト領域351の上面にはボディコンタクト電極312が形成される。そしてN+ 基板213の裏面にはドレイン電極294が形成されている。
【0133】
次に、この電界効果トランジスタの動作について説明する。ゲート電極284に電圧が印加されていない状態では、ゲート半導体領域256と埋込チャネル領域264の接合部からビルトイン電圧に対応して広がる第1の空乏層が、ボディ半導体領域257と埋込チャネル領域264の接合部からビルトイン電圧に対応して広がる第2の空乏層に接触し、これにより埋込チャネル領域264をピンチオフ状態とすることができる。
【0134】
その結果、ソースSとドレインD間の電流を遮断することができ、ノーマリーオフとなる。また、ワイドバンドギャップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0135】
次に、ゲート電極284に対して負のバイアスを供給すると、埋込チャネル領域264内に蓄積型のチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、N+ 型ソース領域244から埋込チャネル領域264内の蓄積チャネルを経由し、N- 型エピタキシャル領域223に流れる。そして、N- 型エピタキシャル領域223に達すると、電子は、N+ 型SiC基板213へ垂直に流れる。
【0136】
このように、ゲート電極284に負の電圧を印加することにより、埋込チャネル領域264内に蓄積チャネルを誘起させ、ソース電極304とドレイン電極294との間にキャリアが流れる。
【0137】
その結果、ノーマリーオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、埋込チャネル領域264内に形成される蓄積チャネルは、ゲート絶縁膜274とゲート半導体領域256の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。これらの結果チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0138】
また、ドレイン電極とソース電極との間に高電圧が印加された場合、P- 型ゲート半導体領域256とエピタキシャル領域223の接合に広がる空乏層、及びP- 型ボディ半導体領域257とエピタキシャル領域223の接合に広がる空乏層によって、ゲート絶縁膜274にかかる電界がシールドされるから、ゲート絶縁膜274の耐圧で決まらない、ワイドバンドギャップ半導体の高い絶縁破壊電界に対応する高耐圧を実現することができる。
【0139】
[第6実施例]
図14は、本発明の第6実施例に係るSiC(炭化珪素;ワイドバンドギャップ半導体)電界効果トランジスタの単位セルの断面図である。同図に示すように、この電界効果トランジスタは、基板コンタクトをとるためのP+ 型SiC基板10上に、P- 型エピタキシャル領域20が積層されたウエハ(半導体基板)において、該P- 型エピタキシャル領域20の所定の領域(図中右側)に、P+ 型ドレイン領域(第1導電型のドレイン領域部)30とN+ 型ドレイン領域(第2導電型のドレイン領域部)40が形成されている。
【0140】
また、同様に、P- 型エピタキシャル領域20の所定の領域(図中左側)に、P+ 型ソース領域(第1導電型のソース領域部)100とN+ 型ソース領域(第2導電型のソース領域部)110が形成されている。そして、P+ 型ドレイン領域30とP+ 型ソース領域100の間に挟まれるP- 型エピタキシャル領域20の部分には、P- 型表面チャネル領域(第1導電型の表面チャネル領域部)60が配置される。
【0141】
更に、N+ 型ドレイン領域40とN+ 型ソース領域110の間の部分には、N- 型埋込チャネル領域(第2導電型の埋込チャネル領域部)70が形成される。チャネル領域90は、これら表面チャネル領域60と埋込チャネル領域70から構成される。また、N- 型埋込チャネル領域70の下面の所定深さを有するエピタキシャル領域20の部分を、P- 型ボディ半導体領域80とする。
【0142】
ここで、表面チャネル領域60、及び埋込チャネル領域70の厚さ及びキャリア濃度は、表面チャネル領域60と埋込チャネル領域70の接合に生じる第1の空乏層により表面チャネル領域60が完全に空乏化され、且つこの第1の空乏層が、ボディ半導体領域80と埋込チャネル領域70の接合に生じる第2の空乏層に接触し、これにより埋込チャネル領域70も完全に空乏化されるように設計されている。
【0143】
なお、N- 型領域50は、P+ 型ドレイン領域30からP- 型エピタキシャル領域20へと電流が流れるのを防ぐために形成したものである。
【0144】
また、P- 型表面エピタキシャル領域60の表面には、ゲート絶縁膜120を介してゲート電極130が形成される。P+ 型ドレイン領域30上には、ドレイン電極140が形成される。P+ 型ソース領域100上にはソース電極150が形成される。また、N+ 型ソース領域110は、図示されない部分から、ソース電極150に接地されるようコンタクトを取っている。そして、P+ 基板10の裏面には基板コンタクト電極160が形成され、ソース電極150に接続されている。
【0145】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図15(a)〜(c)、及び図16(d)〜(f)の断面図を用いて説明する。
【0146】
まず、図15(a)の工程では、P+ 型SiC基板10の上に、例えば不純物濃度が1E14〜1E18/cm3、厚さが1〜50μmのP- 型SiCエピタキシャル領域20を形成する。
【0147】
図15(b)の工程(第1aのステップ)では、マスク材170を用いて、P- 型SiCエピタキシャル領域20の所定の領域に、例えば100〜1000℃の高温で燐イオンを100〜3MeVの加速電圧で多段注入し、N+ 型ドレイン領域40、及びN+ 型ソース領域110を形成する。
【0148】
総ドーズ量は、例えば1E13〜1E16/cm2 である。N型不純物としては燐以外に、窒素、ヒ素などを用いてもよい。その後、燐イオン注入に引き続きマスク材170を用いて、例えば100〜1000℃の高温でアルミニウムイオンを100〜3MeVの加速電圧で多段注入し、P+ 型ドレイン領域30及びP+ 型ソース領域100を形成する。総ドーズ量は例えば1E13〜1E16/cm2 である。P型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【0149】
なお、本例ではN+ 型ドレイン領域40、及びN+ 型ソース領域110を形成するための燐イオン注入を先に行ったが、P+ 型ドレイン領域30及びP+ 型ソース領域100を形成するためのアルミニウムイオン注入を先に行った後に、N+ 型ドレイン領域40、及びN+ 型ソース領域110を形成するための燐イオン注入を行ってもよい。
【0150】
図15(c)の工程(第2aのステップ)では、マスク材171を用いて、例えば100〜1000℃の高温で窒素イオンを注入し、N- 型埋込チャネル領域70を形成する。加速電圧は、例えば30〜3MeVで多段注入を行い、総ドーズ量は例えば1E11〜1E15/cm2 である。この時、注入された窒素原子は、P- 型表面チャネル領域60よりも深いところに分布する条件とする。
【0151】
また、N- 型の埋込チャネル領域70の下面の所定深さを有するエピタキシャル領域20の部分は、P- 型ボディ半導体領域80とする。そして、表面チャネル領域60、及び埋込チャネル領域70の厚さ及びキャリア濃度は、表面チャネル領域60と埋込チャネル領域70の接合に生じる第1の空乏層により、表面チャネル領域60が完全に空乏化され、かつこの第1の空乏層が、ボディ半導体領域80と埋込チャネル領域70の接合に生じる第2の空乏層に接触し、これにより埋込チャネル領域70も完全に空乏化されるように設計される。
【0152】
チャネル領域90は、これらP- 型表面チャネル領域60とN- 型埋込チャネル領域70とから構成される。なお、N- 型埋込チャネル領域70はイオン注入により形成したが、CVD法によりエピタキシャル成長させて形成してもよい。
【0153】
図16(d)の工程(第5aのステップ)では、マスク材172を用いて、例えば100〜1000℃の高温で窒素イオンを注入し、N- 型領域50を形成する。加速電圧は例えば30〜3MeVで多段注入を行い、総ドーズ量は例えば1E11〜1E15/cm2 である。イオン注入を行った後は、例えば100〜1800℃で熱処理を行い、注入した不純物を活性化する。
【0154】
図16(e)の工程(第3aのステップ)では、P- 型表面チャネル領域60の上面を含むエピタキシャル領域20の表面にゲート絶縁膜120を例えば900〜1300℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極130を形成する。
【0155】
図16(f)の工程(第4aのステップ)では、基板裏面に基板コンタクト電極160として金属膜を蒸着する。また、P+ 型ドレイン領域30上にドレイン電極140を、P+ 型ソース領域100上にソース電極150を形成する。そして、例えば600〜1400℃程度で熱処理してオーミック電極とする。また、N+ 型ソース領域110は、図示されない部分から、ソース電極150に接地されるようコンタクト電極を形成する。このようにして図14に示した電界効果トランジスタが完成する。
【0156】
なお、本実施例においては、P+ 型のSiC基板10を用いて基板コンタクトを裏面からとる構造としているが、N+ 型のSiC基板の上にP- 型のエピタキシャル層を成長させ、基板コンタクトをこのP- 型エピタキシャル層の表面側に形成してもよい。また、P- 型のSiC基板を用いてもよい。
【0157】
次に、第6実施例に係る電界効果トランジスタの動作について説明する。ゲート電極130に電圧が印加されていない状態では、表面チャネル領域60と埋込チャネル領域70の接合部からビルトイン電圧に対応して広がる第1の空乏層により、P- 型表面チャネル領域60をピンチオフ状態とすることができる。
【0158】
また、この第1の空乏層が、ボディ半導体領域80と埋込チャネル領域70の接合部からビルトイン電圧に対応して広がる第2の空乏層に接触し、これにより埋込チャネル領域70をピンチオフ状態にできる。
【0159】
その結果、ソースSとドレインD間の電流を遮断することができ、ノーマリオフとなる。また、ワイドバンドギャップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非道通状態となるような設計を容易に行うことができる。
【0160】
更に、第1の空乏層と第2の空乏層により挟み込むかたちで埋込チャネル領域70をピンチオフ状態にできるため、このような設計を容易に行うことができる。
【0161】
次に、ゲート電極130に対して、負のバイアスを与えると、表面チャネル領域60の表層にはP+ 型ドレイン領域30からP+ 型ソース領域100へと延びるP型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域70内にはN+ 型ソース領域40からN+ 型ソース領域110へと延びるN型蓄積チャネル領域が形成され、トランジスタはオン状態にスイッチングされる。
【0162】
このように、ゲート電極130に負の電圧を印加することにより、表面チャネル領域60の表層にはP型蓄積チャネルを、埋込チャネル領域70内にはN型の蓄積チャネルを誘起させ、ソース電極150とドレイン電極140との間にキャリアが流れる。
【0163】
これらの結果から、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりP- 型表面チャネル領域60表層にはP型の蓄積チャネルが、N- 型埋込チャネル領域70内にはN型の蓄積チャネルが形成されるWチャネル構造が可能となる。
【0164】
また、埋込チャネル領域70内に形成される蓄積チャネルは、ゲート絶縁膜120と表面チャネル領域60の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。その結果、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0165】
[第7実施例]
図17は、本発明の第7実施例に係るSiC電界効果トランジスタの単位セルの断面図である。図示のように、シリコン基板180の上には二酸化シリコン膜190が形成されている。この二酸化シリコン膜190の上には、ソース、ドレイン、チャネルを形成するためのSiC(ワイドバンドギャップ半導体)単結晶層が形成されている。このSiC単結晶層内の所定の領域にはP+ 型ドレイン領域31が形成されている。
【0166】
そして、このP+ 型ドレイン領域(第1導電型のドレイン領域部)31の下にはN+ 型ドレイン領域(第2導電型のドレイン領域部)41が二酸化シリコン膜190に達するまで形成されている。同様に、SiC単結晶層内の所定の領域にP+ 型ソース領域(第1導電型のソース領域部)101が形成されており、このソース領域101の下にはN+ 型ソース領域(第2導電型のソース領域部)111が、二酸化シリコン膜190に達するまで形成されている。
【0167】
そして、P+ 型ドレイン領域31とP+ 型ソース領域101との間のSiC単結晶層の部分には、P- 型表面チャネル領域(第1導電型の表面チャネル領域部)61が配置される。また、N+ 型ドレイン領域41とN+ 型ソース領域111との間のSiC単結晶層の部分には、N- 型埋込チャネル領域(第2導電型の埋込チャネル領域部)71が形成される。チャネル領域91は、これら表面チャネル領域61、及び埋込チャネル領域71から構成される。
【0168】
ここで、表面チャネル領域61、及び埋込チャネル領域71の厚さ及びキャリア濃度は、表面チャネル領域61と埋込チャネル領域71の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域61、及び埋込チャネル領域71が完全に空乏化されるように設計されている。
【0169】
また、P- 型表面チャネル領域61の表面には、ゲート絶縁膜121を介してゲート電極131が形成される。P+ 型ドレイン領域31上にはドレイン電極141が形成される。そして、P+ 型ソース領域101上にはソース電極151が形成される。また、N+ 型ソース領域111は、図示されない部分から、ソース電極151に接地されるようコンタクトを取っている。
【0170】
次に、本実施例の電界効果トランジスタの製造方法の一例を、図18(a)〜(c)、図19(d)〜(f)に示す各断面図を用いて説明する。
【0171】
まず、図18の(a)の工程(第1bのステップ)では、表面に厚みが例えば0.01〜3μmの二酸化シリコン膜190が形成されたシリコン基板180を準備する。次いで、二酸化シリコン膜190に、厚みが例えば0.1〜5μm、P型不純物を均一に例えば1E14〜1E18/cm3 含有したP- 型SiC半導体基板1を張り合わせる。
【0172】
図18(b)の工程(第2bのステップ)では、P- 型SiC半導体基板1を、例えば酸化温度900〜1300℃で熱酸化し、SiC半導体基板1の露出した表面から例えば厚さ0.01〜4μm程度の厚さの二酸化シリコン膜2を形成する。これにより、二酸化シリコン膜2と二酸化シリコン膜190との間に、厚みが例えば0.1〜2μm程度のP- 型SiC半導体層3が得られる。その後、二酸化シリコン膜2をフッ化アンモニウム溶液により除去する。
【0173】
図18(c)の工程(第3bのステップ)では、マスク材173を用いて、P- 型SiC半導体層3の所定の領域に、例えば100〜1000℃の高温で燐イオンを100〜3MeVの加速電圧で多段注入し、二酸化シリコン膜190に達するまで、N+ 型ドレイン領域41、及びN+ 型ソース領域111を形成する。
【0174】
総ドーズ量は、例えば、1E13〜1E16/cm2 である。N型不純物としては燐以外に、窒素、ヒ素などを用いてもよい。その後、燐イオン注入に引き続きマスク材173を用いて、例えば100〜1000℃の高温でアルミニウムイオンを100〜3MeVの加速電圧で多段注入し、P+ 型ドレイン領域31及びP+ 型ソース領域101を形成する。総ドーズ量は例えば1E13〜1E16/cm2 である。P型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【0175】
なお、本実施例ではN+ 型ドレイン領域41及びN+ 型ソース領域111を形成するための燐イオン注入を先に行ったが、P+ 型ソース領域31及びP+ 型ソース領域101を形成するためのアルミニウムイオン注入を先に行った後に、N+ 型ドレイン領域41及びN+ 型ソース領域111を形成するための燐イオン注入を行ってもよい。
【0176】
図19(d)の工程(第4bのステップ)では、マスク材174を用いて、例えば100〜1000℃の高温で窒素イオンを注入し、N- 型埋込チャネル領域71を形成する。加速電圧は、例えば30〜3MeVで多段注入を行い、総ドーズ量は、例えば1E11〜1E15/cm2 である。この時、注入された窒素原子は、P- 型表面チャネル領域61よりも深いところに分布する条件とする。
【0177】
そして、表面チャネル領域61及び埋込チャネル領域71の厚さ及びキャリア濃度は、表面チャネル領域61と埋込チャネル領域71の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域61及び埋込チャネル領域71が完全に空乏化されるように設計される。
【0178】
イオン注入を行った後、例えば100〜1800℃での熱処理を行い、注入した不純物を活性化する。こうして、表面チャネル領域61及び埋込チャネル領域71からなる、チャネル領域91が完成する。
【0179】
図19(e)の工程(第5bのステップ)では、P- 型表面チャネル領域61の上面を含む半導体層表面にゲート絶縁膜121を例えば900〜1300℃での熱酸化により形成する。その後例えばポリシリコンによりゲート電極131を形成する。
【0180】
図19(f)の工程(第6bのステップ)では、P+ 型ドレイン領域31上にドレイン電極141を形成し、更に、P+ 型ソース領域101上にソース電極151を形成する。そして、例えば600〜1400℃程度で熱処理してオーミック電極とする。また、N+ 型ソース領域111は、図示されない部分から、ソース電極151に接地されるようコンタクト電極を形成する。このようにして、図17に示す電界効果トランジスタが完成する。
【0181】
次に、第7実施例に係る電界効果トランジスタの動作を説明する。ゲート電極131に電圧が印加されていない状態では、P- 型表面にチャネル領域61とN- 型埋込チャネル領域71の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域61及び埋込チャネル領域71をピンチオフ状態にできる。
【0182】
その結果、ソースSとドレインD間の電流を遮断することができ、ノーマリオフとなる。また、ワイドバンドギヤップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0183】
次に、ゲート電極131に対して負のバイアスを与えると、表面チャネル領域61の表層にはP+ 型ドレイン領域31からP+ 型ソース領域101へと延びるP型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域71内にはN+ 型ソース領域41からN+ 型ソース領域111へと延びるN型蓄積チャネル領域が形成され、トランジスタはオン状態にスイッチングされる。
【0184】
このように、ゲート電極131に負の電圧を印加することにより、表面チャネル領域61の表層にはP型蓄積チャネルを誘起させ、且つ、埋込チャネル領域71内にはN型蓄積チャネルを誘起させ、ソース電極151とドレイン電極141との間にキャリアが流れる。
【0185】
その結果、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりP- 型表面チャネル領域61の表層にはP型の蓄積チャネルが形成され、N- 型埋込チャネル領域71内にはN型の蓄積チャネルが形成されるWチャネル構造が可能となる。
【0186】
また、埋込チャネル領域71内に形成される蓄積チャネルは、ゲート絶縁膜121と表面チャネル領域61の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【0187】
[第8実施例]
図20は、本発明の第8実施例に係るSiC電界効果トランジスタの単位セルの断面図である。図示のように、ドレイン領域となるP+ 型SiC基板11上に、P- 型SiCエピタキシャル領域21が積層されたウエハ(半導体基板)において、エピタキシャル領域21の表層部における所定領域には、P+ 型ソース領域(第1導電型のソース領域部)102、及びN+ 型ソース領域(第2導電型のソース領域部)112が形成されている。
【0188】
更に、P- 型エピタキシャル層21の一主面の所定の領域には溝(溝部;第1の溝部)5が形成されており、この溝5に沿ってP- 型表面チャネル領域(第1導電型の表面チャネル領域部)62が形成される。また、エピタキシャル領域21の一主面の所定の領域には溝(第2の溝部)6が形成されており、この溝6内には絶縁膜191が埋め込まれている。
【0189】
ここで、表面チャネル領域62と絶縁膜191の間のエピタキシャル領域21の部分には、N- 型埋込チャネル領域(第2導電型の埋込チャネル領域部)72が形成される。これら表面チャネル領域62および埋込チャネル領域72から構成される領域を、チャネル領域92とする。
【0190】
なお、表面チャネル領域62、及び埋込チャネル領域72の厚さおよびキャリア濃度は、表面チャネル領域62と埋込チャネル領域72の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域62及び埋込チャネル領域72が完全に空乏化されるように設計されている。
【0191】
また、溝5には、ゲート絶縁膜122を介してゲート電極132が埋め込まれる。P+ 型ソース領域102及びN+ 型ソース領域112上には、ソース電極152が形成される。そして、P+ 基板11の裏面にはドレイン電極142が形成されている。
【0192】
次に、第8実施例の電界効果トランジスタの製造方法の一例を、図21(a)〜(c)、図22(d)〜(f)の断面図を用いて説明する。
【0193】
まず、図21の(a)の工程では、P+ 型SiC基板11の上に、例えば、不純物濃度が1E14〜1E18/cm3 、厚さが1〜100μmのP- 型SiCエピタキシャル領域21を形成する。
【0194】
図21(b)の工程では、マスク材175を用いて、P- 型エピタキシャル領域21の表層部の所定領域に、例えば100〜1000℃の高温でアルミニウムイオンを100〜3MeVの加速電圧で多段注入し、P+ 型ソース領域102を形成する。総ドーズ量は、例えば1E13〜1E16/cm2 である。P型不純物としてはアルミニウム以外に、ほう素、ガリウムなどを用いてもよい。
【0195】
図21(c)の工程では、マスク材176を用いて、P- 型エピタキシャル領域21の所定の領域に、例えば100〜1000℃の高温で窒素イオンを100〜3MeVの加速電圧で多段注入し、N- 型埋込チャネル領域72を形成する。総ドーズ量は、例えば、1E11〜1E15/cm2 である。その後、窒素イオン注入に引き続きマスク材176を用いて、例えば100〜1000℃の高温で燐イオンを100〜3MeVの加速電圧で多段注入し、N+ 型ソース領域112を形成する。総ドーズ量は、例えば1E13〜1E16/cm2 である。
【0196】
なお、本実施例では、N- 型埋込チャネル領域72を形成するための窒素イオン注入を先に行ったが、N+ 型ソース領域112を形成するための燐イオン注入を先に行った後に、N- 型埋込チャネル領域72を形成するための窒素イオン注入を行ってもよい。なお、イオン注入を行った後、例えば1000〜1800℃での熱処理を行い、注入した不純物を活性化する。
【0197】
図22(d)の工程では、マスク材177を用いて、P+ 型ソース領域102の一主面の所定の領域に、深さ方向にP+ 型ソース領域102を貫通して、例えば0.1〜5μmの深さの溝5を形成する。ここで、溝5とN- 型埋込チャネル領域72との間のP- 型エピタキシャル領域21の部分を、P- 型表面チャネル領域62とする。
【0198】
なお、表面チャネル領域62及び埋込チャネル領域72の厚さ及びキャリア濃度は、表面チャネル領域62と埋込チャネル領域72の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域62及び埋込チャネル領域72が完全に空乏化されるように設計される。
【0199】
チャネル領域92は、こらP- 型表面チャネル領域62とN- 型埋込チャネル領域72とから構成される。
【0200】
図22(e)の工程では、マスク材178を用いて、P- 型エピタキシャル領域21の一主面の所定の領域に、例えば0.1〜5μmの深さの溝6を形成する。
【0201】
図22(f)の工程では、例えばLPCVD法を用いて厚みが0.1〜5μmの二酸化シリコン膜を堆積し、溝6を埋め込む。その後、例えばCMP法を用いて二酸化シリコン膜を機械的化学研磨し、二酸化シリコン膜191を溝6内部に残す。
【0202】
次に、溝5の表面にゲート絶縁膜122を例えば900〜1300℃での熱酸化により形成する。その後、例えばポリシリコンによりゲート電極132を形成する。P+ 型ソース領域102及びN+ 型ソース領域112上には、ソース電極152を形成する。また、P+ 基板11の裏面にはドレイン電極142を形成する。そして、例えば600〜1400℃程度で熱処理してオーミック電極とする。
【0203】
このようにして、図20に示す電界効果トランジスタが完成する。なお、溝5の底面は曲面でもよい。溝の断面形状はV字型溝のように底面が無い形状であってもよい。溝6についても同様である。
【0204】
次に、第8実施例に係る電界効果トランジスタの動作について説明する。ゲート電極132に電圧が印加されていない状態では、表面にチャネル領域62と埋込チャネル領域72の接合部からビルトイン電圧に対応して広がる空乏層により、表面チャネル領域62及び埋込チャネル領域72をピンチオフ状態にできる。
【0205】
その結果、ソースSとドレインD間の電流を遮断することができノーマリオフとなる。また、ワイドバンドギヤップ半導体基板としてSiCからなるものを用いたときには、PN接合のビルトイン電圧が大きく、このようなゲート電極に電圧が印加されていない状態で電流が非導通状態となるような設計を容易に行うことができる。
【0206】
次に、ゲート電極132に対して負のバイアスを与えると、表面チャネル領域62の表層にはP+ 型ソース領域102からP- 型ドリフト領域(エピタキシャル領域)21方向へ延びるP型の蓄積チャネルが形成される。これと同時に、埋込チャネル領域72内にはN+ 型ソース領域112からP- 型ドリフト領域(エピタキシャル領域)21方向へ延びるN型の蓄積チャネルが形成され、トランジスタはオン状態にスイッチングされる。
【0207】
このように、ゲート電極132に負の電圧を印加することにより、表面チャネル領域62の表層にはP型蓄積チャネルを誘起させ、且つ、埋込チャネル領域72内にはN型蓄積チャネルを誘起させ、ソース電極152とドレイン電極142との間にキャリアが流れる。
【0208】
これらの結果、高ドレイン耐圧を有する電界効果トランジスタにおいても、ノーマリオフの電圧駆動型で、高いチャネル移動度を有する電界効果トランジスタが得られる。特に、本発明によりP- 型表面チャネル領域62の表層にはP型の蓄積チャネルが、N- 型埋込チャネル領域72内にはN型の蓄積チャネルが形成されるWチャネル構造が可能となる。
【0209】
また、埋込チャネル領域72内に形成される蓄積チャネルは、ゲート絶縁膜122と表面チャネル領域62の界面に存在する不完全な結晶構造の影響を受けないため、チャネル移動度を大きくすることができる。そのため、チャネル抵抗を飛躍的に低減でき、ドレイン・ソース間のオン抵抗を低減することができる。
【図面の簡単な説明】
【図1】本発明の、第1実施例に係る電界効果トランジスタの単位セルの断面図である。
【図2】(a)、(b)は、本発明の第1実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図3】(c)、(d)は、本発明の第1実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図4】本発明の、第2実施例に係る電界効果トランジスタの単位セルの断面図である。
【図5】(a)〜(c)は、本発明の第2実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図6】(d)、(e)は、本発明の第2実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図7】本発明の、第3実施例に係る電界効果トランジスタの単位セルの断面図である。
【図8】(a)〜(c)は、本発明の第3実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図9】(d)〜(f)は、本発明の第3実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図10】本発明の、第4実施例に係る電界効果トランジスタの単位セルの断面図である。
【図11】(a)〜(c)は、本発明の第4実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図12】(d)〜(f)は、本発明の第4実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図13】本発明の、第5実施例に係る電界効果トランジスタの単位セルの断面図である。
【図14】本発明の、第6実施例に係る電界効果トランジスタの単位セルの断面図である。
【図15】(a)〜(c)は、本発明の第6実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図16】(d)〜(f)は、本発明の第6実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図17】本発明の、第7実施例に係る電界効果トランジスタの単位セルの断面図である。
【図18】(a)〜(c)は、本発明の第7実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図19】(d)〜(f)は、本発明の第7実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図20】本発明の、第8実施例に係る電界効果トランジスタの単位セルの断面図である。
【図21】(a)〜(c)は、本発明の第8実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図22】(d)〜(f)は、本発明の第8実施例に係る電界効果トランジスタの製造工程を示す説明図である。
【図23】従来におけるSiC電界効果トランジスタの断面図である。
【符号の説明】
1 P- 型SiC半導体基板
2,190,191 SiO2 膜
3 P- 型SiC半導体層
5,6 溝
10,11 P+ 型SiC基板
20,21 P- 型SiCエピタキシャル領域
30,31 P+ 型ドレイン領域
40,41 N+ 型ドレイン領域
50 N- 型領域
60,61,62 P- 型表面チャネル領域
70,71,72 N- 型埋込チャネル領域
80 P- 型ボディ半導体領域
90,91,92 チャネル領域
100,101,102 P+ 型ソース領域
110,111,112 N+ 型ソース領域
120,121,122 ゲート絶縁膜
130,131,132 ゲート電極
140,141,142 ドレイン電極
150,151,152 ソース電極
160 基板コンタクト電極
170,171,172,173,174 マスク材
175,176,177,178 マスク材
180 Si基板
210 P+ 型SiC基板
211,212,213 N+ 型SiC基板
221,222,223 N- 型SiCエピタキシャル領域
230,231 N+ 型ドレイン領域
240,241,242,243,244 N+ 型ソース領域
250,251,253,255,256 P- 型ゲート半導体領域
252,254,257 P- 型ボディ半導体領域
260,261,262,263,264 N- 型埋込チャネル領域
270,271,272,273,274 ゲート絶縁膜
280,281,282,283,284 ゲート電極
290,291,292,293,294 ドレイン電極
300,301,302,303,304 ソース電極
310 基板コンタクト電極
311,312 ボディコンタクト電極
320,321,322,323 マスク材
340 Si基板
350,351 ボディコンタクト領域
360,361,362 溝
370 SiO2 絶縁層
380,381,382,383,384 チャネル領域
401 P- 型SiC半導体基板
402,330 SiO2 膜
403 P- 型SiC半導体層
[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a field effect transistor, and more particularly to a field effect transistor capable of keeping on-resistance low.ToRelated.
[0002]
[Prior art]
As a conventional field effect transistor, for example, one described in Japanese Patent Laid-Open No. 9-74193 (hereinafter referred to as a conventional example) is known. FIG. 23 is a cross-sectional view showing the configuration of the field effect transistor described in the conventional example.
[0003]
As shown in the figure, in this field effect transistor, an epitaxial region 202 made of N− type SiC is formed on a wide band gap semiconductor substrate 201 made of high concentration N + type SiC (silicon carbide). An epitaxial region 203 made of P − type SiC is formed on 202.
[0004]
An N + type source region 205 and a P + type body contact region 204 are formed in a predetermined region in the surface layer portion of the epitaxial region 203. Further, a groove 208 is formed in the epitaxial region 203 so as to penetrate the epitaxial region 203 and reach the epitaxial region 202.
[0005]
Further, a channel region 206 made of N − type SiC is formed on the side wall of the groove 208. Further, the source electrode 211 is formed which is insulated from the gate electrode 209 by the interlayer insulating film 212 and connected to the source region 205 and the body contact region 204, and the drain electrode 210 is formed on the back surface of the wide band gap semiconductor substrate 201. ing.
[0006]
In this field effect transistor, when a voltage is applied between the drain electrode 210 and the source electrode 211 and a voltage is applied to the gate electrode 209, the surface layer of the channel region 206 facing the gate electrode 209 is An N-type accumulation layer type channel is formed, and a current flows from the drain electrode 210 to the source electrode 211.
[0007]
[Problems to be solved by the invention]
In the SiC storage field effect transistor described in the above-described conventional example, an incomplete crystal structure exists at the interface between the gate insulating film 207 and the N − -type storage channel formation region 206. Therefore, a large amount of interface states exist in the accumulation channel in the surface layer of the channel region 206 formed by applying a voltage to the gate electrode 209, and these act as electron traps, so that the channel mobility cannot be increased and the on-resistance is increased. There is a problem that is high.
[0008]
Regarding the breakdown voltage, when a high voltage is applied to the drain electrode 210, a high voltage is applied to the gate insulating film 207 at the bottom of the trench 208. When this insulating film 207 is broken, a large amount of leakage current is generated, and therefore, there is a problem that it is impossible to realize a high breakdown voltage utilizing the high dielectric breakdown electric field inherent to SiC, which is a wide cap semiconductor. It was.
[0009]
  The present invention has been made to solve such a conventional problem, and its object is to provide a field effect transistor having a high breakdown voltage and a low on-resistance.TIt is to provide. Especially for wide-gap semiconductor devices, it is a normally-off voltage-driven, low on-resistance field-effect transistor with high channel mobility.TThe purpose is to provide.
[0010]
[Means for Solving the Problems]
  In order to achieve the above object, the invention described in claim 1 of the present application isA first conductivity type silicon carbide semiconductor substrate having a first conductivity type silicon carbide semiconductor layer on the surface, a second conductivity type drain region and a source region formed in a predetermined portion of the surface of the silicon carbide semiconductor layer A channel region formed between the drain region and the source region of the silicon carbide semiconductor layer and having a channel formed by a gate voltage; a drain electrode formed in the drain region; and a source region. A source electrode, and a gate electrode formed through a gate insulating film with respect to the channel region. The channel region is formed below the gate insulating film and has an interface with the gate insulating film. A first conductive type gate semiconductor region, and a second conductive layer formed under the first conductive type gate semiconductor region and forming an interface with the first conductive type gate semiconductor region. And a first conductivity type body semiconductor region formed below the second conductivity type buried channel region and forming an interface with the second conductivity type buried channel region. It is a normally-off field effect transistor.
[0011]
  The invention described in claim 2A silicon substrate, an insulating layer region formed on the surface of the silicon substrate, a first conductivity type silicon carbide semiconductor layer formed on the surface of the insulating layer region, and a predetermined portion on the surface of the silicon carbide semiconductor layer A drain region and a source region of the second conductivity type, and a channel region formed between the drain region and the source region of the silicon carbide semiconductor layer and having a channel formed by a gate voltage; and the drain region A drain electrode formed; a source electrode formed in the source region; and a gate electrode formed through a gate insulating film with respect to the channel region, wherein the channel region includes the gate insulating film A first conductive type gate semiconductor region that forms an interface with the gate insulating film, and the first conductive type gate semiconductor region and the insulating layer region. Is formed between, and a first conductivity type gate semiconductor regions, and the insulating layer region and the second conductivity type buried channel region which forms the interface, a field-effect transistor of the normally-off.
[0020]
  Claim3The invention described inThe first conductivity type is one of P-type and N-type, and the second conductivity type is the other of P-type and N-type..
[0026]
【The invention's effect】
According to the first aspect of the present invention, when no gate voltage is applied, the first depletion layer generated at the junction between the gate semiconductor region and the buried channel region is the second depletion generated at the junction between the body semiconductor region and the buried channel region. The layer can be contacted, thereby completely depleting the buried channel region and blocking the current flowing between the source and drain. That is, it is normally off. Further, when a voltage is applied to the gate, a storage channel is formed in the buried channel region, so that it is switched on.
[0027]
According to the invention of claim 2, when the gate voltage is not applied, the buried channel region is completely depleted by the depletion layer generated at the junction between the gate semiconductor region and the buried channel region, while the voltage is applied to the gate. Then, a storage channel can be formed in the buried channel region.
[0028]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, the accumulation channel formed in the buried channel region is not affected by the incomplete crystal structure existing at the interface between the gate insulating film and the gate semiconductor region, so that the channel mobility can be increased. Therefore, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0039]
  Claim3In the invention, the first conductivity type and the second conductivity type are the P type and the N type, so that the flexibility is high.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the field effect transistor of the present invention, the first conductivity type is P-type and the second conductivity type is N-type, but the first conductivity type is N-type and the second conductivity type is P-type. Also good. In this embodiment, an MIS field effect transistor in which a polysilicon electrode is formed on a gate insulating film will be described as an example. However, a MESFET type using a Schottky metal for the gate electrode may be used.
[0041]
Although not taken up in this embodiment, the present invention can also be applied to voltage-driven field effect transistor elements such as IGBTs and MIS thyristors. Furthermore, it goes without saying that modifications within the scope of the present invention are included.
[0042]
[First embodiment]
FIG. 1 is a cross-sectional view of a unit cell of a SiC (silicon carbide; wide band gap semiconductor) field effect transistor according to a first embodiment of the present invention. As shown in the figure, this field effect transistor has a P− type epitaxial region in a wafer (semiconductor substrate) in which a P− type epitaxial region 220 is stacked on a P + type SiC substrate 210 for making a substrate contact. An N + type drain region 230 (right side in the figure) and an N + type source region 240 (left side in the figure) having a predetermined depth are formed in a predetermined region of the surface layer 220.
[0043]
A channel region 380 is formed in the portion of the epitaxial region 220 sandwiched between the drain region 230 and the source region 240. The channel region 380 includes a P − type gate semiconductor region 250 (first conductivity type gate semiconductor region), an N − type buried channel region 260 (second conductivity type buried channel region), and a P − type. The body semiconductor region 252 (first conductivity type body semiconductor region) is composed of three regions.
[0044]
Here, the thickness and carrier concentration of the gate semiconductor region 250 and the buried channel region 260 are such that conduction carriers existing in the buried channel region 260 are depleted due to the electrostatic potential between the gate semiconductor region 250 and the body semiconductor region 252. Designed to be
[0045]
More specifically, the first depletion layer generated at the junction between the gate semiconductor region 250 and the buried channel region 260 is in contact with the second depletion layer generated at the junction between the body semiconductor region 252 and the buried channel region 260, thereby The buried channel region 260 is designed to be completely depleted.
[0046]
A gate electrode 280 is formed on the surface of the P − type gate semiconductor region 250 with a gate insulating film 270 interposed therebetween. A drain electrode 290 is formed on the upper surface of the drain region 230. Further, the source electrode 300 is formed on the upper surface of the source region 240. A substrate contact electrode 310 is formed on the back surface of the P + -type SiC substrate 210.
[0047]
Next, an example of a method for manufacturing the field effect transistor of this embodiment will be described with reference to the cross-sectional views shown in FIGS.
[0048]
2A, a P @-type SiC epitaxial region 220 having an impurity concentration of 1E14 to 1E18 / cm @ 3 and a thickness of 1 to 50 .mu.m is formed on a P @ + type SiC substrate 210, for example.
[0049]
In the step of FIG. 2B, phosphorus ions are implanted into a predetermined region of the surface layer portion of the P− type SiC epitaxial region 220 using a mask material 320 at a high temperature of, for example, 100 to 1000 ° C. Region 230 and N + type source region 240 are formed. Multistage implantation is performed with an acceleration voltage of, for example, 100 to 3 MeV, and a total dose is, for example, 1E13 to 1E16 / cm <2>. Nitrogen, arsenic, or the like may be used in addition to phosphorus as an impurity that becomes an N-type impurity.
[0050]
In the step of FIG. 3C, the mask material 321 is used to form a portion of the epitaxial region 220 between the N + type drain region 230 and the N + type source region 240 at a high temperature of, for example, 100 to 1000 ° C. Nitrogen ions are implanted to form an N − type buried channel region 260. At this time, multistage implantation is performed with an acceleration voltage of, for example, 30 to 3 MeV, and a total dose is, for example, 1E11 to 1E15 / cm2.
[0051]
At this time, it is a condition that the implanted nitrogen atoms are distributed deeper than the P− type gate semiconductor region 250. The portion of the epitaxial region 220 located on the lower surface of the N − type buried channel region 260 is referred to as a P − type body semiconductor region 252.
[0052]
The thickness and carrier concentration of the gate semiconductor region 250 and the buried channel region 260 are determined so that the first depletion layer generated at the junction between the gate semiconductor region 250 and the buried channel region 260 is different from the body semiconductor region 252 and the buried channel region. It is designed to contact the second depletion layer that occurs at the junction of 260, thereby completely depleting the buried channel region 260.
[0053]
And after ion-implanting, the heat processing at 1000-1700 degreeC is performed, for example, and the implanted impurity is activated. Thus, a channel region 380 composed of the gate semiconductor region 250, the buried channel region 260, and the body semiconductor region 252 is completed.
[0054]
In the above description, the N − type buried channel region 260 is formed by ion implantation. However, it may be formed by epitaxial growth using a CVD method.
[0055]
In the step of FIG. 3D, the gate insulating film 270 is formed on the surface of the epitaxial region 220 including the upper surface of the P − type gate semiconductor region 250 by thermal oxidation at 900 to 1300 ° C., for example. Thereafter, the gate electrode 280 is formed from, for example, polysilicon.
[0056]
Thereafter, although not particularly illustrated, a metal film is deposited as a substrate contact electrode 310 on the back surface of the substrate, and is heat-treated at, for example, about 600 to 1400 ° C. to form an ohmic electrode. A source electrode 300 is formed thereon. In this way, the field effect transistor shown in FIG. 1 is completed.
[0057]
In this embodiment, the drain electrode 290 and the source electrode 300 may be formed on at least part of the surfaces of the N + -type drain region 230 and the N + -type source region 240. In this embodiment, the P + type SiC substrate 210 is used to make the substrate contact from the back side. However, a P− type epitaxial layer is grown on the N + type SiC substrate to form the substrate contact. You may form in the surface side of a P <-> type epitaxial layer. Also, a P-type SiC substrate may be used.
[0058]
Next, the operation of this field effect transistor will be described. In a state where no voltage is applied to the gate electrode 280, the first depletion layer extending from the junction between the gate semiconductor region 250 and the buried channel region 260 corresponding to the built-in voltage is formed in the body semiconductor region 252 and the buried channel region. The buried channel region 260 can be pinched off by contacting the second depletion layer extending from the junction of 260 corresponding to the built-in voltage.
[0059]
As a result, the current between the source S and the drain D can be cut off, and normally off. In addition, when a SiC substrate is used as the wide band gap semiconductor substrate, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. Can be easily performed.
[0060]
Next, when a negative bias is supplied to the gate electrode 280, an accumulation-type channel region extending from the source region 240 to the drain region 230 is formed in the surface channel region 60 and switched to the on state. At this time, electrons flow from the N + type source region 240 to the N + type drain region 230 via the storage channel formed in the buried channel region 260.
[0061]
In this way, by applying a negative voltage to the gate electrode 280, a storage channel is induced in the surface channel region 260, and carriers flow between the source electrode 300 and the drain electrode 290.
[0062]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, since the accumulation channel formed in the buried channel region 260 is not affected by an incomplete crystal structure existing at the interface between the gate insulating film 270 and the gate semiconductor region 250, the channel mobility can be increased. it can. Therefore, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0063]
[Second Embodiment]
FIG. 4 is a cross-sectional view of a unit cell of an SiC field effect transistor according to the second embodiment of the present invention. As shown, a silicon dioxide film 330 is formed on the silicon substrate 340. On the silicon dioxide film 330, an SiC single crystal layer for forming a source, a drain, and a channel is formed.
[0064]
In this SiC single crystal layer, an N + type drain region 231 and an N + type source region 241 formed until reaching the silicon dioxide film 330 are formed. A channel region 381 is formed in the portion of the SiC single crystal layer sandwiched between the drain region 231 and the source region 241.
[0065]
The channel region 381 is composed of two regions, a P − type gate semiconductor region 251 and an N − type buried channel region 261. Here, the thickness and the carrier concentration of the gate semiconductor region 251 and the buried channel region 261 are determined by the depletion layer spreading from the junction between the gate semiconductor region 251 and the buried channel region 261 in accordance with the built-in voltage. The region 261 is designed to be completely depleted.
[0066]
A gate electrode 281 is formed on the surface of the P − -type gate semiconductor region 251 with a gate insulating film 271 interposed therebetween. A drain electrode 291 is formed on the upper surface of the drain region 231. A source electrode 301 is formed on the upper surface of the source region 241.
[0067]
Next, an example of a method for manufacturing the field effect transistor of this example will be described with reference to the cross-sectional views shown in FIGS. 5 (a) to 5 (c) and FIGS. 6 (d) to 6 (e).
[0068]
First, in the process of FIG. 5A, a silicon substrate 340 is prepared on which a silicon dioxide film 330 having a thickness of, for example, 0.01 to 3 μm is formed. Next, a P − type SiC semiconductor substrate 401 having a thickness of, for example, 0.1 to 5 μm and containing P type impurities uniformly, for example, 1E14 to 1E18 / cm 3, is bonded to the silicon dioxide film 330.
[0069]
5B, the P − type SiC semiconductor substrate 401 is thermally oxidized at an oxidation temperature of 900 to 1200 ° C., for example, and a thickness of, for example, about 0.01 to 4 μm from the exposed surface of the SiC semiconductor substrate 401. A silicon dioxide film 402 is formed. Thereby, a P − type SiC semiconductor layer 403 having a thickness of, for example, about 0.1 to 2 μm is obtained between the silicon dioxide film 402 and the silicon dioxide film 330. Thereafter, the silicon dioxide film 402 is removed with an ammonium fluoride solution.
[0070]
5C, using the mask material 322, phosphorus ions are implanted into a predetermined region of the P − -type SiC semiconductor layer 403 at a high temperature of, for example, 100 to 1000 ° C. until reaching the silicon dioxide film 330. N + type drain region 231 and N + type source region 241 are formed. The acceleration voltage is, for example, 100 to 3 MeV and multi-stage implantation is performed, and the total dose is, for example, 1E13 to 1E16 / cm <2>. Nitrogen, arsenic, or the like may be used in addition to phosphorus as an impurity that becomes an N-type impurity.
[0071]
In the step of FIG. 6D, a high temperature of, for example, 100 to 1000 ° C. is applied to the portion of the P − type semiconductor layer 403 between the N + type drain region 231 and the N + type source region 241 using the mask material 323. Then, nitrogen ions are implanted to form an N − type buried channel region 261. The acceleration voltage is, for example, 30 to 3 MeV and multi-stage implantation is performed, and the total dose is, for example, 1E11 to 1E15 / cm2.
[0072]
At this time, it is assumed that the implanted nitrogen atoms are distributed deeper than the P − -type gate semiconductor region 251. The thickness of the gate semiconductor region 251 and the buried channel region 261 and the carrier concentration are determined by the depletion layer spreading from the junction between the gate semiconductor region 251 and the buried channel region 261 in accordance with the built-in voltage. 261 is designed to be fully depleted.
[0073]
After ion implantation, heat treatment is performed at 1000 to 1700 ° C., for example, to activate the implanted impurities. Thus, a channel region 381 composed of the gate semiconductor region 251 and the buried channel region 261 is completed.
[0074]
6E, a gate insulating film 271 is formed on the surface of the semiconductor layer including the upper surface of the P − type gate semiconductor region 251 by thermal oxidation at 900 to 1300 ° C., for example. Thereafter, the gate electrode 281 is formed from polysilicon, for example.
[0075]
Thereafter, although not particularly illustrated, the drain electrode 291 and the source electrode 301 are formed on the drain region 231 and the source region 241, respectively. Thus, the field effect transistor shown in FIG. 4 is completed.
[0076]
In this embodiment, the drain electrode 291 and the source electrode 301 only need to be formed on at least part of the surface of the N + type drain region 231 and the N + type source region 241.
[0077]
Next, the operation of this field effect transistor will be described. In a state where no voltage is applied to the gate electrode 281, the buried channel region 261 can be pinched off by a depletion layer extending from the junction between the gate semiconductor region 251 and the buried channel region 261 corresponding to the built-in voltage. As a result, the current between the source S and the drain D can be cut off and normally off.
[0078]
In addition, when a wide bandgap semiconductor substrate made of SiC is used, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0079]
Next, when a negative bias is supplied to the gate electrode 281, an accumulation type channel region extending from the N + -type source region 241 to the N + -type drain region 231 is formed in the buried channel region 261 and turned on. Switched to a state. At this time, electrons flow from the source region 241 to the drain region 231 through a storage channel formed in the buried channel region 261.
[0080]
In this way, by applying a negative voltage to the gate electrode 281, an accumulation channel is induced in the buried channel region 261, and carriers flow between the source electrode 301 and the drain electrode 291.
[0081]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, the accumulation channel formed in the buried channel region 261 is not affected by an incomplete crystal structure existing at the interface between the gate insulating film 271 and the gate semiconductor region 251, so that the channel mobility can be increased. it can. Therefore, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0082]
[Third embodiment]
FIG. 7 is a cross-sectional view of a unit cell of an SiC field effect transistor according to the third embodiment of the present invention. As shown in the drawing, in a wafer in which an N− type SiC epitaxial region 221 is laminated on an N + type SiC substrate 211 serving as a drain region, an N + type source region 242 is formed in a predetermined region in the surface layer portion of the epitaxial region 221. A P + type body contact region 350 is formed. Further, a groove 360 is formed in a predetermined region of one main surface of the N − type epitaxial region 221, and a P − type gate semiconductor region 253 is formed along the groove 360.
[0083]
A P − type body semiconductor region 254 having a predetermined depth including the body contact region 350 is formed in a predetermined region in the surface layer portion of the epitaxial region 221. Here, an N − type buried channel region 262 is formed in the portion of the epitaxial region 221 between the gate semiconductor region 253 and the body semiconductor region 254. A region including the gate semiconductor region 253, the buried channel region 262, and the body semiconductor region 254 is referred to as a channel region 382.
[0084]
Note that the thicknesses and carrier concentrations of the gate semiconductor region 253, the buried channel region 262, and the body semiconductor region 254 are such that the conduction carriers existing in the N − type buried channel region 262 are different from the gate semiconductor region 253 and the body semiconductor region 254. Designed to be depleted by electrostatic potential.
[0085]
More specifically, the first depletion layer generated at the junction between the gate semiconductor region 253 and the buried channel region 262 contacts the second depletion layer generated at the coupling between the body semiconductor region 254 and the buried channel region 262, thereby The buried channel region 262 is designed to be completely depleted.
[0086]
A gate electrode 282 is formed on the surface of the P − -type gate semiconductor region 253 with a gate insulating film 272 interposed therebetween. A source electrode 302 is formed on the upper surface of the source region 242. Further, a body contact electrode 311 is formed on the upper surface of the body contact region 350. A drain electrode 292 is formed on the back surface of the N + -type SiC substrate 211.
[0087]
Next, an example of a method for manufacturing the field effect transistor of this embodiment will be described with reference to the cross-sectional views shown in FIGS. 8A to 8C and FIGS. 9D to 9F.
[0088]
First, in the step of FIG. 8A, an N @-type SiC epitaxial region 221 having an impurity concentration of 1E14 to 1E18 / cm @ 3 and a thickness of 1 to 100 .mu.m is formed on an N @ + type SiC substrate 211, for example.
[0089]
In the step of FIG. 8B, a groove 360 having a depth of, for example, 0.1 to 5 μm is formed in a predetermined region of one main surface of the N − type epitaxial region 221.
[0090]
In the step of FIG. 8C, SiC is homoepitaxially grown along the trench 360 by the CVD method to form the P − -type gate semiconductor region 253.
[0091]
The P − type gate semiconductor region may be formed by ion implantation of boron or the like, for example.
[0092]
In the step of FIG. 9D, for example, phosphorus ions are implanted into a predetermined region of the surface layer portion of the N − type epitaxial region 221 to form an N + type source region 242. Nitrogen, arsenic, or the like may be used in addition to phosphorus as an impurity that becomes an N-type impurity.
[0093]
9E, for example, boron ions are implanted into a predetermined region of the surface layer portion of the N − type epitaxial region 221 to form a P + type body contact region 350 and a P − type body semiconductor region 254. . The portion of the epitaxial region 221 between the gate semiconductor region 253 and the body semiconductor region 254 is referred to as an N − type buried channel region 262.
[0094]
Here, the thickness and carrier concentration of the gate semiconductor region 253, the buried channel region 262, and the body semiconductor region 254 are such that the first depletion layer generated at the junction between the gate semiconductor region 253 and the buried channel region 262 is the body semiconductor region. It is designed to contact the second depletion layer generated at the junction of 254 and the buried channel region 262, thereby completely depleting the buried channel region 262.
[0095]
In addition, after performing ion implantation, the heat processing at 1000-1700 degreeC is performed, for example, and the implanted impurity is activated. Thus, a channel region 382 including the gate semiconductor region 253, the buried channel region 262, and the body semiconductor region 254 is completed.
[0096]
In the step of FIG. 9F, the gate insulating film 272 is formed on the surface of the P − -type gate semiconductor region 253 by thermal oxidation at 900 to 1300 ° C., for example. Thereafter, the gate electrode 282 is formed from polysilicon, for example.
[0097]
Thereafter, although not particularly illustrated, the source electrode 302 is formed on the upper surface of the source region 242, and the body contact electrode 311 is formed on the upper surface of the body contact region 350. A drain electrode 292 is formed on the back surface of the N + substrate 211. Thus, the field effect transistor shown in FIG. 7 is completed.
[0098]
In this embodiment, the source electrode 302 and the body contact electrode 311 may be formed at least on part of the surfaces of the N + -type source region 242 and the body semiconductor region 350. Further, although the bottom surface of the groove 360 is formed with a curved surface, it may not be a curved surface. The cross-sectional shape of the groove may be a shape having no bottom surface like a V-shaped groove.
[0099]
Next, the operation of the field effect transistor according to this embodiment will be described. In a state where no voltage is applied to the gate electrode 282, the first depletion layer that spreads corresponding to the built-in voltage formed by the junction between the gate semiconductor region 253 and the buried channel region 262 is formed in the body semiconductor region 254 and the buried channel. The buried channel region 262 can be pinched off by contacting the second depletion layer extending from the junction of the region 262 corresponding to the built-in voltage.
[0100]
As a result, the current between the source S and the drain D can be cut off, and normally off. In addition, when a wide bandgap semiconductor substrate made of SiC is used, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0101]
Next, when a negative bias is supplied to the gate electrode 282, an accumulation type channel region extending from the N + type source region 242 toward the N − type drift region (epitaxial region) 221 is formed in the buried channel region 262. Formed and switched to the on state. At this time, electrons flow from the N + type source region 242 to the N − type epitaxial region 221 via the storage channel formed in the buried channel region 262. When reaching the N − type epitaxial region 221, electrons flow perpendicularly to the N + type SiC substrate 211.
[0102]
In this manner, by applying a negative voltage to the gate electrode 282, an accumulation channel is induced in the buried channel region 262, and carriers flow between the source electrode 302 and the drain electrode 292.
[0103]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, the accumulation channel formed in the buried channel region 262 is not affected by an incomplete crystal structure existing at the interface between the gate insulating film 272 and the gate semiconductor region 253, and thus channel mobility can be increased. it can. As a result, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0104]
When a high voltage is applied between the drain electrode 292 and the source electrode 302, the electric field applied to the gate insulating film 272 is shielded by the depletion layer extending from the P − -type gate semiconductor region 253 formed along the trench 360. Therefore, it is possible to realize a high breakdown voltage that is not determined by the breakdown voltage of the gate insulating film 272 and corresponds to the high breakdown electric field of the wide band gap semiconductor.
[0105]
[Fourth embodiment]
FIG. 10 is a cross-sectional view of a unit cell of an SiC field effect transistor according to the fourth embodiment of the present invention. As shown in the figure, in a wafer in which an N− type SiC epitaxial region 222 is stacked on an N + type SiC substrate 212 serving as a drain region, an N + type source is formed in a predetermined region in the surface layer portion of the epitaxial region 222. Region 243 is formed. Further, a groove 361 is formed in a predetermined region on one main surface of the N − type epitaxial region 222, and a P − type gate semiconductor region 255 is formed along the groove 361.
[0106]
A groove 362 is formed in a predetermined region on one main surface of the epitaxial region 222, and an insulating film 370 is embedded in the groove 362. Here, an N − type buried channel region 263 is formed in a portion of the epitaxial region 222 between the gate semiconductor region 255 and the insulating film 370. A region including the gate semiconductor region 255 and the buried channel region 263 is referred to as a channel region 383.
[0107]
Note that the thickness and carrier concentration of the gate semiconductor region 255 and the buried channel region 263 depend on the buried channel region 263 due to a depletion layer extending from the junction between the gate semiconductor region 255 and the buried channel region 263 corresponding to the built-in voltage. Is designed to be fully depleted.
[0108]
A gate electrode 283 is formed on the surface of the P − -type gate semiconductor region 255 with a gate insulating film 273 interposed therebetween. A source electrode 303 is formed on the source region 243. A drain electrode 293 is formed on the back surface of the N + substrate 212.
[0109]
Next, an example of a method for manufacturing the field effect transistor of this embodiment will be described with reference to the cross-sectional views shown in FIGS. 11 (a) to 11 (c) and FIGS.
[0110]
First, in the step of FIG. 11A, an N @-type SiC epitaxial region 222 having an impurity concentration of 1E14 to 1E18 / cm @ 3 and a thickness of 1 to 100 .mu.m is formed on an N @ + type SiC substrate 212, for example.
[0111]
In the step of FIG. 11B, a groove 361 having a depth of, for example, 0.1 to 5 μm is formed in a predetermined region of one main surface of the N − type epitaxial region 222.
[0112]
In the step of FIG. 11C, SiC is homoepitaxially grown along the trench 361 by the CVD method to form the P − -type gate semiconductor region 255.
[0113]
The P − type gate semiconductor region may be formed by ion implantation of boron or the like, for example.
[0114]
In the step of FIG. 12D, for example, phosphorus ions are implanted into a predetermined region of the surface layer portion of the N − type epitaxial region 222 to form an N + type source region 243. Nitrogen, arsenic, or the like may be used in addition to phosphorus as an impurity that becomes an N-type impurity.
[0115]
In addition, after performing ion implantation, the heat processing at 1000-1700 degreeC is performed, for example, and the implanted impurity is activated.
[0116]
In the step of FIG. 12E, a groove 362 having a depth of, for example, 0.1 to 5 μm is formed in a predetermined region of one main surface of the N − type epitaxial region 222.
[0117]
In the step of FIG. 12F, silicon dioxide having a thickness of 0.1 to 5 μm is deposited by using, for example, the LPCVD method, and the groove 362 is embedded. Thereafter, the silicon dioxide film is mechanically and chemically polished using, for example, a CMP method, and the silicon dioxide film 370 is left inside the trench. Here, an N − type buried channel region 263 is formed in a portion of the epitaxial region 222 between the gate semiconductor region 255 and the silicon dioxide film 370.
[0118]
Thus, a channel region 383 including the gate semiconductor region 255 and the buried channel region 263 is completed. Note that the thickness and carrier concentration of the gate semiconductor region 255 and the buried channel region 263 are designed so that the gate semiconductor region 255 and the buried channel region 263 are completely depleted.
[0119]
Thereafter, a gate insulating film 273 is formed on the surface of the P − type gate semiconductor region 255 by thermal oxidation at 900 to 1300 ° C., for example. Then, the gate electrode 283 is formed from polysilicon, for example.
[0120]
Thereafter, although not particularly illustrated, the source electrode 303 is formed on the upper surface of the source region 243. A drain electrode 293 is formed on the back surface of the N + -type SiC substrate 212. Thus, the field effect transistor shown in FIG. 10 is completed.
[0121]
In this embodiment, the source electrode 303 only needs to be formed on at least part of the surface of the N + -type source region 243. Further, although the bottom surface of the groove 361 is formed with a curved surface, it may not be a curved surface. The cross-sectional shape of the groove may be a shape having no bottom surface like a V-shaped groove.
[0122]
Next, the operation of this field effect transistor will be described. In a state where no voltage is applied to the gate electrode 283, the buried channel region 263 can be pinched off by a depletion layer extending from the junction between the gate semiconductor region 255 and the buried channel region 263 corresponding to the built-in voltage. As a result, the current between the source S and the drain D can be cut off and normally off.
[0123]
In addition, when a wide bandgap semiconductor substrate made of SiC is used, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0124]
Next, when a negative bias is supplied to the gate electrode 283, an accumulation type channel region extending from the N + type source region 243 toward the N − type drift region (epitaxial region) 222 is formed in the buried channel region 263. Formed and switched to the on state. At this time, electrons flow from the N + type source region 243 to the N − type epitaxial region 222 via the storage channel formed in the buried channel region 263. When reaching the N − type epitaxial region 222, electrons flow perpendicularly to the N + type SiC substrate 212.
[0125]
In this way, by applying a negative voltage to the gate electrode 283, an accumulation channel is induced in the buried channel region 263, and carriers flow between the source electrode 303 and the drain electrode 293.
[0126]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, the accumulation channel formed in the buried channel region 263 is not affected by an incomplete crystal structure existing at the interface between the gate insulating film 273 and the gate semiconductor region 255, and thus channel mobility can be increased. it can. As a result, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0127]
When a high voltage is applied between the drain electrode and the source electrode, the electric field applied to the gate insulating film 273 is shielded by the depletion layer extending from the P − -type gate semiconductor region 255 formed along the trench 361. Thus, a high breakdown voltage that is not determined by the breakdown voltage of the gate insulating film 273 and corresponds to the high breakdown electric field of the wide band gap semiconductor can be realized.
[0128]
[Fifth embodiment]
FIG. 13 is a cross-sectional view of a unit cell of an SiC field effect transistor according to the fifth embodiment of the present invention. As shown in the drawing, in a wafer in which an N− type SiC epitaxial region 223 is stacked on an N + type SiC substrate 213 serving as a drain region, a predetermined depth in a surface layer portion of the epitaxial region 223 has a predetermined depth. A p-type body semiconductor region 257 is formed.
[0129]
Further, an N + type source electrode 244 and a P + body contact electrode 351 are formed in a predetermined region in the surface layer portion of the epitaxial region 223. Here, a P− type gate semiconductor region 256 and an N− type buried channel region 264 are formed in the body semiconductor region 257 between the N + source region 244 and the epitaxial region 223, respectively.
[0130]
A region including the gate semiconductor region 256, the buried channel region 264, and the body semiconductor region 257 is referred to as a channel region 384. Note that the thickness and carrier concentration of the gate semiconductor region 256, the buried channel region 264, and the body semiconductor region 257 are such that the conduction carriers present in the N − type buried channel region 264 are different from the gate semiconductor region 256 and the body semiconductor region 257. Designed to be depleted by electrostatic potential.
[0131]
More specifically, the first depletion layer generated at the junction of the gate semiconductor region 256 and the buried channel region 264 contacts the second depletion layer generated at the junction of the body semiconductor region 257 and the buried channel region 264, thereby The buried channel region 264 is designed to be completely depleted.
[0132]
A gate electrode 284 is formed on the surface of the P − -type gate semiconductor region 256 with a gate insulating film 274 interposed therebetween. Further, a source electrode 304 is formed on the upper surface of the source region 244. A body contact electrode 312 is formed on the upper surface of the body contact region 351. A drain electrode 294 is formed on the back surface of the N + substrate 213.
[0133]
Next, the operation of this field effect transistor will be described. In a state where no voltage is applied to the gate electrode 284, the first depletion layer extending from the junction between the gate semiconductor region 256 and the buried channel region 264 corresponding to the built-in voltage is formed in the body semiconductor region 257 and the buried channel region. The buried channel region 264 can be pinched off by contacting the second depletion layer extending from the junction of H.264 corresponding to the built-in voltage.
[0134]
As a result, the current between the source S and the drain D can be cut off, and normally off. In addition, when a wide band gap semiconductor substrate made of SiC is used, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0135]
Next, when a negative bias is supplied to the gate electrode 284, an accumulation-type channel region is formed in the buried channel region 264 and switched to an on state. At this time, electrons flow from the N + type source region 244 to the N − type epitaxial region 223 via the storage channel in the buried channel region 264. When reaching the N − type epitaxial region 223, electrons flow perpendicularly to the N + type SiC substrate 213.
[0136]
In this way, by applying a negative voltage to the gate electrode 284, a storage channel is induced in the buried channel region 264, and carriers flow between the source electrode 304 and the drain electrode 294.
[0137]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, the accumulation channel formed in the buried channel region 264 is not affected by an incomplete crystal structure existing at the interface between the gate insulating film 274 and the gate semiconductor region 256, so that the channel mobility can be increased. it can. As a result, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0138]
Further, when a high voltage is applied between the drain electrode and the source electrode, a depletion layer extending at the junction between the P − -type gate semiconductor region 256 and the epitaxial region 223, and the P − -type body semiconductor region 257 and the epitaxial region 223 Since the electric field applied to the gate insulating film 274 is shielded by the depletion layer extending to the junction, it is possible to realize a high breakdown voltage corresponding to the high breakdown electric field of the wide band gap semiconductor, which is not determined by the breakdown voltage of the gate insulating film 274. .
[0139]
[Sixth embodiment]
FIG. 14 is a cross-sectional view of a unit cell of a SiC (silicon carbide; wide band gap semiconductor) field effect transistor according to the sixth embodiment of the present invention. As shown in the figure, this field effect transistor is formed on a wafer (semiconductor substrate) in which a P− type epitaxial region 20 is laminated on a P + type SiC substrate 10 for making a substrate contact. A P + type drain region (first conductivity type drain region portion) 30 and an N + type drain region (second conductivity type drain region portion) 40 are formed in a predetermined region of the region 20 (right side in the figure). Yes.
[0140]
Similarly, a P + type source region (first conductivity type source region) 100 and an N + type source region (second conductivity type) are formed in a predetermined region (left side in the figure) of the P − type epitaxial region 20. Source region portion) 110 is formed. In the portion of the P− type epitaxial region 20 sandwiched between the P + type drain region 30 and the P + type source region 100, a P− type surface channel region (surface channel region portion of the first conductivity type) 60 is formed. Be placed.
[0141]
Further, an N− type buried channel region (second conductivity type buried channel region portion) 70 is formed in a portion between the N + type drain region 40 and the N + type source region 110. The channel region 90 is composed of the surface channel region 60 and the buried channel region 70. A portion of the epitaxial region 20 having a predetermined depth on the lower surface of the N − type buried channel region 70 is defined as a P − type body semiconductor region 80.
[0142]
Here, the thickness and carrier concentration of the surface channel region 60 and the buried channel region 70 are such that the surface channel region 60 is completely depleted by the first depletion layer generated at the junction between the surface channel region 60 and the buried channel region 70. And the first depletion layer comes into contact with the second depletion layer formed at the junction between the body semiconductor region 80 and the buried channel region 70, so that the buried channel region 70 is also completely depleted. Designed to.
[0143]
The N − type region 50 is formed to prevent current from flowing from the P + type drain region 30 to the P − type epitaxial region 20.
[0144]
A gate electrode 130 is formed on the surface of the P − -type surface epitaxial region 60 with a gate insulating film 120 interposed therebetween. A drain electrode 140 is formed on the P + -type drain region 30. A source electrode 150 is formed on the P + type source region 100. The N + type source region 110 is in contact with the source electrode 150 from a portion not shown. A substrate contact electrode 160 is formed on the back surface of the P + substrate 10 and connected to the source electrode 150.
[0145]
Next, an example of a method for manufacturing the field effect transistor of this embodiment will be described with reference to the cross-sectional views of FIGS. 15 (a) to 15 (c) and FIGS. 16 (d) to 16 (f).
[0146]
First, in the step of FIG. 15A, a P @-type SiC epitaxial region 20 having, for example, an impurity concentration of 1E14 to 1E18 / cm @ 3 and a thickness of 1 to 50 .mu.m is formed on a P @ + type SiC substrate 10.
[0147]
In the step of FIG. 15B (step 1a), using the mask material 170, phosphorus ions are added to a predetermined region of the P − type SiC epitaxial region 20 at a high temperature of 100 to 1000 ° C., for example, at 100 to 3 MeV. N + type drain region 40 and N + type source region 110 are formed by multi-stage implantation with an acceleration voltage.
[0148]
The total dose is, for example, 1E13 to 1E16 / cm2. As the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus. After that, using the mask material 170 following the phosphorus ion implantation, for example, aluminum ions are implanted in a multistage manner at an acceleration voltage of 100 to 3 MeV at a high temperature of 100 to 1000 ° C., and the P + type drain region 30 and the P + type source region 100 are formed. Form. The total dose is, for example, 1E13 to 1E16 / cm @ 2. As the P-type impurity, boron or gallium may be used in addition to aluminum.
[0149]
In this example, the phosphorus ion implantation for forming the N + type drain region 40 and the N + type source region 110 is performed first, but the P + type drain region 30 and the P + type source region 100 are formed. For example, phosphorus ions may be implanted to form the N + -type drain region 40 and the N + -type source region 110 after the aluminum ion implantation for the first time is performed.
[0150]
In the step of FIG. 15C (step 2a), using the mask material 171, nitrogen ions are implanted at a high temperature of, for example, 100 to 1000 ° C. to form the N − type buried channel region 70. The acceleration voltage is, for example, 30 to 3 MeV and multi-stage implantation is performed, and the total dose is, for example, 1E11 to 1E15 / cm2. At this time, it is assumed that the implanted nitrogen atoms are distributed deeper than the P − type surface channel region 60.
[0151]
The portion of the epitaxial region 20 having a predetermined depth on the lower surface of the N − type buried channel region 70 is a P − type body semiconductor region 80. The thickness and carrier concentration of the surface channel region 60 and the buried channel region 70 are completely depleted by the first depletion layer generated at the junction between the surface channel region 60 and the buried channel region 70. And the first depletion layer comes into contact with the second depletion layer formed at the junction between the body semiconductor region 80 and the buried channel region 70, so that the buried channel region 70 is also completely depleted. Designed to.
[0152]
The channel region 90 is composed of the P − type surface channel region 60 and the N − type buried channel region 70. Although the N − type buried channel region 70 is formed by ion implantation, it may be formed by epitaxial growth using a CVD method.
[0153]
In the step of FIG. 16D (step 5a), using the mask material 172, nitrogen ions are implanted at a high temperature of, for example, 100 to 1000 ° C. to form the N − -type region 50. The acceleration voltage is, for example, 30 to 3 MeV and multi-stage implantation is performed, and the total dose is, for example, 1E11 to 1E15 / cm2. After ion implantation, for example, heat treatment is performed at 100 to 1800 ° C. to activate the implanted impurities.
[0154]
16E (step 3a), the gate insulating film 120 is formed on the surface of the epitaxial region 20 including the upper surface of the P − -type surface channel region 60 by thermal oxidation at 900 to 1300 ° C., for example. Thereafter, the gate electrode 130 is formed of, for example, polysilicon.
[0155]
In the step of FIG. 16F (step 4a), a metal film is deposited as a substrate contact electrode 160 on the back surface of the substrate. Further, the drain electrode 140 is formed on the P + type drain region 30 and the source electrode 150 is formed on the P + type source region 100. And it heat-processes, for example at about 600-1400 degreeC, and is set as an ohmic electrode. In the N + -type source region 110, a contact electrode is formed so as to be grounded to the source electrode 150 from a portion not shown. In this way, the field effect transistor shown in FIG. 14 is completed.
[0156]
In this embodiment, the P + type SiC substrate 10 is used to make the substrate contact from the back side. However, a P− type epitaxial layer is grown on the N + type SiC substrate to obtain the substrate contact. May be formed on the surface side of the P @-type epitaxial layer. Further, a P− type SiC substrate may be used.
[0157]
Next, the operation of the field effect transistor according to the sixth embodiment will be described. When no voltage is applied to the gate electrode 130, the P − type surface channel region 60 is pinched off by the first depletion layer extending from the junction between the surface channel region 60 and the buried channel region 70 in accordance with the built-in voltage. State.
[0158]
The first depletion layer is in contact with the second depletion layer extending from the junction between the body semiconductor region 80 and the buried channel region 70 in accordance with the built-in voltage, thereby pinching the buried channel region 70 into a pinch-off state. Can be.
[0159]
As a result, the current between the source S and the drain D can be cut off, and normally off. In addition, when a wide band gap semiconductor substrate made of SiC is used, the built-in voltage of the PN junction is large, and the design is such that the current becomes non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0160]
Furthermore, since the buried channel region 70 can be pinched off by being sandwiched between the first depletion layer and the second depletion layer, such a design can be easily performed.
[0161]
Next, when a negative bias is applied to the gate electrode 130, a P-type accumulation channel extending from the P + -type drain region 30 to the P + -type source region 100 is formed on the surface layer of the surface channel region 60. . At the same time, an N-type accumulation channel region extending from the N + type source region 40 to the N + type source region 110 is formed in the buried channel region 70, and the transistor is switched to the ON state.
[0162]
Thus, by applying a negative voltage to the gate electrode 130, a P-type accumulation channel is induced in the surface layer of the surface channel region 60, and an N-type accumulation channel is induced in the buried channel region 70. Carriers flow between 150 and the drain electrode 140.
[0163]
From these results, a field-effect transistor having a normally-off voltage drive type and high channel mobility can be obtained. In particular, the present invention enables a W channel structure in which a P type storage channel is formed in the surface layer of the P − type surface channel region 60 and an N type storage channel is formed in the N − type buried channel region 70.
[0164]
In addition, the accumulation channel formed in the buried channel region 70 is not affected by the incomplete crystal structure existing at the interface between the gate insulating film 120 and the surface channel region 60, so that the channel mobility can be increased. it can. As a result, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0165]
[Seventh embodiment]
FIG. 17 is a cross-sectional view of a unit cell of an SiC field effect transistor according to the seventh embodiment of the present invention. As shown in the figure, a silicon dioxide film 190 is formed on the silicon substrate 180. On this silicon dioxide film 190, a SiC (wide band gap semiconductor) single crystal layer for forming a source, a drain, and a channel is formed. A P + type drain region 31 is formed in a predetermined region in the SiC single crystal layer.
[0166]
Under the P + type drain region (first conductivity type drain region portion) 31, an N + type drain region (second conductivity type drain region portion) 41 is formed until reaching the silicon dioxide film 190. Yes. Similarly, a P + type source region (first conductivity type source region) 101 is formed in a predetermined region in the SiC single crystal layer, and an N + type source region (first type) is formed under the source region 101. The two-conductivity type source region portion 111 is formed until the silicon dioxide film 190 is reached.
[0167]
A P − type surface channel region (first conductivity type surface channel region) 61 is arranged in the portion of the SiC single crystal layer between the P + type drain region 31 and the P + type source region 101. . Further, an N− type buried channel region (second conductivity type buried channel region) 71 is formed in the portion of the SiC single crystal layer between the N + type drain region 41 and the N + type source region 111. Is done. The channel region 91 is composed of the surface channel region 61 and the buried channel region 71.
[0168]
Here, the thickness and the carrier concentration of the surface channel region 61 and the buried channel region 71 are determined by the depletion layer spreading from the junction between the surface channel region 61 and the buried channel region 71 in accordance with the built-in voltage. 61 and the buried channel region 71 are designed to be completely depleted.
[0169]
A gate electrode 131 is formed on the surface of the P − -type surface channel region 61 via a gate insulating film 121. A drain electrode 141 is formed on the P + -type drain region 31. A source electrode 151 is formed on the P + type source region 101. The N + type source region 111 is in contact with the source electrode 151 from a portion not shown.
[0170]
Next, an example of a method for manufacturing the field effect transistor of this example will be described with reference to the cross-sectional views shown in FIGS. 18 (a) to 18 (c) and FIGS. 19 (d) to 19 (f).
[0171]
First, in the step (a) of FIG. 18A (step 1b), a silicon substrate 180 having a silicon dioxide film 190 with a thickness of, for example, 0.01 to 3 μm formed on the surface is prepared. Next, a P − type SiC semiconductor substrate 1 having a thickness of, for example, 0.1 to 5 μm and containing P type impurities uniformly, for example, 1E14 to 1E18 / cm 3, is bonded to the silicon dioxide film 190.
[0172]
In the process of FIG. 18B (step 2b), the P − type SiC semiconductor substrate 1 is thermally oxidized at an oxidation temperature of 900 to 1300 ° C., for example, and the thickness of the exposed surface of the SiC semiconductor substrate 1 is, for example, 0. A silicon dioxide film 2 having a thickness of about 01 to 4 μm is formed. Thereby, a P − type SiC semiconductor layer 3 having a thickness of, for example, about 0.1 to 2 μm is obtained between the silicon dioxide film 2 and the silicon dioxide film 190. Thereafter, the silicon dioxide film 2 is removed with an ammonium fluoride solution.
[0173]
In the step of FIG. 18C (step 3b), using the mask material 173, phosphorus ions are added to a predetermined region of the P − type SiC semiconductor layer 3 at a high temperature of 100 to 1000 ° C., for example, at 100 to 3 MeV. The N + type drain region 41 and the N + type source region 111 are formed until the silicon dioxide film 190 is reached by multi-stage implantation with an acceleration voltage.
[0174]
The total dose is, for example, 1E13 to 1E16 / cm2. As the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus. Thereafter, using the mask material 173 subsequent to the phosphorus ion implantation, for example, aluminum ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 100 to 3 MeV, and the P + type drain region 31 and the P + type source region 101 are formed. Form. The total dose is, for example, 1E13 to 1E16 / cm @ 2. As the P-type impurity, boron or gallium may be used in addition to aluminum.
[0175]
In this embodiment, the phosphorus ion implantation for forming the N + type drain region 41 and the N + type source region 111 is performed first, but the P + type source region 31 and the P + type source region 101 are formed. For example, phosphorus ions may be implanted to form the N + -type drain region 41 and the N + -type source region 111 after first performing the aluminum ion implantation.
[0176]
In the step of FIG. 19D (step 4b), N − type buried channel region 71 is formed by implanting nitrogen ions at a high temperature of, eg, 100 to 1000 ° C. using mask material 174. The acceleration voltage is, for example, 30 to 3 MeV, and multistage implantation is performed, and the total dose is, for example, 1E11 to 1E15 / cm2. At this time, it is assumed that the implanted nitrogen atoms are distributed deeper than the P − type surface channel region 61.
[0177]
The thickness and carrier concentration of the surface channel region 61 and the buried channel region 71 are determined by the depletion layer that spreads from the junction between the surface channel region 61 and the buried channel region 71 in accordance with the built-in voltage. The buried channel region 71 is designed to be completely depleted.
[0178]
After performing ion implantation, for example, heat treatment is performed at 100 to 1800 ° C. to activate the implanted impurities. Thus, the channel region 91 composed of the surface channel region 61 and the buried channel region 71 is completed.
[0179]
In the step of FIG. 19E (step 5b), the gate insulating film 121 is formed on the surface of the semiconductor layer including the upper surface of the P − -type surface channel region 61 by thermal oxidation at 900 to 1300 ° C., for example. Thereafter, the gate electrode 131 is formed of, for example, polysilicon.
[0180]
In the step of FIG. 19F (step 6b), the drain electrode 141 is formed on the P + type drain region 31, and the source electrode 151 is further formed on the P + type source region 101. And it heat-processes, for example at about 600-1400 degreeC, and is set as an ohmic electrode. In the N + type source region 111, a contact electrode is formed so as to be grounded to the source electrode 151 from a portion not shown. In this way, the field effect transistor shown in FIG. 17 is completed.
[0181]
Next, the operation of the field effect transistor according to the seventh embodiment will be described. When no voltage is applied to the gate electrode 131, the surface channel region 61 and the channel region 61 and the N − type buried channel region 71 are depleted from the junction of the channel region 61 and the N − type buried channel region 71. The buried channel region 71 can be pinched off.
[0182]
As a result, the current between the source S and the drain D can be cut off, and normally off. In addition, when a wide bandgap semiconductor substrate made of SiC is used, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0183]
Next, when a negative bias is applied to the gate electrode 131, a P-type accumulation channel extending from the P + -type drain region 31 to the P + -type source region 101 is formed on the surface layer of the surface channel region 61. At the same time, an N-type accumulation channel region extending from the N + type source region 41 to the N + type source region 111 is formed in the buried channel region 71, and the transistor is switched to the ON state.
[0184]
Thus, by applying a negative voltage to the gate electrode 131, a P-type accumulation channel is induced in the surface layer of the surface channel region 61, and an N-type accumulation channel is induced in the buried channel region 71. Then, carriers flow between the source electrode 151 and the drain electrode 141.
[0185]
As a result, a normally-off voltage-driven field effect transistor having high channel mobility can be obtained. In particular, according to the present invention, a W channel structure in which a P-type accumulation channel is formed in the surface layer of the P − type surface channel region 61 and an N type accumulation channel is formed in the N − type buried channel region 71 is possible. It becomes.
[0186]
In addition, the accumulation channel formed in the buried channel region 71 is not affected by the incomplete crystal structure existing at the interface between the gate insulating film 121 and the surface channel region 61, so that the channel mobility can be increased. it can. Therefore, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[0187]
[Eighth embodiment]
FIG. 20 is a sectional view of a unit cell of an SiC field effect transistor according to the eighth embodiment of the present invention. As shown in the drawing, in a wafer (semiconductor substrate) in which a P− type SiC epitaxial region 21 is stacked on a P + type SiC substrate 11 serving as a drain region, a predetermined region in the surface layer portion of the epitaxial region 21 includes P + A type source region (first conductivity type source region portion) 102 and an N + type source region (second conductivity type source region portion) 112 are formed.
[0188]
Further, a groove (groove portion; first groove portion) 5 is formed in a predetermined region of one main surface of the P − type epitaxial layer 21, and a P − type surface channel region (first conductive) is formed along the groove 5. A mold surface channel region portion 62 is formed. Further, a groove (second groove portion) 6 is formed in a predetermined region on one main surface of the epitaxial region 21, and an insulating film 191 is embedded in the groove 6.
[0189]
Here, an N − type buried channel region (second conductivity type buried channel region portion) 72 is formed in the portion of the epitaxial region 21 between the surface channel region 62 and the insulating film 191. A region composed of the surface channel region 62 and the buried channel region 72 is defined as a channel region 92.
[0190]
The thickness and carrier concentration of the surface channel region 62 and the buried channel region 72 are determined by the depletion layer that spreads from the junction between the surface channel region 62 and the buried channel region 72 in accordance with the built-in voltage. And the buried channel region 72 is designed to be completely depleted.
[0191]
In addition, a gate electrode 132 is embedded in the trench 5 via a gate insulating film 122. A source electrode 152 is formed on the P + type source region 102 and the N + type source region 112. A drain electrode 142 is formed on the back surface of the P + substrate 11.
[0192]
Next, an example of a method for manufacturing the field effect transistor of the eighth embodiment will be described with reference to the cross-sectional views of FIGS. 21 (a) to 21 (c) and FIGS. 22 (d) to 22 (f).
[0193]
First, in the step (a) of FIG. 21, a P @-type SiC epitaxial region 21 having an impurity concentration of 1E14 to 1E18 / cm @ 3 and a thickness of 1 to 100 .mu.m is formed on the P @ + type SiC substrate 11, for example. .
[0194]
In the step of FIG. 21B, using a mask material 175, multi-stage implantation of aluminum ions at a high temperature of 100 to 1000 ° C., for example, at an acceleration voltage of 100 to 3 MeV is performed in a predetermined region of the surface layer portion of the P − type epitaxial region 21. Then, a P + type source region 102 is formed. The total dose is, for example, 1E13 to 1E16 / cm2. As the P-type impurity, boron or gallium may be used in addition to aluminum.
[0195]
In the step of FIG. 21 (c), using a mask material 176, nitrogen ions are implanted into a predetermined region of the P − -type epitaxial region 21 at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 100 to 3 MeV, An N− type buried channel region 72 is formed. The total dose is, for example, 1E11 to 1E15 / cm2. Thereafter, using the mask material 176 subsequent to the nitrogen ion implantation, phosphorus ions are implanted in a multistage manner at an acceleration voltage of 100 to 3 MeV, for example, at a high temperature of 100 to 1000 ° C., thereby forming the N + -type source region 112. The total dose is, for example, 1E13 to 1E16 / cm2.
[0196]
In this embodiment, nitrogen ion implantation for forming the N − type buried channel region 72 is performed first, but after phosphorus ion implantation for forming the N + type source region 112 is performed first. Nitrogen ion implantation for forming the N − type buried channel region 72 may be performed. In addition, after performing ion implantation, the heat processing at 1000-1800 degreeC is performed, for example, and the implanted impurity is activated.
[0197]
In the step of FIG. 22D, the mask material 177 is used to penetrate the P + type source region 102 in a depth direction in a predetermined region on one main surface of the P + type source region 102, for example, 0. A groove 5 having a depth of 1 to 5 μm is formed. Here, the portion of the P − type epitaxial region 21 between the trench 5 and the N − type buried channel region 72 is referred to as a P − type surface channel region 62.
[0198]
Note that the thickness and carrier concentration of the surface channel region 62 and the buried channel region 72 are determined by the depletion layer spreading from the junction between the surface channel region 62 and the buried channel region 72 in accordance with the built-in voltage. The buried channel region 72 is designed to be completely depleted.
[0199]
The channel region 92 includes a P − type surface channel region 62 and an N − type buried channel region 72.
[0200]
In the step of FIG. 22E, a groove 6 having a depth of, for example, 0.1 to 5 μm is formed in a predetermined region of one main surface of the P − -type epitaxial region 21 using the mask material 178.
[0201]
In the step of FIG. 22F, a silicon dioxide film having a thickness of 0.1 to 5 μm is deposited by using, for example, LPCVD, and the groove 6 is embedded. Thereafter, the silicon dioxide film is mechanically and chemically polished using, for example, a CMP method, and the silicon dioxide film 191 is left inside the trench 6.
[0202]
Next, the gate insulating film 122 is formed on the surface of the trench 5 by thermal oxidation at 900 to 1300 ° C., for example. Thereafter, the gate electrode 132 is formed of, for example, polysilicon. A source electrode 152 is formed on the P + type source region 102 and the N + type source region 112. A drain electrode 142 is formed on the back surface of the P + substrate 11. And it heat-processes, for example at about 600-1400 degreeC, and is set as an ohmic electrode.
[0203]
In this way, the field effect transistor shown in FIG. 20 is completed. The bottom surface of the groove 5 may be a curved surface. The cross-sectional shape of the groove may be a shape having no bottom surface like a V-shaped groove. The same applies to the groove 6.
[0204]
Next, the operation of the field effect transistor according to the eighth embodiment will be described. In a state where no voltage is applied to the gate electrode 132, the surface channel region 62 and the buried channel region 72 are formed on the surface by a depletion layer extending from the junction between the channel region 62 and the buried channel region 72 corresponding to the built-in voltage. Can be in a pinch-off state.
[0205]
As a result, the current between the source S and the drain D can be cut off and normally off. In addition, when a wide bandgap semiconductor substrate made of SiC is used, the design is such that the built-in voltage of the PN junction is large and the current is non-conductive when no voltage is applied to the gate electrode. It can be done easily.
[0206]
Next, when a negative bias is applied to the gate electrode 132, a P-type accumulation channel extending from the P + -type source region 102 toward the P − -type drift region (epitaxial region) 21 is formed on the surface layer of the surface channel region 62. It is formed. At the same time, an N-type accumulation channel extending from the N + -type source region 112 toward the P − -type drift region (epitaxial region) 21 is formed in the buried channel region 72, and the transistor is switched on.
[0207]
Thus, by applying a negative voltage to the gate electrode 132, a P-type accumulation channel is induced in the surface layer of the surface channel region 62, and an N-type accumulation channel is induced in the buried channel region 72. Then, carriers flow between the source electrode 152 and the drain electrode 142.
[0208]
As a result, even in a field effect transistor having a high drain breakdown voltage, a normally-off voltage driven type field effect transistor having high channel mobility can be obtained. In particular, the present invention enables a W channel structure in which a P type storage channel is formed in the surface layer of the P − type surface channel region 62 and an N type storage channel is formed in the N − type buried channel region 72. .
[0209]
In addition, the accumulation channel formed in the buried channel region 72 is not affected by the incomplete crystal structure existing at the interface between the gate insulating film 122 and the surface channel region 62, so that the channel mobility can be increased. it can. Therefore, the channel resistance can be drastically reduced, and the on-resistance between the drain and the source can be reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a unit cell of a field effect transistor according to a first embodiment of the present invention.
FIGS. 2A and 2B are explanatory views showing manufacturing steps of the field effect transistor according to the first embodiment of the present invention. FIGS.
FIGS. 3C and 3D are explanatory views showing manufacturing steps of the field effect transistor according to the first embodiment of the present invention. FIGS.
FIG. 4 is a sectional view of a unit cell of a field effect transistor according to a second embodiment of the present invention.
FIGS. 5A to 5C are explanatory views showing manufacturing steps of a field effect transistor according to a second embodiment of the present invention. FIGS.
FIGS. 6D and 6E are explanatory views showing a manufacturing process of the field effect transistor according to the second embodiment of the present invention. FIGS.
FIG. 7 is a cross-sectional view of a unit cell of a field effect transistor according to a third embodiment of the present invention.
FIGS. 8A to 8C are explanatory views showing manufacturing steps of a field effect transistor according to a third embodiment of the present invention. FIGS.
FIGS. 9D to 9F are explanatory views showing manufacturing steps of the field effect transistor according to the third example of the present invention. FIGS.
FIG. 10 is a sectional view of a unit cell of a field effect transistor according to a fourth example of the present invention.
FIGS. 11A to 11C are explanatory views showing manufacturing steps of a field effect transistor according to a fourth example of the present invention. FIGS.
FIGS. 12D to 12F are explanatory views showing manufacturing steps of the field effect transistor according to the fourth example of the present invention. FIGS.
FIG. 13 is a sectional view of a unit cell of a field effect transistor according to a fifth example of the present invention.
FIG. 14 is a cross-sectional view of a unit cell of a field effect transistor according to a sixth example of the present invention.
FIGS. 15A to 15C are explanatory views showing manufacturing steps of a field effect transistor according to a sixth embodiment of the present invention. FIGS.
FIGS. 16D to 16F are explanatory views showing manufacturing steps of the field effect transistor according to the sixth example of the present invention. FIGS.
FIG. 17 is a cross-sectional view of a unit cell of a field effect transistor according to a seventh example of the present invention.
FIGS. 18A to 18C are explanatory views showing manufacturing steps of the field effect transistor according to the seventh example of the present invention. FIGS.
FIGS. 19D to 19F are explanatory views showing manufacturing steps of a field effect transistor according to the seventh embodiment of the present invention. FIGS.
FIG. 20 is a cross-sectional view of a unit cell of a field effect transistor according to an eighth example of the present invention.
FIGS. 21A to 21C are explanatory views showing manufacturing steps of a field effect transistor according to an eighth embodiment of the present invention. FIGS.
FIGS. 22D to 22F are explanatory views showing manufacturing steps of a field effect transistor according to the eighth example of the present invention. FIGS.
FIG. 23 is a cross-sectional view of a conventional SiC field effect transistor.
[Explanation of symbols]
1 P-type SiC semiconductor substrate
2,190,191 SiO2 film
3 P-type SiC semiconductor layer
5,6 groove
10,11 P + type SiC substrate
20,21 P-type SiC epitaxial region
30,31 P + type drain region
40, 41 N + type drain region
50 N-type region
60, 61, 62 P-type surface channel region
70, 71, 72 N- type buried channel region
80 P-type body semiconductor region
90, 91, 92 channel region
100, 101, 102 P + type source region
110, 111, 112 N + type source region
120, 121, 122 Gate insulating film
130, 131, 132 Gate electrode
140, 141, 142 Drain electrode
150, 151, 152 Source electrode
160 Substrate contact electrode
170, 171, 172, 173, 174 Mask material
175, 176, 177, 178 Mask material
180 Si substrate
210 P + SiC substrate
211, 212, 213 N + type SiC substrate
221, 222, 223 N-type SiC epitaxial region
230,231 N + type drain region
240, 241, 242, 243, 244 N + type source region
250, 251, 253, 255, 256 P-type gate semiconductor region
252 254 257 P-type body semiconductor region
260, 261, 262, 263, 264 N- type buried channel region
270, 271, 272, 273, 274 Gate insulating film
280, 281, 282, 283, 284 Gate electrode
290, 291, 292, 293, 294 Drain electrode
300, 301, 302, 303, 304 Source electrode
310 Substrate contact electrode
311 and 312 body contact electrodes
320, 321, 322, 323 Mask material
340 Si substrate
350,351 Body contact region
360, 361, 362 groove
370 SiO2 insulating layer
380, 381, 382, 383, 384 channel region
401 P-type SiC semiconductor substrate
402,330 SiO2 film
403 P-type SiC semiconductor layer

Claims (3)

表面に第1導電型の炭化珪素半導体層を有する、第1導電型の炭化珪素半導体基板と、
前記炭化珪素半導体層の表面の所定部位に形成される第2導電型のドレイン領域、及びソース領域と、
前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、
前記ドレイン領域に形成されるドレイン電極と、
前記ソース領域に形成されるソース電極と、
前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、
前記チャネル領域は、
前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第1導電型のゲート半導体領域と、
前記第1導電型のゲート半導体領域の下部に形成され、前記第1導電型のゲート半導体領域と界面をなす第2導電型の埋込チャネル領域と、
前記第2導電型の埋込チャネル領域の下部に形成され、前記第2導電型の埋込チャネル領域と界面をなす第1導電型のボディ半導体領域とからなる、ノーマリーオフの電界効果トランジスタ。
A first conductivity type silicon carbide semiconductor substrate having a first conductivity type silicon carbide semiconductor layer on a surface;
A drain region and a source region of a second conductivity type formed in a predetermined portion of the surface of the silicon carbide semiconductor layer;
A channel region formed between the drain region and the source region of the silicon carbide semiconductor layer, and a channel is formed by a gate voltage;
A drain electrode formed in the drain region;
A source electrode formed in the source region;
A gate electrode formed through a gate insulating film with respect to the channel region,
The channel region is
A gate semiconductor region of a first conductivity type formed under the gate insulating film and forming an interface with the gate insulating film;
A second conductivity type buried channel region formed under the first conductivity type gate semiconductor region and forming an interface with the first conductivity type gate semiconductor region;
A normally-off field effect transistor comprising a first conductivity type body semiconductor region which is formed under the second conductivity type buried channel region and forms an interface with the second conductivity type buried channel region .
シリコン基板と、
前記シリコン基板表面に形成された絶縁層領域と、
前記絶縁層領域の表面に形成された第1導電型の炭化珪素半導体層と、
前記炭化珪素半導体層の表面の所定部位に形成される第2導電型のドレイン領域、及びソース領域と、
前記炭化珪素半導体層の前記ドレイン領域とソース領域との間に形成され、ゲート電圧によってチャネルが形成されるチャネル領域と、
前記ドレイン領域に形成されるドレイン電極と、
前記ソース領域に形成されるソース電極と、
前記チャネル領域に対し、ゲート絶縁膜を介して形成されるゲート電極と、を具備し、
前記チャネル領域は、
前記ゲート絶縁膜の下部に形成され、前記ゲート絶縁膜と界面をなす第1導電型のゲート半導体領域と、
前記第1導電型のゲート半導体領域と前記絶縁層領域との間に形成され、前記第1導電型のゲート半導体領域、及び前記絶縁層領域と界面をなす第2導電型の埋込チャネル領域とからなる、ノーマリーオフの電界効果トランジスタ。
A silicon substrate;
An insulating layer region formed on the surface of the silicon substrate;
A first conductivity type silicon carbide semiconductor layer formed on the surface of the insulating layer region;
A drain region and a source region of a second conductivity type formed in a predetermined portion of the surface of the silicon carbide semiconductor layer;
A channel region formed between the drain region and the source region of the silicon carbide semiconductor layer, and a channel is formed by a gate voltage;
A drain electrode formed in the drain region;
A source electrode formed in the source region;
A gate electrode formed through a gate insulating film with respect to the channel region,
The channel region is
A gate semiconductor region of a first conductivity type formed under the gate insulating film and forming an interface with the gate insulating film;
A first conductivity type gate semiconductor region formed between the first conductivity type gate semiconductor region and the insulating layer region, and a second conductivity type buried channel region forming an interface with the insulating layer region; A normally-off field effect transistor.
前記第1導電型は、P型またはN型のうちの一方であり、前記第2導電型は、P型またはN型のうちの他方であることを特徴とする請求項1または請求項2のいずれかに記載の電界効果トランジスタ。 The first conductivity type is one of P-type and N-type, and the second conductivity type is the other of P-type and N-type. Any one of the field effect transistors.
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