JP4210829B2 - カラー画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は正方配列の画像を非正方セル配列の画面による表示のためのデータ変換回路およびカラー画像表示装置に関し、特にＰＤＰ (Plasma Display Panel) を用いた表示に好適である。
【０００２】
近年、テレビジョンおよびコンピュータ出力の高画質化が進んでおり、自然画像や文字画像といった画像の種類に係らず高品位の表示が可能な表示装置が望まれている。
【０００３】
【従来の技術】
大画面を有する表示デバイスとして面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において、陽極および陰極となる第１および第２の表示電極を、前面側または背面側の基板上に平行に配列する形式である。面放電型ＰＤＰの電極マトリクス構造としては、表示電極対と交差するようにアドレス電極を配列した“３電極構造”が一般的である。表示に際しては、表示電極対の一方をマトリクス表示における行選択のためのスキャン電極として用い、スキャン電極とアドレス電極の間でアドレス放電を生じさせることによって、表示内容に応じて壁電荷を制御するアドレッシングが行われる。なお、以下では画像における行方向の画素列および表示面における行方向のセル列を“ライン”と呼称する。また、特に区別が必要な場合には表示面のラインを“表示ライン”と呼称する。
【０００４】
特開平９−５０７６８号公報には、３電極面放電型ＰＤＰにおいて、表示ラインに沿った方向（一般に水平方向）に放電空間を区画する複数の帯状の隔壁を規則的に蛇行させることによって、列（カラム）に沿った方向 (一般に垂直方向）の放電干渉を防止する変形ストライプ隔壁構造が提案されている。各隔壁は、それと隣り合う隔壁とともに、広大部と狭窄部とが交互に並ぶ列空間を形成する。広大部の位置は隣り合う列どうしでずれており、各広大部にセルが形成される。各列空間に１色ずつ、隣り合う列空間どうしで発光色が異なるように、カラー表示のためのＲ，Ｇ，Ｂの蛍光体が配置される。３色の配置形態は、いわゆるデルタ配列（Delta Tri-color Arrangement ）である。デルタ配列は、表示ライン方向においてセルの幅が画素ピッチの１／３よりも大きくて正方配列に比べて開口率が大きいので、より高輝度の表示を行うことができる。従来、デルタ配列のＰＤＰを用いたカラー画像表示においては、各表示ラインが各アドレス電極に沿ったセル列から１個ずつ固定的に選んだセルで構成されていた。
【０００５】
一方、一般的な正方セル配列の表示デバイスをもつ表示装置において、種々のサイズの入力画像を表示するために、画像サイズを表示デバイスに合わせる解像度変換が行われている。水平方向のサイズ変更は、アナログ画像信号をデジタル画像データに変換する際に、サンプリングクロックのタイミングを調整することで行われる。垂直方向のサイズ変更は、複数のラインのデータに基づく補間演算により行われる。例えば、上下２ライン間のデータの平均値から新たに１ラインのデータを作り出し、元の２ラインの間に挿入すれば、ライン数を２倍にすることができる。また、作り出した１ラインのデータを、元の２ラインの代わりに出力すれば、ライン数を１／２にすることができる。
【０００６】
【発明が解決しようとする課題】
従来においては、デルタ配列の表示面を採用したときに次の２つの現象があり、表示が不自然になるという問題があった。
【０００７】
（１）隣り合うセルの位置が垂直方向にずれていることから、水平方向の直線を表示しようとしたときに線がジグザクに見える。
（２）水平方向および垂直方向に対して傾斜した直線を表示しようとしたときに、発光セルの間隔が不均一となる。
【０００８】
本発明は、セル配列が正方配列でない表示面において解像度が表示面と異なる画像を高品位に表示することを目的としている。他の目的は、複数通りの解像度変換を安価な回路で実現することである。
【０００９】
【課題を解決するための手段】
本発明においては、入力画像における複数の画素のデータを重み付けして加算する演算、すなわちコンボリューション演算によって、表示面の各セルの表示データが生成される。演算における重みは、整数比Ｍ：Ｎの解像度変換と直線表示品位を高めるデータ補正とを同時に行うように設定される。ここでの解像度変換は、垂直方向の画素数を変更する処理である。データ補正は、入力画像の画素の輝度を同一発色の隣り合うセルに分散させる処理であり、直線がジグザグに見える問題を軽減する。解像度変換とデータ補正とを同時に行うことで、これらを順に行う場合と比べて鮮明な表示が可能となる。
【００１０】
コンボリューション演算では、重みを切り換えることによって演算内容を変更できるので、解像度変換の比率を容易に変更することができる。入力画像の解像度を判別する回路と、判別結果に応じて重みを切り換えるコントローラとを有する表示装置は、ＶＧＡ，ＸＧＡ，ハイビジョン規格など各種の画像を表示することができる。
【００１１】
同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列は正方配列ではない。この配列をもつ表示デバイスでは、表示面の全セルに一律ではなく、セルを２つのグループに分けてグループごとに内容の異なる演算を行い、または一方のグルームのみに対して演算を行う必要がある。このため、演算に際してはグループごとに重み(演算の係数)を切り換える。
【００１２】
【発明の実施の形態】
〔カラー画像表示装置の概要〕
図１は本発明に係る表示装置の構成図である。表示装置１００は、正方配列でない表示面をもつ面放電ＡＣ型ＰＤＰ１、ＰＤＰ１のセルに電力を供給する駆動回路８０、画像出力装置からの信号を受ける入力インタフェース６０、および本発明に特有の要素であるデータ変換回路７０から構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１３】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘおよび表示電極Ｙが同一基板上に配列され、表示電極Ｘおよび表示電極Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘおよび表示電極Ｙは表示面の水平方向に延び、隣り合う表示電極Ｘおよび表示電極Ｙが面放電を生じさせるための電極対を構成する。電極対は表示面における１つの表示ラインを画定する。配列の両端を除く表示電極は、２つの表示ライン（奇数ラインおよび偶数ライン）に係わり、両端の表示電極は１つの表示ラインに係わる。表示電極Ｙはアドレッシングに際してライン選択のためのスキャン電極として用いられる。
【００１４】
駆動回路８０は、ドライバコントローラ８１、サブフレーム処理部８２、放電用電源８３、Ｘドライバ８４、Ｙドライバ８６、およびＡドライバ８８を有している。駆動回路８０には、データ変換回路７０からフレームデータＤ１２とともに同期信号Ｓ２２が与えられる。サブフレーム処理部８２は、前段からのフレームデータＤ１２を階調表示のためのサブフレームデータＤｓｆに変換する。サブフレームデータＤｓｆはフレーム（多値画像）を表す複数のサブフレーム（２値画像）のそれぞれにおけるセルの発光 (点灯ともいう) の要否、厳密にはアドレス放電の要否を示す。Ｘドライバ８４は表示電極Ｘに対する電位設定手段である。Ｙドライバ８６はスキャン回路を備えており、表示電極Ｙに対する個別の電位制御および一括の電位制御が可能に構成されている。スキャン回路はアドレッシングにおけるライン選択のための電位設定手段である。アドレスドライバ８８は、サブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を制御する。
【００１５】
入力インタフェース６０は、入力画像信号Ｓ１０に対してアナログ／デジタル変換およびガンマ補正を行う。アナログ／デジタル変換では、サンプリングのタイミング調整によって入力画像におけるラインの画素数、すなわち水平方向の解像度をＰＤＰ１のセル数に合うように増減する。ガンマ補正は、ＰＤＰ１の輝度再現特性に適合するようにデータ値を調整する処理である。また、入力インタフェース６０はタイミングコントローラを有しており、外部装置からの同期信号Ｓ２０に基づいて、後段の動作に必要な同期信号Ｓ２１を生成する。ユーザーセレクト信号Ｓ３０は、そのままデータ変換回路７０へ出力される。データ変換回路７０は、正方配列の入力画像を正方配列でない表示面で表示するための画像処理を行う。データ変換回路７０の構成および画像処理の内容は後に詳述する。
【００１６】
図２は本発明に係るＰＤＰのセル構造を示す図、図３は隔壁パターンを示す図である。図３においては表示電極Ｙについて参照符号「Ｙ」に配列順を示す添字を付してある。
【００１７】
ＰＤＰ１は、一対の基板構体（基板上にセル構成要素を設けた構造体）からなる。表示面を構成する各セルにおいて、一対の表示電極Ｘ，Ｙとアドレス電極Ａとが交差する。表示電極Ｘ，Ｙは、前面側のガラス基板１１の内面に配列されており、それぞれが透明導電膜４１と金属膜（バス電極）４２とからなる。表示電極Ｘ，Ｙを被覆する誘電体層１７の表面には保護膜１８としてマグネシア（ＭｇＯ）が被着されている。アドレス電極Ａは、背面側のガラス基板２１の内面に配列されており、誘電体層２４によって被覆されている。誘電体層２４の上には、高さ１５０μｍ程度の蛇行した帯状の隔壁２９がアドレス電極Ａの配列間隙ごとに１つずつ設けられている。これらの隔壁２９によって放電空間が水平方向に沿って一定間隔ごとに区画されている。隣り合う隔壁で挟まれた放電空間である列空間３１は全ての表示ラインに跨がって連続している。そして、アドレス電極Ａの上方および隔壁２９の側面を含めて背面側の内面を被覆するように、カラー表示のためのＲ（赤），Ｇ（緑），Ｂ（青）の３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。
【００１８】
図３のとおり、全ての隔壁２９は広大部と狭窄部とが交互に並ぶ列空間を形成するように蛇行しており、隣り合う列空間どうしで広大部の列方向位置が列方向セルピッチの半分だけずれている。セルは各広大部に形成されるが、図３では代表として１表示ライン分のセル５１，５２，５３を鎖線の円で示してある。表示ラインは水平方向の最小幅（１画素幅）の直線を表示するときに点灯させるべきセルの集合である。
【００１９】
図４はセル配列の模式図、図５はカラー表示の画素の構成を示す図である。
図４において、セル５１の発光色はＲ（赤）、セル５２の発光色はＧ（緑）、セル５３の発光色はＢ（青）である。図４のとおり、ＰＤＰ１では、各列空間に対応したセルの集合であるセル列、すなわち垂直方向に一直線状に並ぶセルの発色が同一であり、隣り合うセル列の発色が異なり、かつ同一発色のセル列の集合（例えばＲのセル５１の集合）における隣り合うセル列どうしにおいて列方向のセル位置がずれている。カラー表示のための３色の配置形態は、いわゆるデルタ配列である。
【００２０】
図５のように、表示面は垂直方向に２セルごと水平方向に３セルごとに区分され、３個のセルを１組とした画素（ドットともいう）５０Ａ，５０Ｂが構成される。水平方向に並ぶ２つの隣り合ったドット５０Ａ，５０Ｂのうち、一方のドット５０Ａは逆三角形型の三角配列のセル群となり、他方のドット５０Ｂは正三角形型の三角配列のセル群となる。ドット５０Ａでは、スキャン電極としての表示電極Ｙに対して、ＲのセルおよびＢのセルの中心が上側に位置し、Ｇのセルの中心が下側に位置する。逆に、ドット５０Ｂでは、表示電極Ｙに対してＧのセルの中心が上側に位置し、ＲのセルおよびＢのセルの中心が下側に位置する。ここで、ドット５０ＡにおけるＲのセル、ドット５０ＡにおけるＢのセル、およびドット５０ＢにおけるＧのセルを“上シフトセル”と定義し、ドット５０ＡにおけるＧのセル、ドット５０ＢにおけるＲのセル、およびドット５０ＢにおけるＢのセルを“下シフトセル”と定義する。
【００２１】
このような構成のＰＤＰ１による表示においては、フォーマット変換およびライン表示の品位を高めるデータ補正が必要である。また、入力画像のドット数が表示面のドット数と異なる場合には解像度変換が必要である。データ変換回路７０は、これら３つの画像処理を兼ねるコンボリューション演算を行う。
〔データ変換回路の構成〕
図６はデータ変換回路の概略図である。データ変換回路７０は、解像度判別回路７１、メモリ回路７２、演算回路７３、および制御回路７４からなる。データ変換回路７０には、画像データＤ１１、同期信号Ｓ２１、およびユーザーセレクト信号Ｓ３０が入力される。ユーザーセレクト信号Ｓ３０は、テレビ画像入力とコンピュータ画像入力との切換え、所望の画質（シャープネスの程度）といったユーザーが指定した事項を示す。
【００２２】
解像度判別回路７１は、入力画像が標準テレビジョン画像、ハイビジョン画像、ＶＧＡ仕様の画像、ＸＧＡ仕様の画像、およびその他のいずれであるかを判別する。画像の規格が判れば解像度も判る。テレビジョン映像とコンピュータ画像とでは好まれる画質が異なるので、画像に適した処理を行うのが望ましい。解像度判別回路７１が出力する判別信号Ｓ７１にどのような処理を対応づけるかについては、あらかじめ様々な画像の表示結果を客観的に評価して決めておく。なお、本例ではユーザーが好みに応じて処理を選択することも可能である。
【００２３】
図７はデータ変換回路の要部の構成図である。図７では図６に示した構成のうちの解像度判別回路７１を省略し、他の部分を詳しく描いてある。図中、ＭＵＬＴは掛け算器、ＡＤＤ．は加算器、ＤＩＶ．は除算器である。メモリ回路７２は２ライン分の入力データを記憶する２段構成のラインメモリを有し、ドット配列順に入力される画像データＤ１１をリアルタイムで出力するとともに、１ライン伝送時間の遅延を加えた画像データＤ１１および２ライン伝送時間の遅延を加えた画像データＤ１１を出力する。これにより、計３ラインにおける水平方向同一位置のドットのデータが同時に演算回路７３に与えられる。演算回路７３において、掛け算器は入力データと係数Ｋ１，Ｋ２，Ｋ３との乗算を行う。係数Ｋ１，Ｋ２，Ｋ３は、あらかじめ制御回路７４の係数メモリ７４３に記憶されている複数の係数組Ｇ１，Ｇ２…ＧＮのうちの１組である。制御回路７４において、ドット・ライン判定回路７４１により、演算回路７３へのデータ入力に呼応してそのデータのライン位置およびドット位置が判定される。ドット・ライン判定回路７４１の出力と前段からの判定信号Ｓ７１との組み合わせに応じて、メモリコントローラ７４２は１組の係数Ｋ１，Ｋ２，Ｋ３を係数メモリ７４３から読み出す。後述の間欠動作の場合は１ドットおきに掛け算器に与える係数が切り換えられ、連続動作の場合はドットごとに係数が切り換えられる。なお、掛け算器に係数Ｋ１，Ｋ２，Ｋ３を与えるのに呼応して、それら係数Ｋ１，Ｋ２，Ｋ３の和（Ｋ１＋Ｋ２＋Ｋ３）を加算器で求めて除算器に与える図示の構成に限らず、あらかじめ全ての係数組について係数の和を求めて係数メモリ７４３に記憶させておき、係数組および係数の和を読み出して演算回路７３に与えてもよい。
【００２４】
入力される画像データＤ１１は、１ドットにつきＲデータ、Ｇデータ、Ｂデータの３つからなる。この１ドット分のデータをＲ、Ｇ、Ｂの順にシリアル伝送し、１つの演算回路７３で順番に処理することができる。この場合は図７の回路は１つでよい。また、図７の回路を３つ設け、Ｒデータ、Ｇデータ、Ｂデータを並列に処理する構成でもよい。この場合、ドット・ライン判定回路７４１、メモリコントローラ７４２１、および係数メモリ７４３は３つの回路に共通でよく、３つの異なった演算処理を一斉に実行できる構成であればよい。回路を３つ設ける場合は１つの場合に比べて演算処理の速度を約３倍(処理時間を１／３）にすることができる。
〔フォーマット変換〕
一般に画像ソースは正方配列の画面での表示を前提に作成されている。正方配列の画像を表示するため、データ変換回路７０は正方配列からデルタ配列へのフォーマット変換を行う。ここでいう正方配列は、ドットがＲＧＢ１組のセルからなり、ドット形状が正方形である画面構成を意味する。また、デルタ配列は、上述のとおり同じ発色のセル群において水平方向１セルごとにセル中心が垂直方向にシフトした画面構成を意味し、デルタ配列画面は上シフトセルと下シフトセルとで構成される。
【００２５】
図８は正方配列からデルタ配列ヘのフォーマット変換の説明図である。図８（Ａ）は上シフトセルＡを正方配列画面のセル中心に一致させる変換処理を示し（下シフトセルＢを一致させてもよい）、 図８（Ｂ）は隣り合う上シフトセルＡおよび下シフトセルＢからなるセル対の垂直方向中心を、正方配列画面のセルの垂直方向中心に一致させる変換処理を示している。本発明の実施には、これら２つの処理のどちらか一方を実行する形態と、双方を切り換えて実行する形態とがある。
【００２６】
図８（Ａ）では、上シフトセルＡについては、正方配列画面におけるｍ番目のライン内に位置するので、正方配列画面におけるｍ番目のラインのデータをそのまま配分する。下シフトセルＢについては、ｍ番目のラインと（ｍ＋１）番目のラインとに跨るので、ｍ番目のラインと（ｍ＋１）番目のラインのデータ平均値を配分する。上シフトセルＡについて実質的に処理を行わず、下シフトセルＢのみ処理を行うので、演算動作は１セルおきに演算する間欠動作となる。
【００２７】
図８（Ｂ）では、上シフトセルＡについては、（ｍ−１）番目のラインとｍ番目のラインとに跨るので、これら２ラインのデータを加重平均して配分する。同様に下シフトセルＢについては、ｍ番目のラインと（ｍ＋１）番目のラインのデータを加重平均して配分する。上シフトセルＡおよび下シフトセルＢの双方について処理を行うので、演算動作は連続動作となる。
【００２８】
図９はコンボリューション演算の説明図である。上述のメモリ回路７２は２ラインのデータ遅延機能をもつので、（ｍ−１）番目のライン、ｍ番目のライン、および（ｍ＋１）番目のラインのうち、水平方向ドット位置を同じくする垂直方向隣接３ドットに基づく演算を行うことができる。入力画像における注目ドットとその上下のドットの輝度値Ｄ１，Ｄ２，Ｄ３を読み取り、ドット位置ごとに係数Ｋ１〜Ｋ３を定めた演算マトリクス９１を適用して表示面における注目セルの表示輝度値ｄ１を算出する。演算式はｄ１＝（Ｋ１・Ｄ１＋Ｋ２・Ｄ２＋Ｋ３・Ｄ３）／（Ｋ１＋Ｋ２＋Ｋ３）である。係数Ｋ１〜Ｋ３を適宜選択することで、種々の点灯パターンを得ることができる。演算に際しては、注目ドットのシフト状態（上シフトセルまたは下シフトセル）に合わせて、係数を適宜入れ換えることが重要である。
〔データ補正〕
まず、補正の必要性を説明する。図１０は正方配列画面におけるライン表示の点灯パターンおよびデルタ配列画面における単純なライン表示の点灯パターンを示す。図１０（Ａ），（Ｂ）の左側が正方配列画面であり、右側がデルタ配列画面である。図１０（Ａ）のとおり、白色の水平ラインの表示においては、白色が３色の混合色であるので（ドットを構成する３つのセルが点灯するので）、デルタ配列であっても正方配列とほぼ同様に表示が真っ直ぐなラインに見える。つまり、表示品位は良好である。これに対して、１つのセルの発光で表現される色（赤色、緑色、または青色）の水平直線パターンの表示においては、図１０（Ｂ）のとおり、デルタ配列画面の表示がジグザグに見える。この問題を解決するため、データ変換回路７０はコンボリューション演算によるデータ補正を行う。
図１１はデータ補正を行う場合のデルタ配列画面における単一発光色ライン表示の点灯パターンを示す。
【００２９】
間欠動作の演算処理を行う場合を考える。ここでの入力画像は、正方配列画面においてｍ番目のラインのうち１色 (例えばＲ) のセルのみを点灯させるような水平直線パターンを含んでいる(図１０（Ｂ）参照)。
【００３０】
上シフトセルはそのまま未処理とし、下シフトセルはその下側の隣接セルとの間で平均値を計算する。このときの係数（Ｋ２，Ｋ１，Ｋ３）としては、上シフトセルに対して（０，１，０）、下シフトセルに対しては（０，１，１）を適用すればよい。図５で示したように１ドット目は、Ｒ、Ｂセルが上シフトであるので、これらに係数組（０，１，０）を適用し、Ｇセルが下シフトであるので、これに係数組（０，１，１）を適用する。２ドット目では、Ｒ、Ｂセルは下シフト、Ｇセルは上シフトになるので、この２つの係数組を入れ換えればよい。このような演算による表示では、図１１（Ａ）のように下シフトセルが点灯する部分において点灯輝度が１／２となり、同時にその上側のセルが残りの１／２の輝度で補間点灯をする。これにより、下シフトセルの２つの点灯セルの垂直方向重心位置が、上シフトセルの垂直方向位置に一致するので、結果的に水平直線パターンの表示におけるガタツキ”が低減される。傾斜した直線パターンの表示においても同様の効果がある。
【００３１】
次に、連続動作の演算処理を行う場合を考える。係数（Ｋ２，Ｋ１，Ｋ３）の一例として、上シフトセルに対して（１、３、０）を、下シフトセルに対しては（０、３、１）を適用する。この場合、ｍ番目のラインの上シフトセルの輝度データには（ｍ−１）番目のラインの入力輝度データを少し加算し、下シフトセルの輝度データには（ｍ＋１）番目のラインの入力輝度データを少し加算することになる。このような演算による表示では、図１１（Ｂ）のように点灯する上シフトセルおよび下シフトセルそれぞれの上下両側のセルを、元の点灯セル輝度の一部を分配して補間点灯させることになる。その結果、水平直線パターンの表示におけるガタツキが低減される。傾斜した直線パターンの表示においても同様の効果がある。なお、例示では係数Ｋ１に対するＫ２およびＫ３の割合を３：１としたが、他の割合を設定することで補間点灯輝度を制御し、画像補正の特性を調整することができる。
〔解像度変換〕
ＶＧＡ画像のドット数は６４０×４８０であり、垂直方向のドット数(すなわちライン数)４８０は、大まかには５００である。同様に、ＸＧＡ画像（１０２４×７６８）のライン数は大まかには７５０であり、ハイビジョン１０８０ｉ（１９２０×１０８０）のライン数は大まかには１０００である。したがって、例えばＰＤＰ１がＶＧＡ仕様である場合、ＸＧＡ画像の表示において３：２、ハイビジョンの表示において２：１の解像度変換(厳密には垂直方向の解像度変換)が必要である。また、ＰＤＰ１がＸＧＡ仕様である場合、ＶＧＡ画像の表示において２：３の解像度変換が必要である。
【００３２】
図１２はデータ変換動作のタイミングを示す。図１２（Ａ）の例示は３：２の解像度変換を行う場合であり、図１２（Ｂ）の例示は２：３の解像度変換を行う場合である。図７の構成のデータ変換回路７０には、入力画像がライン順（Ａ，Ｂ，Ｃ，Ｄ，…）に入力される。データ変換回路７０は、コンボリューション演算に必要な複数ラインのデータが揃うのを待って演算を行い、表示ラインａ，ｂ，ｃ，ｄ，…のデータを出力する。動作形態はいわゆるパイプライン動作である。
図１２（Ａ）において、ラインＡのデータ入力時にはラインＡのデータは１段目のラインメモリに記憶される。次に、ラインＢのデータ入力時にはラインＡのデータは２段目のラインメモリに移され、ラインＢのデータが１段目のラインメモリに記憶される。次にラインＣのデータ入力時には、ラインＡ、ラインＢ、およびラインＣのデータが演算に用いられ、その演算結果が表示ラインａのデータとして出力される。それと同時に、ラインＢのデータは２段目のラインメモリに移され、ラインＣのデータは１段目のラインメモリに記憶される。ラインメモリへの記憶は上書き形式であり、演算に用いられたデータは新たなデータの記憶によって消失する。ラインＤのデータ入力時には、１段目および２段目のラインメモリへのデータの書き込みと並行して、ラインＢ、ラインＣ、およびラインＤのデータに基づく演算が行われ、その演算結果が表示ラインｂのデータとして出力される。このように，本発明のデータ変換では、入力３ラインにつき出力２ラインを得る解像度変換において、４ラインの入力データを用いて２ラインの出力データを作り出す。つまり、データ変換回路７０は、整数比Ｍ：Ｎ（Ｍ＞Ｎ）の解像度変換において、（Ｍ＋１）個のラインのデータに基づくコンボリューション演算を行う。これにより、フォーマット変換、データ補正、および解像度変換を同時に行うこと、すなわち３つの処理を兼ねる画像処理を実現することができる。同様に図１２（Ｂ）においても、ラインＡおよびラインＢのデータが順に記憶され、ラインＣのデータ入力と並行して表示ラインａのデータが生成される。ただし、表示ラインａのデータ生成のための演算は、ラインＡおよびラインＢのデータに基づいて行われる。表示ラインｂのデータは、ラインＢおよびラインＣのデータに基づいて行われる。このように，本発明のデータ変換では、入力２ラインにつき出力３ラインを得る解像度変換において、３ラインの入力データを用いて１ラインの出力データを作り出す。つまり、データ変換回路７０は、整数比Ｍ：Ｎ（Ｍ＜Ｎ）の解像度変換においても、（Ｍ＋１）個のラインのデータに基づくコンボリューション演算を行う。
【００３３】
次に、コンボリューション演算の係数Ｋ１，Ｋ２，Ｋ３の具体的な数値とその効果について説明する。
図１３は３：２解像度変換を行う場合の演算の一例を示す。上述したフォーマット変換、データ補正、および解像度変換を兼ねる演算は、図示の係数組により実現される。ただし、ここでは水平方向の位置関係については入力画像のドットと表示面のセルとが一致しているものとする。垂直方向の位置関係については、表示面のいずれかのセルの中央位置が入力画像のドットの中央位置と一致している図１３（Ａ）の場合と、表示面のいずれかのセルの中央位置も入力画像のドットの中央位置と一致していない図１３（Ｂ）の場合とがある。
【００３４】
図１３（Ａ）では、表示面のセルａ２の中央位置、すなわちセルａ１とセルｂ１との境界が入力画像のラインＢ（ドットＢ１，Ｂ２，Ｂ３を有する）の中央位置と一致している。図１３（Ａ）の場合の演算は次式のとおりである。
ａ１＝（８・Ａ１＋４・Ｂ１）／１２
ａ２＝（２・Ａ２＋８・Ｂ２＋２・Ｃ２）／１２
ｂ１＝（４・Ｂ１＋８・Ｃ１）／１２
ｂ２＝（６・Ｃ２＋６・Ｄ２）／１２
図１３（Ｂ）では表示面のセル位置が図１３（Ａ）の位置に対してピッチＰの１２分の１だけずれている。図１３（Ｂ）の場合の演算は次式のとおりである。
ａ１＝（７・Ａ１＋５・Ｂ１）／１２
ａ２＝（１・Ａ２＋８・Ｂ２＋３・Ｃ２）／１２
ｂ１＝（３・Ｂ１＋８・Ｃ１＋１・Ｄ１）／１２
ｂ２＝（５・Ｃ２＋７・Ｄ２）／１２
演算では１つのセルにつき３つ１組の係数を用いる。上シフトセルと下シフトセルとで係数組を切り換える。さらに３：２解像度変換では表示ラインごとに係数組を切り換える。したがって、シフト状態での分類した２種類のセル（上シフトセルと下シフトセル）に２組ずつ計４組の係数組が用いられる。
【００３５】
図１４は演算の簡略化を示す。図１３の係数のうち、値が小さいもの、例えば２以下のものは、その値を０（ゼロ）にしても輝度への影響は小さい。値が小さい係数を省略することで係数メモリの容量を低減することができる。
【００３６】
図１５は２：１解像度変換を行う場合の演算の一例を示す。図１５では図１４に合わせて表示面の４つのセルａ１，ａ２，ｂ１，ｂ２に対する係数組が示されている。実際には２：１変換では２つのセルａ１，ａ２の係数値を決めておけばよい。セルｂ１，ｂ２の係数値はセルａ１，ａ２の係数値と同じである。図１４と同様に水平方向の位置関係については入力画像のドットと表示面のセルとが一致しているものとする。垂直方向の位置関係については、表示ラインが入力画像の２つのラインと一致している場合Ａ、表示ラインが入力画像の２つのラインに対して12分の１ピッチだけ下方へずれている場合Ｂ、表示ラインが入力画像の２つのラインに対して６分の１ピッチだけ下方へずれている場合Ｃ、および表示ラインが入力画像の２つのラインに対して４分の１ピッチだけ下方へずれている場合（表示面のセル中心位置と入力画像のドット中心位置とが一致する）Ｄがある。
場合Ａの演算は次式のとおりである。
ａ１＝（１・Ａ１＋１・Ｂ１）／２
ａ２＝（１・Ｂ２＋１・Ｃ２）／２
場合Ｂの演算は次式のとおりである。
ａ１＝（５・Ａ１＋６・Ｂ１＋１・Ｃ１）／１２
ａ２＝（５・Ｂ２＋６・Ｃ２＋１・Ｄ２）／１２
場合Ｃの演算は次式のとおりである。
ａ１＝（４・Ａ１＋６・Ｂ１＋２・Ｃ１）／１２
ａ２＝（４・Ｂ２＋６・Ｃ２＋２・Ｄ２）／１２
場合Ｄの演算は次式のとおりである。
ａ１＝（３・Ａ１＋６・Ｂ１＋３・Ｃ１）／１２
ａ２＝（３・Ｂ２＋６・Ｃ２＋３・Ｄ２）／１２
これら演算のうち、場合Ａの演算は図７の回路構成で実現できる。場合Ｂ，Ｃ，Ｄの演算を行うには、図７の回路構成においてラインメモリおよび掛け算器（ＭＵＬＴ）を増設し、４ラインのデータに同時に係数を乗じることができるようにすればよい。
【００３７】
図１６は演算の簡略化を示す。図１３の係数のうち、値が小さいものについてより小さい値に変更する。上述の場合Ｂの演算では、係数値１を０に置き換える。場合Ｃの演算では、係数値６をそのままにして、他の係数値を２だけ減らす。場合Ｄの演算では、係数値６を１にして他の係数値を０にする。このような簡略化によって、場合Ｃおよび場合Ｄの演算では、１セルの演算に関わる入力画像のドット数が減るので、表示のシャープさを高めることができる。場合Ａ，Ｂ，Ｃ，Ｄのいずれの演算の係数も３つ１組となるので、上述のラインメモリおよび掛け算器の増設は不要であり、図７の回路構成のままで４つの場合の解像度変換が可能である。
【００３８】
図１７および図１８は本発明のデータ変換を行う場合の単一発光色ライン表示の点灯パターンを示す。図１７（Ａ）および図１８（Ａ）は図１３（Ａ）の係数を用いて、３：２解像度変換を含む間欠動作のデータ変換を行ったときの結果を示している。図１７（Ｂ）および図１８（Ｂ）は図１３（Ｂ）の係数を用いて、３：２解像度変換を含む連続動作のデータ変換を行ったときの結果を示している。図１７における入力画像の点灯パターンは図１０（Ｂ）と同じである。図１７と図１１との比較から明らかなように、垂直方向の表示の広がりは解像度変換を行わないときと同程度であり、解像度変換を行っても表示が暈けないことが判る。図１８における入力画像の点灯パターンは、１ライン分の間隔をあけて２本のラインが点灯するパターンである。図１７のように１ラインの表示の垂直方向の広がりが小さいので、図１８（Ａ）および図１８（Ｂ）のどちらの場合にも、２本のラインが正しく分離して見える。
【００３９】
本発明のデータ変換に対する比較例として、解像度変換とデータ補正とを順に行う場合を考える。すなわち、正方配列での表示のための従来の解像度変換回路に、後段回路としてデルタ配列での表示のための補正回路を加えた回路構成を想定する。図１９および図２０は解像度変換とデータ補正とを順に行う場合の単一発光色ライン表示の点灯パターンを示す。図１９における入力画像は図１７と同じであり、図２０における入力画像は図１８と同じである。
【００４０】
図１９の３：２解像度変換において、変換前のラインｍ，（ｍ＋１），（ｍ＋２）のデータＤm，Ｄm+1，Ｄm+2と、変換後のラインｎ，（ｎ＋１）のデータＤn，Ｄn+1との関係は次式のとおりである。
Ｄn＝（２・Ｄm＋Ｄm+1）／３
Ｄn+1＝（Ｄm+1＋２・Ｄm+2）／３
図１９のように入力画像においてライン（ｍ＋１）が点灯するパターンの場合、解像度変換によってラインｎおよびライン（ｎ＋１）の両方が、元の１／３の輝度で点灯することになる。さらに、ガタツキを低減するデータ補正を行うと、表示面のライン（ｎ−１）からライン（ｎ＋２）までのセルが点灯し、実質的に約３ライン幅の点灯となる。つまり、入力画像では１ラインの点灯であったパターンが表示面では３ライン幅に広がって暈けてしまう。
【００４１】
図２０の３：２解像度変換の演算は次式のとおりである。
Ｄn＝Ｄm
Ｄn+1＝（Ｄm+1＋Ｄm+2）／２
図２０のように、入力画像においてラインｍとライン（ｍ＋２）とが点灯するパターンの場合、解像度変換によってラインｎは元と同じ輝度で点灯し、ライン（ｎ＋１）は元の１／２の輝度で点灯することになる。さらに、ガタツキを低減するデータ補正を行うと、表示面のライン（ｎ−１）からライン（ｎ＋２）までのセルが点灯し、実質的に約３ライン幅の点灯となる。つまり、入力画像では互いに離れた２つのラインが表示面では３ライン幅の暈けた１本のラインとして表示される。
【００４２】
図１７と図１９との比較、および図１８と図２０の比較から明らかなように、解像度変換およびデータ補正を同時に行う本発明のデータ変換によれば、セル配列が正方配列でない表示面において解像度が表示面と異なる画像を高品位に表示することができる。
〔回路構成の変形例〕
図２１はデータ変換回路の他の構成を示す。データ変換回路７０ｂでは、メモリ回路７２ｂがラインメモリではなくフレームメモリから構成されている。演算回路７３ｂは、３つの掛け算器のそれぞれに１つずつ対応する３つのレジスタを有する。フレームメモリを備える構成では、演算に用いるデータのライン数の制限が無く、図７の構成と比べて入力画像内のより広い範囲のデータに基づく演算が可能である。入力画像が高解像度である場合には、広範囲のデータに基づく演算が望ましいので、図２１の構成を採用することによって、より高い解像度の入力画像にも適応可能な装置を提供できる。
【００４３】
図２２は本発明に係る他の表示装置の構成図である。表示装置１００ｃでは、入力インタフェース６０ｃに、本発明に特有のデータ変換回路７０ｃが組み込まれている。データ変換回路７０ｃの構成は、図７の構成および図２１の構成のどちらであってもよい。入力インタフェース６０ｃのタイミングコントローラ６４ｃは、アナログ／デジタル変換樹器６１、データ変換回路７０ｃ、およびガンマ補正回路６３を制御する。入力インタフェース６０ｃは、解像度変換機能をもつ従来の正方配列画面用の入力インタフェースの部分的な変更で作成することができる。解像度変換のためのライン補間回路をメモリ回路として利用すれば、本発明の機能を実現するための回路変更に必要な費用を低減することができる。
〔他の実施形態〕
上述の実施例において、演算の内容は入力画像の種類（サイズ、形式、情報内容）およびユーザーの指示に応じて切り換えることができる。切り換えにより、効果的に表示画像を高画質化することができる。本発明は蛇行した隔壁をもつデバイスに限らず、図２３のように直線帯状壁体の集合である隔壁５９によって正方配列でない表示面が形成された表示デバイスにも適用可能である。
【００４４】
【発明の効果】
請求項１ないし請求項５の発明によれば、セル配列が正方配列でない表示面において解像度が表示面と異なる画像を高品位に表示することができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】本発明に係るＰＤＰのセル構造を示す図である。
【図３】隔壁パターンを示す図である。
【図４】セル配列の模式図である。
【図５】カラー表示の画素の構成を示す図である。
【図６】データ変換回路の概略図である。
【図７】データ変換回路の要部の構成図である。
【図８】正方配列からデルタ配列ヘのフォーマット変換の説明図である。
【図９】コンボリューション演算の説明図である。
【図１０】正方配列画面におけるライン表示の点灯パターンおよびデルタ配列画面における単純なライン表示の点灯パターンを示す図である。
【図１１】データ補正を行う場合のデルタ配列画面における単一発光色ライン表示の点灯パターンを示す図である。
【図１２】データ変換動作のタイミングを示す図である。
【図１３】３：２解像度変換を行う場合の演算の一例を示す図である。
【図１４】演算の簡略化を示す図である。
【図１５】２：１解像度変換を行う場合の演算の一例を示す図である。
【図１６】演算の簡略化を示す図である。
【図１７】本発明のデータ変換を行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図１８】本発明のデータ変換を行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図１９】解像度変換とデータ補正とを順に行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図２０】解像度変換とデータ補正とを順に行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図２１】データ変換回路の他の構成を示す図である。
【図２２】本発明に係る他の表示装置の構成図である。
【図２３】隔壁パターンの他の例を示す図である。
【符号の説明】
５１，５２，５３ セル
Ｒ，Ｇ，Ｂ 発光色（発色）
１ ＰＤＰ（表示デバイス）
７０，７０ｂ，７０ｃ データ変換回路
１００，１００ｃ 表示装置（カラー画像表示装置）
７１ 解像度判別回路
７２，７２ｂ メモリ回路
７３，７３ｂ 演算回路、
Ｄ１２ フレームデータ
８０ 駆動回路
７４， 制御回路（演算制御回路）
７４３ 係数メモリ
【発明の属する技術分野】
本発明は正方配列の画像を非正方セル配列の画面による表示のためのデータ変換回路およびカラー画像表示装置に関し、特にＰＤＰ (Plasma Display Panel) を用いた表示に好適である。
【０００２】
近年、テレビジョンおよびコンピュータ出力の高画質化が進んでおり、自然画像や文字画像といった画像の種類に係らず高品位の表示が可能な表示装置が望まれている。
【０００３】
【従来の技術】
大画面を有する表示デバイスとして面放電形式のＡＣ型ＰＤＰが商品化されている。ここでいう面放電形式は、輝度を確保する表示放電において、陽極および陰極となる第１および第２の表示電極を、前面側または背面側の基板上に平行に配列する形式である。面放電型ＰＤＰの電極マトリクス構造としては、表示電極対と交差するようにアドレス電極を配列した“３電極構造”が一般的である。表示に際しては、表示電極対の一方をマトリクス表示における行選択のためのスキャン電極として用い、スキャン電極とアドレス電極の間でアドレス放電を生じさせることによって、表示内容に応じて壁電荷を制御するアドレッシングが行われる。なお、以下では画像における行方向の画素列および表示面における行方向のセル列を“ライン”と呼称する。また、特に区別が必要な場合には表示面のラインを“表示ライン”と呼称する。
【０００４】
特開平９−５０７６８号公報には、３電極面放電型ＰＤＰにおいて、表示ラインに沿った方向（一般に水平方向）に放電空間を区画する複数の帯状の隔壁を規則的に蛇行させることによって、列（カラム）に沿った方向 (一般に垂直方向）の放電干渉を防止する変形ストライプ隔壁構造が提案されている。各隔壁は、それと隣り合う隔壁とともに、広大部と狭窄部とが交互に並ぶ列空間を形成する。広大部の位置は隣り合う列どうしでずれており、各広大部にセルが形成される。各列空間に１色ずつ、隣り合う列空間どうしで発光色が異なるように、カラー表示のためのＲ，Ｇ，Ｂの蛍光体が配置される。３色の配置形態は、いわゆるデルタ配列（Delta Tri-color Arrangement ）である。デルタ配列は、表示ライン方向においてセルの幅が画素ピッチの１／３よりも大きくて正方配列に比べて開口率が大きいので、より高輝度の表示を行うことができる。従来、デルタ配列のＰＤＰを用いたカラー画像表示においては、各表示ラインが各アドレス電極に沿ったセル列から１個ずつ固定的に選んだセルで構成されていた。
【０００５】
一方、一般的な正方セル配列の表示デバイスをもつ表示装置において、種々のサイズの入力画像を表示するために、画像サイズを表示デバイスに合わせる解像度変換が行われている。水平方向のサイズ変更は、アナログ画像信号をデジタル画像データに変換する際に、サンプリングクロックのタイミングを調整することで行われる。垂直方向のサイズ変更は、複数のラインのデータに基づく補間演算により行われる。例えば、上下２ライン間のデータの平均値から新たに１ラインのデータを作り出し、元の２ラインの間に挿入すれば、ライン数を２倍にすることができる。また、作り出した１ラインのデータを、元の２ラインの代わりに出力すれば、ライン数を１／２にすることができる。
【０００６】
【発明が解決しようとする課題】
従来においては、デルタ配列の表示面を採用したときに次の２つの現象があり、表示が不自然になるという問題があった。
【０００７】
（１）隣り合うセルの位置が垂直方向にずれていることから、水平方向の直線を表示しようとしたときに線がジグザクに見える。
（２）水平方向および垂直方向に対して傾斜した直線を表示しようとしたときに、発光セルの間隔が不均一となる。
【０００８】
本発明は、セル配列が正方配列でない表示面において解像度が表示面と異なる画像を高品位に表示することを目的としている。他の目的は、複数通りの解像度変換を安価な回路で実現することである。
【０００９】
【課題を解決するための手段】
本発明においては、入力画像における複数の画素のデータを重み付けして加算する演算、すなわちコンボリューション演算によって、表示面の各セルの表示データが生成される。演算における重みは、整数比Ｍ：Ｎの解像度変換と直線表示品位を高めるデータ補正とを同時に行うように設定される。ここでの解像度変換は、垂直方向の画素数を変更する処理である。データ補正は、入力画像の画素の輝度を同一発色の隣り合うセルに分散させる処理であり、直線がジグザグに見える問題を軽減する。解像度変換とデータ補正とを同時に行うことで、これらを順に行う場合と比べて鮮明な表示が可能となる。
【００１０】
コンボリューション演算では、重みを切り換えることによって演算内容を変更できるので、解像度変換の比率を容易に変更することができる。入力画像の解像度を判別する回路と、判別結果に応じて重みを切り換えるコントローラとを有する表示装置は、ＶＧＡ，ＸＧＡ，ハイビジョン規格など各種の画像を表示することができる。
【００１１】
同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列は正方配列ではない。この配列をもつ表示デバイスでは、表示面の全セルに一律ではなく、セルを２つのグループに分けてグループごとに内容の異なる演算を行い、または一方のグルームのみに対して演算を行う必要がある。このため、演算に際してはグループごとに重み(演算の係数)を切り換える。
【００１２】
【発明の実施の形態】
〔カラー画像表示装置の概要〕
図１は本発明に係る表示装置の構成図である。表示装置１００は、正方配列でない表示面をもつ面放電ＡＣ型ＰＤＰ１、ＰＤＰ１のセルに電力を供給する駆動回路８０、画像出力装置からの信号を受ける入力インタフェース６０、および本発明に特有の要素であるデータ変換回路７０から構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【００１３】
ＰＤＰ１では、表示放電を生じさせるための表示電極Ｘおよび表示電極Ｙが同一基板上に配列され、表示電極Ｘおよび表示電極Ｙと交差するようにアドレス電極Ａが配列されている。表示電極Ｘおよび表示電極Ｙは表示面の水平方向に延び、隣り合う表示電極Ｘおよび表示電極Ｙが面放電を生じさせるための電極対を構成する。電極対は表示面における１つの表示ラインを画定する。配列の両端を除く表示電極は、２つの表示ライン（奇数ラインおよび偶数ライン）に係わり、両端の表示電極は１つの表示ラインに係わる。表示電極Ｙはアドレッシングに際してライン選択のためのスキャン電極として用いられる。
【００１４】
駆動回路８０は、ドライバコントローラ８１、サブフレーム処理部８２、放電用電源８３、Ｘドライバ８４、Ｙドライバ８６、およびＡドライバ８８を有している。駆動回路８０には、データ変換回路７０からフレームデータＤ１２とともに同期信号Ｓ２２が与えられる。サブフレーム処理部８２は、前段からのフレームデータＤ１２を階調表示のためのサブフレームデータＤｓｆに変換する。サブフレームデータＤｓｆはフレーム（多値画像）を表す複数のサブフレーム（２値画像）のそれぞれにおけるセルの発光 (点灯ともいう) の要否、厳密にはアドレス放電の要否を示す。Ｘドライバ８４は表示電極Ｘに対する電位設定手段である。Ｙドライバ８６はスキャン回路を備えており、表示電極Ｙに対する個別の電位制御および一括の電位制御が可能に構成されている。スキャン回路はアドレッシングにおけるライン選択のための電位設定手段である。アドレスドライバ８８は、サブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を制御する。
【００１５】
入力インタフェース６０は、入力画像信号Ｓ１０に対してアナログ／デジタル変換およびガンマ補正を行う。アナログ／デジタル変換では、サンプリングのタイミング調整によって入力画像におけるラインの画素数、すなわち水平方向の解像度をＰＤＰ１のセル数に合うように増減する。ガンマ補正は、ＰＤＰ１の輝度再現特性に適合するようにデータ値を調整する処理である。また、入力インタフェース６０はタイミングコントローラを有しており、外部装置からの同期信号Ｓ２０に基づいて、後段の動作に必要な同期信号Ｓ２１を生成する。ユーザーセレクト信号Ｓ３０は、そのままデータ変換回路７０へ出力される。データ変換回路７０は、正方配列の入力画像を正方配列でない表示面で表示するための画像処理を行う。データ変換回路７０の構成および画像処理の内容は後に詳述する。
【００１６】
図２は本発明に係るＰＤＰのセル構造を示す図、図３は隔壁パターンを示す図である。図３においては表示電極Ｙについて参照符号「Ｙ」に配列順を示す添字を付してある。
【００１７】
ＰＤＰ１は、一対の基板構体（基板上にセル構成要素を設けた構造体）からなる。表示面を構成する各セルにおいて、一対の表示電極Ｘ，Ｙとアドレス電極Ａとが交差する。表示電極Ｘ，Ｙは、前面側のガラス基板１１の内面に配列されており、それぞれが透明導電膜４１と金属膜（バス電極）４２とからなる。表示電極Ｘ，Ｙを被覆する誘電体層１７の表面には保護膜１８としてマグネシア（ＭｇＯ）が被着されている。アドレス電極Ａは、背面側のガラス基板２１の内面に配列されており、誘電体層２４によって被覆されている。誘電体層２４の上には、高さ１５０μｍ程度の蛇行した帯状の隔壁２９がアドレス電極Ａの配列間隙ごとに１つずつ設けられている。これらの隔壁２９によって放電空間が水平方向に沿って一定間隔ごとに区画されている。隣り合う隔壁で挟まれた放電空間である列空間３１は全ての表示ラインに跨がって連続している。そして、アドレス電極Ａの上方および隔壁２９の側面を含めて背面側の内面を被覆するように、カラー表示のためのＲ（赤），Ｇ（緑），Ｂ（青）の３色の蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。図中の斜体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって局部的に励起されて発光する。
【００１８】
図３のとおり、全ての隔壁２９は広大部と狭窄部とが交互に並ぶ列空間を形成するように蛇行しており、隣り合う列空間どうしで広大部の列方向位置が列方向セルピッチの半分だけずれている。セルは各広大部に形成されるが、図３では代表として１表示ライン分のセル５１，５２，５３を鎖線の円で示してある。表示ラインは水平方向の最小幅（１画素幅）の直線を表示するときに点灯させるべきセルの集合である。
【００１９】
図４はセル配列の模式図、図５はカラー表示の画素の構成を示す図である。
図４において、セル５１の発光色はＲ（赤）、セル５２の発光色はＧ（緑）、セル５３の発光色はＢ（青）である。図４のとおり、ＰＤＰ１では、各列空間に対応したセルの集合であるセル列、すなわち垂直方向に一直線状に並ぶセルの発色が同一であり、隣り合うセル列の発色が異なり、かつ同一発色のセル列の集合（例えばＲのセル５１の集合）における隣り合うセル列どうしにおいて列方向のセル位置がずれている。カラー表示のための３色の配置形態は、いわゆるデルタ配列である。
【００２０】
図５のように、表示面は垂直方向に２セルごと水平方向に３セルごとに区分され、３個のセルを１組とした画素（ドットともいう）５０Ａ，５０Ｂが構成される。水平方向に並ぶ２つの隣り合ったドット５０Ａ，５０Ｂのうち、一方のドット５０Ａは逆三角形型の三角配列のセル群となり、他方のドット５０Ｂは正三角形型の三角配列のセル群となる。ドット５０Ａでは、スキャン電極としての表示電極Ｙに対して、ＲのセルおよびＢのセルの中心が上側に位置し、Ｇのセルの中心が下側に位置する。逆に、ドット５０Ｂでは、表示電極Ｙに対してＧのセルの中心が上側に位置し、ＲのセルおよびＢのセルの中心が下側に位置する。ここで、ドット５０ＡにおけるＲのセル、ドット５０ＡにおけるＢのセル、およびドット５０ＢにおけるＧのセルを“上シフトセル”と定義し、ドット５０ＡにおけるＧのセル、ドット５０ＢにおけるＲのセル、およびドット５０ＢにおけるＢのセルを“下シフトセル”と定義する。
【００２１】
このような構成のＰＤＰ１による表示においては、フォーマット変換およびライン表示の品位を高めるデータ補正が必要である。また、入力画像のドット数が表示面のドット数と異なる場合には解像度変換が必要である。データ変換回路７０は、これら３つの画像処理を兼ねるコンボリューション演算を行う。
〔データ変換回路の構成〕
図６はデータ変換回路の概略図である。データ変換回路７０は、解像度判別回路７１、メモリ回路７２、演算回路７３、および制御回路７４からなる。データ変換回路７０には、画像データＤ１１、同期信号Ｓ２１、およびユーザーセレクト信号Ｓ３０が入力される。ユーザーセレクト信号Ｓ３０は、テレビ画像入力とコンピュータ画像入力との切換え、所望の画質（シャープネスの程度）といったユーザーが指定した事項を示す。
【００２２】
解像度判別回路７１は、入力画像が標準テレビジョン画像、ハイビジョン画像、ＶＧＡ仕様の画像、ＸＧＡ仕様の画像、およびその他のいずれであるかを判別する。画像の規格が判れば解像度も判る。テレビジョン映像とコンピュータ画像とでは好まれる画質が異なるので、画像に適した処理を行うのが望ましい。解像度判別回路７１が出力する判別信号Ｓ７１にどのような処理を対応づけるかについては、あらかじめ様々な画像の表示結果を客観的に評価して決めておく。なお、本例ではユーザーが好みに応じて処理を選択することも可能である。
【００２３】
図７はデータ変換回路の要部の構成図である。図７では図６に示した構成のうちの解像度判別回路７１を省略し、他の部分を詳しく描いてある。図中、ＭＵＬＴは掛け算器、ＡＤＤ．は加算器、ＤＩＶ．は除算器である。メモリ回路７２は２ライン分の入力データを記憶する２段構成のラインメモリを有し、ドット配列順に入力される画像データＤ１１をリアルタイムで出力するとともに、１ライン伝送時間の遅延を加えた画像データＤ１１および２ライン伝送時間の遅延を加えた画像データＤ１１を出力する。これにより、計３ラインにおける水平方向同一位置のドットのデータが同時に演算回路７３に与えられる。演算回路７３において、掛け算器は入力データと係数Ｋ１，Ｋ２，Ｋ３との乗算を行う。係数Ｋ１，Ｋ２，Ｋ３は、あらかじめ制御回路７４の係数メモリ７４３に記憶されている複数の係数組Ｇ１，Ｇ２…ＧＮのうちの１組である。制御回路７４において、ドット・ライン判定回路７４１により、演算回路７３へのデータ入力に呼応してそのデータのライン位置およびドット位置が判定される。ドット・ライン判定回路７４１の出力と前段からの判定信号Ｓ７１との組み合わせに応じて、メモリコントローラ７４２は１組の係数Ｋ１，Ｋ２，Ｋ３を係数メモリ７４３から読み出す。後述の間欠動作の場合は１ドットおきに掛け算器に与える係数が切り換えられ、連続動作の場合はドットごとに係数が切り換えられる。なお、掛け算器に係数Ｋ１，Ｋ２，Ｋ３を与えるのに呼応して、それら係数Ｋ１，Ｋ２，Ｋ３の和（Ｋ１＋Ｋ２＋Ｋ３）を加算器で求めて除算器に与える図示の構成に限らず、あらかじめ全ての係数組について係数の和を求めて係数メモリ７４３に記憶させておき、係数組および係数の和を読み出して演算回路７３に与えてもよい。
【００２４】
入力される画像データＤ１１は、１ドットにつきＲデータ、Ｇデータ、Ｂデータの３つからなる。この１ドット分のデータをＲ、Ｇ、Ｂの順にシリアル伝送し、１つの演算回路７３で順番に処理することができる。この場合は図７の回路は１つでよい。また、図７の回路を３つ設け、Ｒデータ、Ｇデータ、Ｂデータを並列に処理する構成でもよい。この場合、ドット・ライン判定回路７４１、メモリコントローラ７４２１、および係数メモリ７４３は３つの回路に共通でよく、３つの異なった演算処理を一斉に実行できる構成であればよい。回路を３つ設ける場合は１つの場合に比べて演算処理の速度を約３倍(処理時間を１／３）にすることができる。
〔フォーマット変換〕
一般に画像ソースは正方配列の画面での表示を前提に作成されている。正方配列の画像を表示するため、データ変換回路７０は正方配列からデルタ配列へのフォーマット変換を行う。ここでいう正方配列は、ドットがＲＧＢ１組のセルからなり、ドット形状が正方形である画面構成を意味する。また、デルタ配列は、上述のとおり同じ発色のセル群において水平方向１セルごとにセル中心が垂直方向にシフトした画面構成を意味し、デルタ配列画面は上シフトセルと下シフトセルとで構成される。
【００２５】
図８は正方配列からデルタ配列ヘのフォーマット変換の説明図である。図８（Ａ）は上シフトセルＡを正方配列画面のセル中心に一致させる変換処理を示し（下シフトセルＢを一致させてもよい）、 図８（Ｂ）は隣り合う上シフトセルＡおよび下シフトセルＢからなるセル対の垂直方向中心を、正方配列画面のセルの垂直方向中心に一致させる変換処理を示している。本発明の実施には、これら２つの処理のどちらか一方を実行する形態と、双方を切り換えて実行する形態とがある。
【００２６】
図８（Ａ）では、上シフトセルＡについては、正方配列画面におけるｍ番目のライン内に位置するので、正方配列画面におけるｍ番目のラインのデータをそのまま配分する。下シフトセルＢについては、ｍ番目のラインと（ｍ＋１）番目のラインとに跨るので、ｍ番目のラインと（ｍ＋１）番目のラインのデータ平均値を配分する。上シフトセルＡについて実質的に処理を行わず、下シフトセルＢのみ処理を行うので、演算動作は１セルおきに演算する間欠動作となる。
【００２７】
図８（Ｂ）では、上シフトセルＡについては、（ｍ−１）番目のラインとｍ番目のラインとに跨るので、これら２ラインのデータを加重平均して配分する。同様に下シフトセルＢについては、ｍ番目のラインと（ｍ＋１）番目のラインのデータを加重平均して配分する。上シフトセルＡおよび下シフトセルＢの双方について処理を行うので、演算動作は連続動作となる。
【００２８】
図９はコンボリューション演算の説明図である。上述のメモリ回路７２は２ラインのデータ遅延機能をもつので、（ｍ−１）番目のライン、ｍ番目のライン、および（ｍ＋１）番目のラインのうち、水平方向ドット位置を同じくする垂直方向隣接３ドットに基づく演算を行うことができる。入力画像における注目ドットとその上下のドットの輝度値Ｄ１，Ｄ２，Ｄ３を読み取り、ドット位置ごとに係数Ｋ１〜Ｋ３を定めた演算マトリクス９１を適用して表示面における注目セルの表示輝度値ｄ１を算出する。演算式はｄ１＝（Ｋ１・Ｄ１＋Ｋ２・Ｄ２＋Ｋ３・Ｄ３）／（Ｋ１＋Ｋ２＋Ｋ３）である。係数Ｋ１〜Ｋ３を適宜選択することで、種々の点灯パターンを得ることができる。演算に際しては、注目ドットのシフト状態（上シフトセルまたは下シフトセル）に合わせて、係数を適宜入れ換えることが重要である。
〔データ補正〕
まず、補正の必要性を説明する。図１０は正方配列画面におけるライン表示の点灯パターンおよびデルタ配列画面における単純なライン表示の点灯パターンを示す。図１０（Ａ），（Ｂ）の左側が正方配列画面であり、右側がデルタ配列画面である。図１０（Ａ）のとおり、白色の水平ラインの表示においては、白色が３色の混合色であるので（ドットを構成する３つのセルが点灯するので）、デルタ配列であっても正方配列とほぼ同様に表示が真っ直ぐなラインに見える。つまり、表示品位は良好である。これに対して、１つのセルの発光で表現される色（赤色、緑色、または青色）の水平直線パターンの表示においては、図１０（Ｂ）のとおり、デルタ配列画面の表示がジグザグに見える。この問題を解決するため、データ変換回路７０はコンボリューション演算によるデータ補正を行う。
図１１はデータ補正を行う場合のデルタ配列画面における単一発光色ライン表示の点灯パターンを示す。
【００２９】
間欠動作の演算処理を行う場合を考える。ここでの入力画像は、正方配列画面においてｍ番目のラインのうち１色 (例えばＲ) のセルのみを点灯させるような水平直線パターンを含んでいる(図１０（Ｂ）参照)。
【００３０】
上シフトセルはそのまま未処理とし、下シフトセルはその下側の隣接セルとの間で平均値を計算する。このときの係数（Ｋ２，Ｋ１，Ｋ３）としては、上シフトセルに対して（０，１，０）、下シフトセルに対しては（０，１，１）を適用すればよい。図５で示したように１ドット目は、Ｒ、Ｂセルが上シフトであるので、これらに係数組（０，１，０）を適用し、Ｇセルが下シフトであるので、これに係数組（０，１，１）を適用する。２ドット目では、Ｒ、Ｂセルは下シフト、Ｇセルは上シフトになるので、この２つの係数組を入れ換えればよい。このような演算による表示では、図１１（Ａ）のように下シフトセルが点灯する部分において点灯輝度が１／２となり、同時にその上側のセルが残りの１／２の輝度で補間点灯をする。これにより、下シフトセルの２つの点灯セルの垂直方向重心位置が、上シフトセルの垂直方向位置に一致するので、結果的に水平直線パターンの表示におけるガタツキ”が低減される。傾斜した直線パターンの表示においても同様の効果がある。
【００３１】
次に、連続動作の演算処理を行う場合を考える。係数（Ｋ２，Ｋ１，Ｋ３）の一例として、上シフトセルに対して（１、３、０）を、下シフトセルに対しては（０、３、１）を適用する。この場合、ｍ番目のラインの上シフトセルの輝度データには（ｍ−１）番目のラインの入力輝度データを少し加算し、下シフトセルの輝度データには（ｍ＋１）番目のラインの入力輝度データを少し加算することになる。このような演算による表示では、図１１（Ｂ）のように点灯する上シフトセルおよび下シフトセルそれぞれの上下両側のセルを、元の点灯セル輝度の一部を分配して補間点灯させることになる。その結果、水平直線パターンの表示におけるガタツキが低減される。傾斜した直線パターンの表示においても同様の効果がある。なお、例示では係数Ｋ１に対するＫ２およびＫ３の割合を３：１としたが、他の割合を設定することで補間点灯輝度を制御し、画像補正の特性を調整することができる。
〔解像度変換〕
ＶＧＡ画像のドット数は６４０×４８０であり、垂直方向のドット数(すなわちライン数)４８０は、大まかには５００である。同様に、ＸＧＡ画像（１０２４×７６８）のライン数は大まかには７５０であり、ハイビジョン１０８０ｉ（１９２０×１０８０）のライン数は大まかには１０００である。したがって、例えばＰＤＰ１がＶＧＡ仕様である場合、ＸＧＡ画像の表示において３：２、ハイビジョンの表示において２：１の解像度変換(厳密には垂直方向の解像度変換)が必要である。また、ＰＤＰ１がＸＧＡ仕様である場合、ＶＧＡ画像の表示において２：３の解像度変換が必要である。
【００３２】
図１２はデータ変換動作のタイミングを示す。図１２（Ａ）の例示は３：２の解像度変換を行う場合であり、図１２（Ｂ）の例示は２：３の解像度変換を行う場合である。図７の構成のデータ変換回路７０には、入力画像がライン順（Ａ，Ｂ，Ｃ，Ｄ，…）に入力される。データ変換回路７０は、コンボリューション演算に必要な複数ラインのデータが揃うのを待って演算を行い、表示ラインａ，ｂ，ｃ，ｄ，…のデータを出力する。動作形態はいわゆるパイプライン動作である。
図１２（Ａ）において、ラインＡのデータ入力時にはラインＡのデータは１段目のラインメモリに記憶される。次に、ラインＢのデータ入力時にはラインＡのデータは２段目のラインメモリに移され、ラインＢのデータが１段目のラインメモリに記憶される。次にラインＣのデータ入力時には、ラインＡ、ラインＢ、およびラインＣのデータが演算に用いられ、その演算結果が表示ラインａのデータとして出力される。それと同時に、ラインＢのデータは２段目のラインメモリに移され、ラインＣのデータは１段目のラインメモリに記憶される。ラインメモリへの記憶は上書き形式であり、演算に用いられたデータは新たなデータの記憶によって消失する。ラインＤのデータ入力時には、１段目および２段目のラインメモリへのデータの書き込みと並行して、ラインＢ、ラインＣ、およびラインＤのデータに基づく演算が行われ、その演算結果が表示ラインｂのデータとして出力される。このように，本発明のデータ変換では、入力３ラインにつき出力２ラインを得る解像度変換において、４ラインの入力データを用いて２ラインの出力データを作り出す。つまり、データ変換回路７０は、整数比Ｍ：Ｎ（Ｍ＞Ｎ）の解像度変換において、（Ｍ＋１）個のラインのデータに基づくコンボリューション演算を行う。これにより、フォーマット変換、データ補正、および解像度変換を同時に行うこと、すなわち３つの処理を兼ねる画像処理を実現することができる。同様に図１２（Ｂ）においても、ラインＡおよびラインＢのデータが順に記憶され、ラインＣのデータ入力と並行して表示ラインａのデータが生成される。ただし、表示ラインａのデータ生成のための演算は、ラインＡおよびラインＢのデータに基づいて行われる。表示ラインｂのデータは、ラインＢおよびラインＣのデータに基づいて行われる。このように，本発明のデータ変換では、入力２ラインにつき出力３ラインを得る解像度変換において、３ラインの入力データを用いて１ラインの出力データを作り出す。つまり、データ変換回路７０は、整数比Ｍ：Ｎ（Ｍ＜Ｎ）の解像度変換においても、（Ｍ＋１）個のラインのデータに基づくコンボリューション演算を行う。
【００３３】
次に、コンボリューション演算の係数Ｋ１，Ｋ２，Ｋ３の具体的な数値とその効果について説明する。
図１３は３：２解像度変換を行う場合の演算の一例を示す。上述したフォーマット変換、データ補正、および解像度変換を兼ねる演算は、図示の係数組により実現される。ただし、ここでは水平方向の位置関係については入力画像のドットと表示面のセルとが一致しているものとする。垂直方向の位置関係については、表示面のいずれかのセルの中央位置が入力画像のドットの中央位置と一致している図１３（Ａ）の場合と、表示面のいずれかのセルの中央位置も入力画像のドットの中央位置と一致していない図１３（Ｂ）の場合とがある。
【００３４】
図１３（Ａ）では、表示面のセルａ２の中央位置、すなわちセルａ１とセルｂ１との境界が入力画像のラインＢ（ドットＢ１，Ｂ２，Ｂ３を有する）の中央位置と一致している。図１３（Ａ）の場合の演算は次式のとおりである。
ａ１＝（８・Ａ１＋４・Ｂ１）／１２
ａ２＝（２・Ａ２＋８・Ｂ２＋２・Ｃ２）／１２
ｂ１＝（４・Ｂ１＋８・Ｃ１）／１２
ｂ２＝（６・Ｃ２＋６・Ｄ２）／１２
図１３（Ｂ）では表示面のセル位置が図１３（Ａ）の位置に対してピッチＰの１２分の１だけずれている。図１３（Ｂ）の場合の演算は次式のとおりである。
ａ１＝（７・Ａ１＋５・Ｂ１）／１２
ａ２＝（１・Ａ２＋８・Ｂ２＋３・Ｃ２）／１２
ｂ１＝（３・Ｂ１＋８・Ｃ１＋１・Ｄ１）／１２
ｂ２＝（５・Ｃ２＋７・Ｄ２）／１２
演算では１つのセルにつき３つ１組の係数を用いる。上シフトセルと下シフトセルとで係数組を切り換える。さらに３：２解像度変換では表示ラインごとに係数組を切り換える。したがって、シフト状態での分類した２種類のセル（上シフトセルと下シフトセル）に２組ずつ計４組の係数組が用いられる。
【００３５】
図１４は演算の簡略化を示す。図１３の係数のうち、値が小さいもの、例えば２以下のものは、その値を０（ゼロ）にしても輝度への影響は小さい。値が小さい係数を省略することで係数メモリの容量を低減することができる。
【００３６】
図１５は２：１解像度変換を行う場合の演算の一例を示す。図１５では図１４に合わせて表示面の４つのセルａ１，ａ２，ｂ１，ｂ２に対する係数組が示されている。実際には２：１変換では２つのセルａ１，ａ２の係数値を決めておけばよい。セルｂ１，ｂ２の係数値はセルａ１，ａ２の係数値と同じである。図１４と同様に水平方向の位置関係については入力画像のドットと表示面のセルとが一致しているものとする。垂直方向の位置関係については、表示ラインが入力画像の２つのラインと一致している場合Ａ、表示ラインが入力画像の２つのラインに対して12分の１ピッチだけ下方へずれている場合Ｂ、表示ラインが入力画像の２つのラインに対して６分の１ピッチだけ下方へずれている場合Ｃ、および表示ラインが入力画像の２つのラインに対して４分の１ピッチだけ下方へずれている場合（表示面のセル中心位置と入力画像のドット中心位置とが一致する）Ｄがある。
場合Ａの演算は次式のとおりである。
ａ１＝（１・Ａ１＋１・Ｂ１）／２
ａ２＝（１・Ｂ２＋１・Ｃ２）／２
場合Ｂの演算は次式のとおりである。
ａ１＝（５・Ａ１＋６・Ｂ１＋１・Ｃ１）／１２
ａ２＝（５・Ｂ２＋６・Ｃ２＋１・Ｄ２）／１２
場合Ｃの演算は次式のとおりである。
ａ１＝（４・Ａ１＋６・Ｂ１＋２・Ｃ１）／１２
ａ２＝（４・Ｂ２＋６・Ｃ２＋２・Ｄ２）／１２
場合Ｄの演算は次式のとおりである。
ａ１＝（３・Ａ１＋６・Ｂ１＋３・Ｃ１）／１２
ａ２＝（３・Ｂ２＋６・Ｃ２＋３・Ｄ２）／１２
これら演算のうち、場合Ａの演算は図７の回路構成で実現できる。場合Ｂ，Ｃ，Ｄの演算を行うには、図７の回路構成においてラインメモリおよび掛け算器（ＭＵＬＴ）を増設し、４ラインのデータに同時に係数を乗じることができるようにすればよい。
【００３７】
図１６は演算の簡略化を示す。図１３の係数のうち、値が小さいものについてより小さい値に変更する。上述の場合Ｂの演算では、係数値１を０に置き換える。場合Ｃの演算では、係数値６をそのままにして、他の係数値を２だけ減らす。場合Ｄの演算では、係数値６を１にして他の係数値を０にする。このような簡略化によって、場合Ｃおよび場合Ｄの演算では、１セルの演算に関わる入力画像のドット数が減るので、表示のシャープさを高めることができる。場合Ａ，Ｂ，Ｃ，Ｄのいずれの演算の係数も３つ１組となるので、上述のラインメモリおよび掛け算器の増設は不要であり、図７の回路構成のままで４つの場合の解像度変換が可能である。
【００３８】
図１７および図１８は本発明のデータ変換を行う場合の単一発光色ライン表示の点灯パターンを示す。図１７（Ａ）および図１８（Ａ）は図１３（Ａ）の係数を用いて、３：２解像度変換を含む間欠動作のデータ変換を行ったときの結果を示している。図１７（Ｂ）および図１８（Ｂ）は図１３（Ｂ）の係数を用いて、３：２解像度変換を含む連続動作のデータ変換を行ったときの結果を示している。図１７における入力画像の点灯パターンは図１０（Ｂ）と同じである。図１７と図１１との比較から明らかなように、垂直方向の表示の広がりは解像度変換を行わないときと同程度であり、解像度変換を行っても表示が暈けないことが判る。図１８における入力画像の点灯パターンは、１ライン分の間隔をあけて２本のラインが点灯するパターンである。図１７のように１ラインの表示の垂直方向の広がりが小さいので、図１８（Ａ）および図１８（Ｂ）のどちらの場合にも、２本のラインが正しく分離して見える。
【００３９】
本発明のデータ変換に対する比較例として、解像度変換とデータ補正とを順に行う場合を考える。すなわち、正方配列での表示のための従来の解像度変換回路に、後段回路としてデルタ配列での表示のための補正回路を加えた回路構成を想定する。図１９および図２０は解像度変換とデータ補正とを順に行う場合の単一発光色ライン表示の点灯パターンを示す。図１９における入力画像は図１７と同じであり、図２０における入力画像は図１８と同じである。
【００４０】
図１９の３：２解像度変換において、変換前のラインｍ，（ｍ＋１），（ｍ＋２）のデータＤm，Ｄm+1，Ｄm+2と、変換後のラインｎ，（ｎ＋１）のデータＤn，Ｄn+1との関係は次式のとおりである。
Ｄn＝（２・Ｄm＋Ｄm+1）／３
Ｄn+1＝（Ｄm+1＋２・Ｄm+2）／３
図１９のように入力画像においてライン（ｍ＋１）が点灯するパターンの場合、解像度変換によってラインｎおよびライン（ｎ＋１）の両方が、元の１／３の輝度で点灯することになる。さらに、ガタツキを低減するデータ補正を行うと、表示面のライン（ｎ−１）からライン（ｎ＋２）までのセルが点灯し、実質的に約３ライン幅の点灯となる。つまり、入力画像では１ラインの点灯であったパターンが表示面では３ライン幅に広がって暈けてしまう。
【００４１】
図２０の３：２解像度変換の演算は次式のとおりである。
Ｄn＝Ｄm
Ｄn+1＝（Ｄm+1＋Ｄm+2）／２
図２０のように、入力画像においてラインｍとライン（ｍ＋２）とが点灯するパターンの場合、解像度変換によってラインｎは元と同じ輝度で点灯し、ライン（ｎ＋１）は元の１／２の輝度で点灯することになる。さらに、ガタツキを低減するデータ補正を行うと、表示面のライン（ｎ−１）からライン（ｎ＋２）までのセルが点灯し、実質的に約３ライン幅の点灯となる。つまり、入力画像では互いに離れた２つのラインが表示面では３ライン幅の暈けた１本のラインとして表示される。
【００４２】
図１７と図１９との比較、および図１８と図２０の比較から明らかなように、解像度変換およびデータ補正を同時に行う本発明のデータ変換によれば、セル配列が正方配列でない表示面において解像度が表示面と異なる画像を高品位に表示することができる。
〔回路構成の変形例〕
図２１はデータ変換回路の他の構成を示す。データ変換回路７０ｂでは、メモリ回路７２ｂがラインメモリではなくフレームメモリから構成されている。演算回路７３ｂは、３つの掛け算器のそれぞれに１つずつ対応する３つのレジスタを有する。フレームメモリを備える構成では、演算に用いるデータのライン数の制限が無く、図７の構成と比べて入力画像内のより広い範囲のデータに基づく演算が可能である。入力画像が高解像度である場合には、広範囲のデータに基づく演算が望ましいので、図２１の構成を採用することによって、より高い解像度の入力画像にも適応可能な装置を提供できる。
【００４３】
図２２は本発明に係る他の表示装置の構成図である。表示装置１００ｃでは、入力インタフェース６０ｃに、本発明に特有のデータ変換回路７０ｃが組み込まれている。データ変換回路７０ｃの構成は、図７の構成および図２１の構成のどちらであってもよい。入力インタフェース６０ｃのタイミングコントローラ６４ｃは、アナログ／デジタル変換樹器６１、データ変換回路７０ｃ、およびガンマ補正回路６３を制御する。入力インタフェース６０ｃは、解像度変換機能をもつ従来の正方配列画面用の入力インタフェースの部分的な変更で作成することができる。解像度変換のためのライン補間回路をメモリ回路として利用すれば、本発明の機能を実現するための回路変更に必要な費用を低減することができる。
〔他の実施形態〕
上述の実施例において、演算の内容は入力画像の種類（サイズ、形式、情報内容）およびユーザーの指示に応じて切り換えることができる。切り換えにより、効果的に表示画像を高画質化することができる。本発明は蛇行した隔壁をもつデバイスに限らず、図２３のように直線帯状壁体の集合である隔壁５９によって正方配列でない表示面が形成された表示デバイスにも適用可能である。
【００４４】
【発明の効果】
請求項１ないし請求項５の発明によれば、セル配列が正方配列でない表示面において解像度が表示面と異なる画像を高品位に表示することができる。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】本発明に係るＰＤＰのセル構造を示す図である。
【図３】隔壁パターンを示す図である。
【図４】セル配列の模式図である。
【図５】カラー表示の画素の構成を示す図である。
【図６】データ変換回路の概略図である。
【図７】データ変換回路の要部の構成図である。
【図８】正方配列からデルタ配列ヘのフォーマット変換の説明図である。
【図９】コンボリューション演算の説明図である。
【図１０】正方配列画面におけるライン表示の点灯パターンおよびデルタ配列画面における単純なライン表示の点灯パターンを示す図である。
【図１１】データ補正を行う場合のデルタ配列画面における単一発光色ライン表示の点灯パターンを示す図である。
【図１２】データ変換動作のタイミングを示す図である。
【図１３】３：２解像度変換を行う場合の演算の一例を示す図である。
【図１４】演算の簡略化を示す図である。
【図１５】２：１解像度変換を行う場合の演算の一例を示す図である。
【図１６】演算の簡略化を示す図である。
【図１７】本発明のデータ変換を行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図１８】本発明のデータ変換を行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図１９】解像度変換とデータ補正とを順に行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図２０】解像度変換とデータ補正とを順に行う場合の単一発光色ライン表示の点灯パターンを示す図である。
【図２１】データ変換回路の他の構成を示す図である。
【図２２】本発明に係る他の表示装置の構成図である。
【図２３】隔壁パターンの他の例を示す図である。
【符号の説明】
５１，５２，５３ セル
Ｒ，Ｇ，Ｂ 発光色（発色）
１ ＰＤＰ（表示デバイス）
７０，７０ｂ，７０ｃ データ変換回路
１００，１００ｃ 表示装置（カラー画像表示装置）
７１ 解像度判別回路
７２，７２ｂ メモリ回路
７３，７３ｂ 演算回路、
Ｄ１２ フレームデータ
８０ 駆動回路
７４， 制御回路（演算制御回路）
７４３ 係数メモリ
Claims (5)
- 画像信号の形態で入力される画像を表示するカラー画像表示装置であって、
表示制御のための電極マトリクスを有し、カラー表示面を構成するセル群における一方向に並ぶセルの発色が同一であり、かつ同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれたセル配列構成をもつ表示デバイスと、
演算回路および演算制御回路を有し、前記列方向のみの整数比Ｍ：Ｎの解像度変換および直線パターン表示におけるガタツキを低減するデータ補正を兼ねる重み付け加算処理を入力画像データに施すデータ変換回路と、
前記データ変換回路の出力データに応じて前記電極マトリクスに駆動電圧を印加する駆動回路とを備えており、
前記演算回路は、画像データと演算係数との乗算を行う複数の乗算器と、乗算器出力を加算する加算器と、加算器出力を正規化する演算器とを有し、入力画像の中の前記列方向に隣り合う位置関係にある複数の画素のデータについて演算を行い、
前記演算制御回路は、前記隣り合うセル列の一方と他方とにそれぞれ対応する第１および第２の種類の係数の組を記憶する係数メモリを有し、各ラインの入力画像データの１画素ごとに前記第１の種類の係数の組と前記第２の種類の係数の組とを交互に選択し、選択した１種類の組の係数を前記乗算器に与えることによって、前記演算回路における演算の内容を１画素ごとに切り換える
ことを特徴とするカラー画像表示装置。 - 前記係数メモリは、種類ごとに少なくとも２組ずつ計４組の係数を記憶し、
各係数組は、注目画素およびその列方向の隣接画素に対する計３つの係数からなり、
前記演算制御回路は、前記カラー表示面の１ラインごとに同じ種類の２組の係数の一方と他方とを交互に前記乗算器に与えることによって、３：２の解像度変換を実現する
請求項１記載のカラー画像表示装置。 - 第１の種類の第１組の係数どうしの比率は２：１：０であり、
第１の種類の第２組の係数どうしの比率は１：２：０であり、
第２の種類の第１組の係数どうしの比率は１：４：１であり、
第２の種類の第２組の係数どうしの比率は０：１：１であるか
または、
第１の種類の第１組の係数どうしの比率は７：５：０であり、
第１の種類の第２組の係数どうしの比率は３：８：１であり、
第２の種類の第１組の係数どうしの比率は１：８：３であり、
第２の種類の第２組の係数どうしの比率は０：５：７である
請求項２記載のカラー画像表示装置。 - 前記係数メモリが記憶する各係数組は、注目画素およびその列方向の隣接画素に対する計３つまたは計４つの係数からなり、
前記演算制御回路は、各ラインの入力画像データの１画素ごとに、択一選択した１種類の組の係数を前記乗算器に与えることによって、２：１の解像度変換を実現する
請求項１記載のカラー画像表示装置。 - 第１の種類の係数どうしの比率は１：１：０であり、
第２の種類の係数どうしの比率は０：１：１であるか
または、
第１の種類の係数どうしの比率は５：６：１：０であり、
第２の種類の係数どうしの比率は０：５：６：１であるか
または、
第１の種類の係数どうしの比率は２：３：１：０であり、
第２の種類の係数どうしの比率は０：２：３：１であるか
または、
第１の種類の係数どうしの比率は１：２：１：０であり、
第２の種類の係数どうしの比率は０：１：２：１である
請求項４記載のカラー画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072141A JP4210829B2 (ja) | 2002-03-15 | 2002-03-15 | カラー画像表示装置 |
| KR1020020085895A KR100894593B1 (ko) | 2002-03-15 | 2002-12-28 | 컬러 화상 표시 장치 |
| EP03250276A EP1345115A3 (en) | 2002-03-15 | 2003-01-16 | Data conversion circuit and color image display apparatus |
| US10/347,411 US7050075B2 (en) | 2002-03-15 | 2003-01-21 | Data conversion circuit and color image display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002072141A JP4210829B2 (ja) | 2002-03-15 | 2002-03-15 | カラー画像表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003271088A JP2003271088A (ja) | 2003-09-25 |
| JP4210829B2 true JP4210829B2 (ja) | 2009-01-21 |
Family
ID=27764562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002072141A Expired - Fee Related JP4210829B2 (ja) | 2002-03-15 | 2002-03-15 | カラー画像表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7050075B2 (ja) |
| EP (1) | EP1345115A3 (ja) |
| JP (1) | JP4210829B2 (ja) |
| KR (1) | KR100894593B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100565058B1 (ko) * | 2003-08-22 | 2006-03-30 | 삼성전자주식회사 | 최적의 디스플레이 환경을 설정하는 ｄｖｄ 플레이어 및그 동작 방법 |
| US7463272B2 (en) * | 2004-01-30 | 2008-12-09 | Hewlett-Packard Development Company, L.P. | Generating and displaying spatially offset sub-frames |
| JP2006019950A (ja) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | 映像信号処理装置及び映像信号処理方法 |
| KR100593537B1 (ko) * | 2005-03-22 | 2006-06-28 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 화질 개선을 위한신호처리장치 및 그 방법 |
| TWI323865B (en) * | 2005-10-17 | 2010-04-21 | Au Optronics Corp | Method and device of timing control for lcd panel |
| TWI315512B (en) * | 2006-01-20 | 2009-10-01 | Au Optronics Corp | Driver ic capable of transforming stripe image data into delta image data and display device use the same |
| JP4906627B2 (ja) * | 2007-07-31 | 2012-03-28 | キヤノン株式会社 | 画像処理装置、画像処理方法、コンピュータプログラム及び記憶媒体 |
| WO2010055743A1 (ja) * | 2008-11-11 | 2010-05-20 | シャープ株式会社 | 画像データ変換装置、画像データ変換方法、プログラム、および記録媒体 |
| JP2010210704A (ja) * | 2009-03-06 | 2010-09-24 | Sanyo Electric Co Ltd | 画像表示装置 |
| US20120098847A1 (en) * | 2010-10-21 | 2012-04-26 | Qualcomm Mems Technologies, Inc. | System and method for reduced resolution addressing |
| JP2016001290A (ja) * | 2014-06-12 | 2016-01-07 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN110097862B (zh) * | 2018-01-31 | 2022-09-13 | 天马日本株式会社 | 显示装置及相对亮度数据的转换方法 |
| JP7117131B2 (ja) * | 2018-04-10 | 2022-08-12 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 表示装置及び表示装置の製造方法 |
| JP7120792B2 (ja) | 2018-04-10 | 2022-08-17 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 表示装置 |
| JP7105098B2 (ja) | 2018-05-01 | 2022-07-22 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 表示装置 |
| US11250770B1 (en) * | 2020-09-18 | 2022-02-15 | Himax Technologies Limited | De-jaggy processing system and method for OLED display with curved space |
| US20220246078A1 (en) * | 2021-02-03 | 2022-08-04 | Himax Technologies Limited | Image processing apparatus |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4988984A (en) * | 1988-10-31 | 1991-01-29 | International Business Machines Corporation | Image interpolator for an image display system |
| US5559529A (en) * | 1992-02-26 | 1996-09-24 | Rockwell International | Discrete media display device and method for efficiently drawing lines on same |
| US6243055B1 (en) * | 1994-10-25 | 2001-06-05 | James L. Fergason | Optical display system and method with optical shifting of pixel position including conversion of pixel layout to form delta to stripe pattern by time base multiplexing |
| JPH08211844A (ja) * | 1995-02-06 | 1996-08-20 | Fuji Photo Film Co Ltd | 画像表示方法 |
| JP3719743B2 (ja) | 1995-08-09 | 2005-11-24 | 株式会社日立製作所 | プラズマディスプレイパネル |
| US5668569A (en) * | 1996-04-05 | 1997-09-16 | Rainbow Displays Inc. | Tiled, flat-panel displays with luminance-correcting capability |
| US6563511B1 (en) * | 1999-03-05 | 2003-05-13 | Teralogic, Inc. | Anti-flickering for video display based on pixel luminance |
| JP2001189850A (ja) * | 1999-12-28 | 2001-07-10 | Nec Corp | 解像度変換装置とその解像度変換方法 |
| JP4158874B2 (ja) * | 2000-04-07 | 2008-10-01 | 株式会社日立プラズマパテントライセンシング | 画像表示方法および表示装置 |
| JP4610692B2 (ja) * | 2000-05-18 | 2011-01-12 | パナソニック株式会社 | 画像変換装置及び画像変換方法 |
| JP3741204B2 (ja) * | 2001-10-10 | 2006-02-01 | 株式会社日立プラズマパテントライセンシング | カラー画像表示装置 |
-
2002
- 2002-03-15 JP JP2002072141A patent/JP4210829B2/ja not_active Expired - Fee Related
- 2002-12-28 KR KR1020020085895A patent/KR100894593B1/ko not_active IP Right Cessation
-
2003
- 2003-01-16 EP EP03250276A patent/EP1345115A3/en not_active Withdrawn
- 2003-01-21 US US10/347,411 patent/US7050075B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030174151A1 (en) | 2003-09-18 |
| EP1345115A3 (en) | 2005-12-14 |
| KR20030074112A (ko) | 2003-09-19 |
| JP2003271088A (ja) | 2003-09-25 |
| EP1345115A2 (en) | 2003-09-17 |
| US7050075B2 (en) | 2006-05-23 |
| KR100894593B1 (ko) | 2009-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050720 |
|
| RD01 | Notification of change of attorney |
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|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051206 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051207 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071119 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080722 |
|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081014 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111107 Year of fee payment: 3 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| LAPS | Cancellation because of no payment of annual fees |