JP2004264601A

JP2004264601A - 画像表示のためのデータ変換方法およびそれを用いる画像表示装置

Info

Publication number: JP2004264601A
Application number: JP2003054774A
Authority: JP
Inventors: Kenji Awamoto; 健司粟本; Katsuya Irie; 克哉入江; Keiichi Betsui; 圭一別井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-24

Abstract

【課題】フレーム形式変換を行わずに、フレーム形式が異なる複数の画像の同時表示を非正方配列型の表示画面において実現する。
【解決手段】画素配列が正方配列でありかつフレーム形式が互いに異なる複数の入力画像Ｄ６１，Ｄ６２に対して、正方配列を非正方配列型の表示画面９０のセル配列に変換する配列変換を行い、その後に、配列変換で得られた複数の画像Ｄ７１，Ｄ７２を組み合わせて表示画面９０で表示する画像を生成する合成処理を行う。
【選択図】図８

Description

【０００１】
【発明の属する技術分野】
本発明は、正方配列の画像を非正方セル配列型の表示画面によって表示するためのデータ変換方法および変換回路に関し、特にデルタ配列型の表示画面をもつ表示デバイスによる表示に好適である。
【０００２】
近年、画像表示装置が表示すべき映像は多様である。映像のフレーム形式にはインタレース形式およびプログレッシブ形式があり、解像度には多数の規格がある。また、テレビジョンチューナとコンピュータといった複数の映像出力機器から与えられる複数の映像を同時に表示する場合もある。
【０００３】
【従来の技術】
画像表示装置に入力される画像の画素配列は正方配列である。つまり、入力画像信号は、マトリクス表示の１つの行を構成するセルおよび１つの列を構成するセルが真っ直ぐに並ぶ正方配列型の表示画面での表示を前提に作成されている。ここでいう正方配列型には、画素の形状が正方形でないものが含まれる。すなわち、行のピッチと列のピッチとの比が１：１である必要はない。
【０００４】
正方配列型の表示画面をもつ画像表示装置において、入力画像の解像度を表示画面の解像度に合わせる解像度変換が行われている。水平方向の解像度（ドット数）の変換は、アナログ画像信号をデジタル画像データに変換する際に、サンプリングクロックのタイミングを調整することによって実現される。垂直方向の解像度（行数）の変換は、複数ラインのデータに基づく補間演算によって実現される。上下２行間のデータの平均値から新たに１行のデータを作り出し、元の２行の間に挿入すれば、行数を２倍にすることができる。また、作り出した１行のデータを元の２行の代わりに出力すれば、行数を１／２にすることができる。
【０００５】
また、正方セル配列型の表示画面をもつ画像表示装置の中には、２個の画像入力端子を備え、２つの画像を同時に表示するものがある。すなわち、１つの表示画面の一部（分割画面またはウインドウ）で一方の画像を表示し、残りの部分で他方の画像を表示する機能（嵌め込み合成表示および画面分割表示）が実現されている。同時に表示する複数の画像の間でフレーム形式（走査形式ともいう）が異なる場合には、一方の画像に対してフレーム形式を統一するためのフレーム形式変換を行う必要がある。一般には、インタレース形式がプログレッシブ形式に変換される。それは、プログレッシブ形式をインタレース形式に変換すると、画質を損なうフリッカが発生しやすいからである。インタレース形式の画像に対しては、フレーム形式変換、解像度変換、および合成処理がこの順に行われる。プログレッシブ形式の画像に対しては、解像度変換および合成処理が行われる。
【０００６】
一方、非正方配列型の表示画面をもつカラー表示デバイスが知られている。特開平９−５０７６８号公報には、面放電型のプラズマディスプレイパネル（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ：ＰＤＰ）において、蛇行した帯状の隔壁で放電空間を区画する変形ストライプ隔壁構造を適用し、それによって列方向の放電干渉を防止することが開示されている。各隔壁は、それと隣り合う隔壁とともに広大部と狭窄部とが交互に並ぶ列空間を形成する。各広大部が１個のセルに対応する。セルの位置は隣り合う列どうしでずれる。カラー表示のためのＲ，Ｇ，Ｂの蛍光体の配置形態はデルタ配列である。デルタ配列には正方配列と比べて輝度を高くすることができるという優位性がある。
【０００７】
デルタ配列型の表示画面による表示においては、配列変換と呼称する画像処理を行う必要がある。配列変換とは、表示対象である正方配列の画像を表示画面のセル配列に適合した画像に置き換える処理、より詳しくは画像の各画素値を表示画面の各セルに配分し、画像の画素位置と表示画面のセル位置とのずれを補う演算である。なお、配列変換を利用して列方向の解像度を高める手法が特開２００１−２９０４６２号公報に開示されている。
【０００８】
【特許文献１】
特開平９−５０７６８号公報
【０００９】
【特許文献２】
特開２００１−２９０４６２号公報
【００１０】
【発明が解決しようとする課題】
上述のように２個の画像入力端子を備え複数の画像の同時表示が可能な画像表示装置においては、各端子に１つのフレーム形式のみが対応する仕様Ａよりも、両方の端子が全てのフレーム形式に対して共通である仕様Ｂの方が望ましい。仕様Ｂでは、インタレース形式の画像（以下、Ｉ画像という）とプログレッシブ形式の画像（以下、Ｐ画像という）を同時に表示したり、同じフレーム形式の画像（Ｉ画像どうしまたはＰ画像どうし）を同時に表示したりすることができる。つまり、仕様Ｂでは、テレビジョンチューナ、ビデオデッキ、コンピュータ、ビデオカメラ、ＤＶＤプレーヤ、ゲーム機器などの多種の画像出力装置と画像表示装置との接続の組み合わせが多様である。端子数が３以上の場合も同様である。
【００１１】
しかし、仕様Ｂを採用する場合には、複数の端子のそれぞれに１個ずつフレーム形式変換回路を設けなければならない。一般に、フレーム形式変換回路は、動画像の動き方向および動き量を検出し、その結果に基づいてインタレース画像信号の１ラインおきの隙間の画像信号を作り出す複雑な回路である。必然的に、複数のフレーム形式変換回路を有する画像表示装置は高価である。
【００１２】
本発明の目的は、フレーム形式変換を行わずに、フレーム形式が異なる複数の画像の同時表示を非正方配列型の表示画面において実現することである。
【００１３】
【課題を解決するための手段】
本発明においては、画素配列が正方配列でありかつフレーム形式が互いに異なる複数の入力画像に対して、正方配列を非正方配列型の表示画面のセル配列に変換する配列変換を行い、その後に、配列変換で得られた複数の画像を組み合わせて表示画面で表示する画像を生成する合成処理を行う。複数の入力画像のいずれかについて解像度変換が必要な場合には、該当する入力画像に対して、合成処理を行う以前の段階で解像度変換を行う。
【００１４】
配列変換によって表示画面での表示位置を周期的にずらす擬似インタレースを実現することができるので、Ｉ画像のみに対して擬似インタレースを実現する特別の配列変換を行い、かつＰ画像に対して一般の配列変換を行えば、インタレース形式をプログレッシブ形式に変換する処理が不要となる。合成処理の前に配列変換を行うことが必須である。合成処理の後に配列変換を行おうとすれば、合成処理の前にフレーム形式変換を行わなければならない。
【００１５】
【発明の実施の形態】
図１は本発明に係る画像表示装置の構成を示す。画像表示装置１００は、テレビジョンチューナやコンピュータといった画像出力装置からの入力画像信号Ｓ１，Ｓ２を受ける入力インタフェース６０、本発明に特有の画像処理を担うデータ変換回路７０、表示内容に応じた駆動電圧信号を出力する駆動回路８０、および非正方配列型の表示デバイスであるプラズマディスプレイパネル（ＰＤＰ）１から構成されている。入力インタフェース６０は、２個の画像入力端子６１，６２を有し、これら画像入力端子６１，６２を介して入力された入力画像信号Ｓ１，Ｓ２に対して並行処理形式でアナログ・デジタル変換およびγ補正を行う。入力画像信号Ｓ１は第１画像データＤ６１に変換され、入力画像信号Ｓ２は第２画像データＤ６２に変換される。データ変換回路７０は、第１画像データＤ６１と第２画像データＤ６２とを組み合わせて合成画像データＤ７０を生成する。駆動回路８０は、合成画像データＤ７０に応じた駆動電圧信号をプラズマディスプレイパネル１に与える。
【００１６】
画像表示装置１００では、端子を共通化する上述の仕様Ｂが適用されており、画像入力端子６１，６２はプログレッシブ形式およびインタレース形式のどちらにも対応している。したがって、例えば、Ｐ画像を出力する２台のコンピュータを入力インタフェース６０に接続したり、Ｉ画像を出力する２台のテレビジョンチューナを入力インタフェース６０に接続したり、コンピュータとテレビジョンチューナとを１台ずつ入力インタフェース６０に接続したりするといった接続形態の選択肢がある。そして、表示形態の選択肢として、入力画像信号Ｓ１，Ｓ２の片方のみを表示する形態と、入力画像信号Ｓ１，Ｓ２の両方を嵌め込み合成または画面分割の形式で同時に表示する形態がある。
【００１７】
図２は本発明に係るプラズマディスプレイパネルのセル構造を示す斜視図、図３は隔壁パターンを示す図である。図２ではプラズマディスプレイパネル１のうち、１画素の表示に関わる３つのセルに対応した部分を、内部構造がよくわかるように一対の基板構体１０，２０を分離させて描いてある。図３では表示電極Ｙについて参照符号「Ｙ」に配列順を示す添字を付してある。
【００１８】
プラズマディスプレイパネル１は一対の基板構体１０，２０からなる。基板構体とは、ガラス基板上に電極その他の構成要素を設けた構造体である。前面側の基板構体１０のガラス基板１１の内面に表示電極（行電極）Ｘ，Ｙ、誘電体層１７および保護膜１８が設けられ、背面側の基板構体２０のガラス基板２１の内面にアドレス電極（列電極）Ａ、絶縁層２４、隔壁２９、および蛍光体層２８Ｒ，２８Ｇ，２８Ｂが設けられている。表示電極Ｘ，Ｙは、それぞれが面放電ギャップを形成する透明導電膜４１とバス導体としての金属膜４２とから構成されている。隔壁２９はアドレス電極配列の電極間隙ごとに１つずつ設けられており、これらの隔壁２９によって放電空間が列ごとの列空間３１に区画される。各列空間３１は全ての行に跨がって連続する。蛍光体層２８Ｒ，２８Ｇ，２８Ｂは放電ガスが放つ紫外線によって励起されて発光する。図中の斜体アルファベットＲ，Ｇ，Ｂは蛍光体の発光色（赤、緑、青）を示す。図３のとおり、全ての隔壁２９は広大部と狭窄部とが交互に並ぶ列空間を形成するように蛇行しており、隣り合う列空間どうしで広大部の列方向位置が列方向セルピッチの半分だけずれている。セルは各広大部に形成されるが、図３では代表として１行分のセル５１，５２，５３を鎖線の円で示してある。行は水平方向の最小幅（１画素幅）の直線を表示するときに点灯させるべきセルの集合である。
【００１９】
図４はセル配列の模式図、図５はカラー表示の画素の構成を示す図である。図４において、セル５１の発光色はＲ（赤）、セル５２の発光色はＧ（緑）、セル５３の発光色はＢ（青）である。図４のとおり、ＰＤＰ１では、各列空間に対応したセルの集合であるセル列、すなわち垂直方向に一直線状に並ぶセルの発色が同一であり、隣り合うセル列の発色が異なり、かつ同一発色のセル列の集合（例えばＲのセル５１の集合）における隣り合うセル列どうしにおいて、列方向のセル位置がずれている。カラー表示のための３色の配置形態はデルタ配列である。図５のように、表示画面は垂直方向に２セルごと水平方向に３セルごとに区分され、３個のセルを１組とした画素（ドットともいう）５０Ａ，５０Ｂが構成される。水平方向に並ぶ２つの隣り合ったドット５０Ａ，５０Ｂのうち、一方のドット５０Ａは逆三角形型の三角配列のセル群となり、他方のドット５０Ｂは正三角形型の三角配列のセル群となる。ドット５０Ａでは、スキャン電極としての表示電極Ｙに対して、ＲのセルおよびＢのセルの中心が上側に位置し、Ｇのセルの中心が下側に位置する。逆に、ドット５０Ｂでは、表示電極Ｙに対してＧのセルの中心が上側に位置し、ＲのセルおよびＢのセルの中心が下側に位置する。ここで、ドット５０ＡにおけるＲのセル、ドット５０ＡにおけるＢのセル、およびドット５０ＢにおけるＧのセルを“上シフトセル”と定義し、ドット５０ＡにおけるＧのセル、ドット５０ＢにおけるＲのセル、およびドット５０ＢにおけるＢのセルを“下シフトセル”と定義する。
【００２０】
図６は正方配列画面におけるライン表示の点灯パターンおよびデルタ配列画面における単純なライン表示の点灯パターンを示す。図６（Ａ），（Ｂ）の右側が正方配列画面であり、左側がデルタ配列画面である。図６（Ａ）のとおり、白色の水平ラインの表示においては、白色が３色の混合色であるので（ドットを構成する３つのセルが点灯するので）、デルタ配列であっても正方配列とほぼ同様に表示が真っ直ぐなラインに見える。つまり、表示品位は良好である。これに対して、１つのセルの発光で表現される色（赤色、緑色、または青色）の水平直線パターンの表示においては、図６（Ｂ）のとおり、デルタ配列画面の表示がジグザグに見える。この問題を解決するデータ補正を含む配列変換がデータ変換回路７０においてコンボリューション演算によって行われる。
【００２１】
図７は擬似インタレース表示の説明図である。図７（Ａ）で示される正方配列の入力画像におけるｍ番目の行のデータは、図７（Ｂ），（Ｃ）で示されるようにデルタ配列画面において、奇数フィールド期間にはｍ−１番目の行とｍ番目の行と間の位置に表示され、偶数フィールド期間にはｍ番目の行の位置に表示される。この擬似インタレース表示を入力画像のうちのＩ画像のみに対して適用することによって、プラズマディスプレイパネル１の表示画面全体についてプログレッシブ形式の表示制御を行うにも係らず、Ｉ画像をＰ画像に置き換えるフレーム形式変換を行わずに、Ｐ画像とＩ画像とを同時に表示することができる。
【００２２】
擬似インタレース表示はデータ変換回路７０のデータ伝送動作によって実現される。入力画像がＩ画像である場合、奇数フィールドと偶数フィールドとが順にデータ変換回路７０に入力される。まず、奇数フィールドにおいて、ｍ−１番目の行のデータがデータ変換回路７０の内部で一時的に記憶されているものとする。ｍ番目の行のデータ入力に呼応して、データ変換回路７０は上シフトセルについてはそのまま遅延なくデータを出力する。次のドットの下シフトセルについては、データ変換回路７０は記憶しているｍ−１番目の行のデータを出力する。つまり、ドットごとの出力切換えが行われる。これに対して偶数フィールドにおいては、データ変換回路７０は実質的に処理を行わず、入力データをそのまま出力する。このような動作により、奇数フィールドと偶数フィールドとの間で点灯セルが垂直方向にずれ、水平ライン表示の重心位置が正方配列画面の行ピッチＰの半分（Ｐ／２）だけずれる。これは、入力画像を垂直方向にＰ／２だけずらせることであり、フィールドごとに行が半ピッチずれたインタレース表示を行うことを意味している。一方、駆動回路８０（図１参照）は、奇数フィールドおよび偶数フィールドの双方で同じ動作を行う。
【００２３】
図８は本発明に係る合成表示動作の模式図である。ここでは、デルタ配列型表示画面９０の解像度をＭ×Ｎ（＝列数×行数）とし、第１画像データＤ６１をコンピュータからの解像度Ａ×ＢのＰ画像とし、第２画像データＤ６２をテレビジョンチューナからの解像度Ｃ×ＤのＩ画像とする。例示の表示形態は、表示画面９０の一部である解像度Ｅ×Ｆ（Ｅ＜Ｍ，Ｆ＜Ｎ）のウインドウ９１に第２画像データＤ６２を表示し、残りの部分９２に第１画像データＤ６１を表示する嵌め込み合成である。第１画像データＤ６１のうちのウインドウ９１と重なる部分は表示されない。図のように、第１画像データＤ６１は解像度変換および配列変換を受けて、デルタ配列形式の解像度Ｍ×ＮのＰ画像データＤ７１になる。第２画像データＤ６２も解像度変換および配列変換を受けて、デルタ配列形式の解像度Ｅ×ＦのＩ画像データＤ７２になる。ただし、上述の擬似インタレースを実現するため、第２画像データＤ６２の奇数フィールドと偶数フィールドとに対して異なる配列変換が行われる。このように配列変換で得られたＰ画像データＤ７１およびＩ画像データＤ７２に対してこれらを組み合わせる合成処理が行われ、実際に表示される１つの画像が生成される。厳密には、Ｐ画像データＤ７１とＩ画像データＤ７２の奇数フィールドとを組み合わせた画像と、Ｐ画像データＤ７１とＩ画像データＤ７２の偶数フィールドとを組み合わせた画像とが生成される。
【００２４】
図９は正方配列からデルタ配列ヘの配列変換の説明図である。図９（Ａ）は上シフトセルＡを正方配列画面のセル中心に一致させる変換処理を示し（下シフトセルＢを一致させてもよい）、図９（Ｂ）は隣り合う上シフトセルＡおよび下シフトセルＢからなるセル対の垂直方向中心を、正方配列画面のセルの垂直方向中心に一致させる変換処理を示している。画質を高めるデータ補正には、これら２つの処理のどちらか一方を実行する形態と、双方を切り換えて実行する形態とがある。図９（Ａ）では、上シフトセルＡについては、正方配列画面におけるｍ番目の行内に位置するので、正方配列画面におけるｍ番目の行のデータをそのまま配分する。下シフトセルＢについては、ｍ番目の行と（ｍ＋１）番目の行とに跨るので、ｍ番目の行と（ｍ＋１）番目の行のデータ平均値を配分する。上シフトセルＡについて実質的に処理を行わず、下シフトセルＢのみ処理を行うので、演算動作は１セルおきに演算する間欠動作となる。図９（Ｂ）では、上シフトセルＡについては、（ｍ−１）番目の行とｍ番目の行とに跨るので、これら２行のデータを加重平均して配分する。同様に下シフトセルＢについては、ｍ番目の行と（ｍ＋１）番目の行のデータを加重平均して配分する。上シフトセルＡおよび下シフトセルＢの双方について処理を行うので、演算動作は連続動作となる。
【００２５】
図１０はコンボリューション演算の説明図である。データ変換回路７０は２行のデータ遅延機能をもち、（ｍ−１）番目の行、ｍ番目の行、および（ｍ＋１）番目の行のうち、水平方向ドット位置を同じくする垂直方向隣接３ドットに基づく演算を行うことができる。入力画像における注目ドットとその上下のドットの輝度値Ｄ１，Ｄ２，Ｄ３を読み取り、ドット位置ごとに係数Ｋ１〜Ｋ３を定めた演算マトリクス９８を適用して表示画面における注目セルの表示輝度値ｄ１を算出する。演算式はｄ１＝（Ｋ１・Ｄ１＋Ｋ２・Ｄ２＋Ｋ３・Ｄ３）／（Ｋ１＋Ｋ２＋Ｋ３）である。係数Ｋ１〜Ｋ３を適宜選択することで、種々の点灯パターンを得ることができる。演算に際しては、注目ドットのシフト状態（上シフトセルまたは下シフトセル）に合わせて、係数を適宜入れ換える。
【００２６】
図１１は解像度変換を行う前の点灯パターンと行った後の点灯パターンを示す。図示の例では、１セルおきの間欠演算動作による３：２解像度変換が実現されている。
【００２７】
図１２は駆動回路の構成図である。駆動回路８０は、ドライバコントローラ８１、サブフレーム処理部８２、放電用電源８３、Ｘドライバ８４、Ｙドライバ８６、およびＡドライバ８８を有している。駆動回路８０には、データ変換回路７０から合成画像データ（フレームデータ）Ｄ７０とともに同期信号Ｓ７０が与えられる。サブフレーム処理部８２は、前段からの合成画像データＤ７０を階調表示のためのサブフレームデータＤｓｆに変換する。サブフレームデータＤｓｆはフレーム（多値画像）を表す複数のサブフレーム（２値画像）のそれぞれにおけるセルの点灯の要否、厳密にはアドレス放電の要否を示す。Ｘドライバ８４は表示電極Ｘに対する電位設定手段である。Ｙドライバ８６はスキャン回路を備えており、表示電極Ｙに対する個別の電位制御および一括の電位制御が可能に構成されている。スキャン回路はアドレッシングにおける行選択のための電位設定手段である。アドレスドライバ８８は、サブフレームデータＤｓｆに基づいてアドレス電極Ａの電位を制御する。
【００２８】
図１３はデータ変換回路の構成図である。データ変換回路７０は、同一構成の２つの解像度・配列変換回路７１，７２、合成回路７３、判定回路７４、タイミングコントローラ７５、および同期信号ジェネレータ７６からなる。データ変換回路７０には、第１画像データＤ６１、第２画像データＤ６２、同期信号Ｓ３、およびユーザーセレクト信号Ｓ４が入力される。ユーザーセレクト信号Ｓ４は、表示形態および画質についてユーザーが指定した事項を示す。
【００２９】
解像度・配列変換回路７１は第１画像データＤ６１に対する処理を行い、解像度・配列変換回路７２は第２画像データＤ６２に対する処理を行う。合成回路７３は、フレームメモリを備え、フレームメモリに対する書込みと読出しとによって２つの画像を組み合わせた合成画像を生成する。
【００３０】
判定回路７４は、入力画像が標準テレビジョン画像、ハイビジョン画像、ＶＧＡ仕様の画像、ＸＧＡ仕様の画像、およびその他のいずれであるかを判別する。画像の規格が判れば解像度も判る。テレビジョン映像とコンピュータ画像とでは好まれる画質が異なるので、画像に適した処理を行うのが望ましい。解像度判別回路７１が出力する判別信号Ｓ７１にどのような処理を対応づけるかについては、あらかじめ様々な画像の表示結果を客観的に評価して決めておく。なお、本例ではユーザーが好みに応じて処理を選択することも可能である。
【００３１】
図１４は解像度・配列変換回路の構成図である。図中、ＭＵＬＴは掛け算器、ＡＤＤ．は加算器、ＤＩＶ．は除算器である。解像度・配列変換回路７１は、メモリ回路７１１、演算回路７１２、および演算制御回路７１５からなる。メモリ回路７１１は２行分の入力データを記憶する２段構成のラインメモリを有し、ドット配列順に入力される第１画像データＤ６１をスルー出力するとともに、１ライン伝送時間の遅延を加えた第１画像データＤ６１および２ライン伝送時間の遅延を加えた第１画像データを同時に出力する。これにより、計３行における水平方向同一位置のドットのデータが同時に演算回路７１２に与えられる。演算回路７１２において、掛け算器は入力データと係数Ｋ１，Ｋ２，Ｋ３との乗算を行う。係数Ｋ１，Ｋ２，Ｋ３は、あらかじめ演算制御回路７１５の係数メモリ７１９に記憶されている複数の係数組Ｇ１，Ｇ２…ＧＮのうちの１組である。演算制御回路７１５において、ドット・ライン判定回路７１７により、演算回路７１２へのデータ入力に呼応してそのデータの位置およびドット位置が判定される。ドット・ライン判定回路７１７の出力と前段からの解像度判定信号Ｓ７４との組み合わせに応じて、メモリコントローラ７１８は１組の係数Ｋ１，Ｋ２，Ｋ３を係数メモリ７１９から読み出す。間欠動作の場合は１ドットおきに掛け算器に与える係数が切り換えられ、連続動作の場合はドットごとに係数が切り換えられる。例えば、上述の擬似インタレースを実現するには、係数（Ｋ２，Ｋ１，Ｋ３）として、（０，１，０）と（０，０，１）を用いればよい。すなわち、奇数フィールドでは掛け算器に（０，１，０）をセットし、偶数フィールドでは掛け算器に（０，０，１）をセットする。なお、掛け算器に係数Ｋ１，Ｋ２，Ｋ３を与えるのに呼応して、それら係数Ｋ１，Ｋ２，Ｋ３の和（Ｋ１＋Ｋ２＋Ｋ３）を加算器で求めて除算器に与える図示の構成に限らず、あらかじめ全ての係数組について係数の和を求めて係数メモリ７１９に記憶させておき、係数組および係数の和を読み出して演算回路７１２に与えてもよい。演算で得られた画像データＤ７１は合成回路７３へ送られる。
【００３２】
第１画像データＤ１１は、１ドットにつきＲデータ、Ｇデータ、Ｂデータの３つからなる。この１ドット分のデータをＲ、Ｇ、Ｂの順にシリアル伝送し、１つの演算回路７１２で順番に処理することができる。この場合は図１４の回路は１つでよい。また、図１４の回路を３つ設け、Ｒデータ、Ｇデータ、Ｂデータを並列に処理する構成でもよい。この場合、ドット・ライン判定回路７１７、メモリコントローラ７１８、および係数メモリ７１９は３つの回路に共通でよく、３つの異なった演算処理を一斉に実行できる構成であればよい。回路を３つ設ける場合は１つの場合に比べて演算処理の速度を約３倍（処理時間を１／３）にすることができる。画像データＤ７２を出力する解像度・配列変換回路７２の構成は解像度・配列変換回路７１と同様であるので、その詳しい構成の図示および説明を省略する。
【００３３】
メモリ回路７１１の変形例として、ラインメモリに代えてフレームメモリを設ける構成がある。フレームメモリを備える構成では、演算に用いるデータの行数の制限が無く、入力画像内の広い範囲のデータに基づく演算が可能である。入力画像が高解像度である場合には、広範囲のデータに基づく演算が望ましい。
【００３４】
以上の実施形態において、コンボリューション演算の内容は解像度およびフレーム形式に応じて切り換えるだけでなく、入力画像の情報内容の分類（例えば，静止画像か動画像、自然画像かコンピューター画像、文字情報が多いか少ないか、その他）、およびユーザーの指示に応じて切り換えることができる。切り換えにより、効果的に表示画像を高画質化することができる。本発明は蛇行した隔壁をもつ表示デバイスに限らず、図１５のように直線帯状壁体の集合である隔壁５９によってセル配列が正方配列でない非正方配列型の表示画面が形成された表示デバイスにも適用可能である。入力画像端子数は３以上であってもよい。
【００３５】
本発明のデータ変換回路７０は，図５に示したように重み係数付きのコンボリューション演算を行うものであるので、別々に設定した複数の演算動作を合成して１回の演算として実行することができる。例えば、解像度・配列変換処理、直線がジグザグに見えるのを防止するスムージング、さらにエッジ強調フィルタの効果を持つ演算処理を合成した係数組を作ることも可能である。
【００３６】
【発明の効果】
請求項１ないし請求項７の発明によれば、フレーム形式変換を行わずに、フレーム形式が異なる複数の画像の同時表示を非正方配列型の表示画面において実現することができる。
【図面の簡単な説明】
【図１】本発明に係る画像表示装置の構成を示す図である。
【図２】本発明に係るプラズマディスプレイパネルのセル構造を示す斜視図である。
【図３】隔壁パターンを示す図である。
【図４】セル配列の模式図である。
【図５】カラー表示の画素の構成を示す図である。
【図６】正方配列画面におけるライン表示の点灯パターンおよびデルタ配列画面における単純なライン表示の点灯パターンを示す図である。
【図７】擬似インタレース表示の説明図である。
【図８】本発明に係る合成表示動作の模式図である。
【図９】正方配列からデルタ配列ヘの配列変換の説明図である。
【図１０】コンボリューション演算の説明図である。
【図１１】解像度変換を行う前の点灯パターンと行った後の点灯パターンを示す図である。
【図１２】駆動回路の構成図である。
【図１３】データ変換回路の構成図である。
【図１４】解像度・配列変換回路の構成図である。
【図１５】隔壁パターンの他の例を示す図である。
【符号の説明】
１プラズマディスプレイパネル（表示デバイス）
９０表示画面
Ｓ１，Ｓ２入力画像信号
７０データ変換回路
７１，７２解像度・配列変換回路（配列変換回路）
Ｄ７１、Ｄ７２画像データ
７３合成回路
１００画像表示装置
７４判定回路
８０駆動回路
７１１メモリ回路
７１２演算回路
７１５演算制御回路

Claims

非正方配列型の表示画面をもつ表示デバイスによって、画素配列が正方配列でありかつフレーム形式が互いに異なる複数の入力画像を組み合わせて表示する画像表示のためのデータ変換方法であって、
前記複数の入力画像に対して、正方配列を前記表示画面のセル配列に変換する配列変換を行い、その後に、前記配列変換で得られた複数の画像を組み合わせて前記表示画面で表示する画像を生成する合成処理を行う
ことを特徴とする画像表示のためのデータ変換方法。
前記複数の入力画像のいずれかについて解像度変換が必要な場合には、該当する入力画像に対して、前記合成処理を行う以前の段階で解像度変換を行う
請求項１記載の画像表示のためのデータ変換方法。
非正方配列型の表示画面をもつ表示デバイスによって、画素配列が正方配列であるインタレース形式の入力画像と画素配列が正方配列であるプログレッシブ形式の入力画像とを組み合わせて表示する画像表示のためのデータ変換方法であって、
前記インタレース形式の入力画像およびプログレッシブ形式の入力画像に対して、正方配列を前記表示画面のセル配列に変換する配列変換を行い、その後に、前記配列変換で得られた複数の画像を組み合わせて前記表示画面で表示する１つの画像を生成する合成処理を行い、
前記インタレース形式の入力画像に対する配列変換に際して、フィールド間で前記表示画面での表示位置がずれるようにする
ことを特徴とする画像表示のためのデータ変換方法。
非正方配列型の表示画面をもつ表示デバイスによって、画素配列が正方配列でありかつフレーム形式が互いに異なる複数の入力画像を組み合わせて表示する画像表示のためのデータ変換回路であって、
前記複数の入力画像に対して、正方配列を前記表示画面のセル配列に変換する処理を行う配列変換回路と、
前記配列変換回路から出力された複数の画像を組み合わせて前記表示画面で表示する画像を生成する合成回路とを有する
ことを特徴とする画像表示のためのデータ変換回路。
画素配列が正方配列でありかつフレーム形式が互いに異なる複数の入力画像を組み合わせて表示する画像表示装置であって、
マトリクス表示の各列を構成するセルの発色が同一であり、かつ同一発色のセル列のうちの隣り合うセル列どうしにおいて列方向のセル位置がずれた非正方配列型の表示画面もつ表示デバイスと、
前記複数の入力画像のそれぞれの解像度を判定する判定回路と、
前記複数の入力画像に対して、前記判定回路による判定の結果に応じて表示に適するように解像度を変更するた解像度変換、および正方配列を前記表示画面のセル配列に変換する配列変換を行う解像度・配列変換回路と、
前記解像度・配列変換回路から出力された複数の画像を組み合わせて前記表示画面で表示する画像を生成する合成回路と、
前記合成回路の出力に応じて前記電極マトリクスに駆動電圧を印加する駆動回路とを備える
ことを特徴とする画像表示装置。
前記解像度・配列変換回路は、
前記入力画像のうちの複数ライン分のデータを一時的に記憶するメモリ回路と、
前記メモリ回路から読み出されたデータを含む複数画素分のデータを基にコンボリューション演算を行う演算回路と、
前記判定回路による判定の結果に応じて、前記演算回路における演算処理の内容を切り換える演算制御回路とを有する
ことを特徴とする請求項５記載の画像表示装置。
前記演算制御回路は、複数種類の係数の組を記憶する係数メモリを有し、入力画像がインタレース形式である場合に、フィールドごとに異なる種類の係数の組を前記演算回路に与える
請求項６記載の画像表示装置。