JP4206930B2 - デジタルフィルタのテスト装置及びデジタルフィルタのテスト方法 - Google Patents

Description

本発明は、入力される時系列デジタルデータを所定の伝達関数により演算処理して出力するデジタルフィルタの機能をテストするため装置及び方法に関する。

線形時不変デジタルシステムの１つとして、デジタルフィルタがある。デジタルフィルタは一般に半導体集積回路装置として構成されるが、その機能をテストする場合には、基本的に、所定のテストデータ（テストベクタ）を与えた場合の出力結果を参照することで行うようになっている。そして、フィルタを構成する乗算器や加算器の機能を全てチェックするにはテストデータの値を様々に変えて行う必要がある。従って、扱うデータのビット数が大きくなるに従って必要とされるテストデータの数が増大するため、テストに非常に時間を要するという問題があった。

斯様な問題を解決する従来技術の１つとして、特許文献１には、テストを行う場合に使用するためのスキャンパスをデジタルフィルタに用意し、そのスキャンパスを用いることでフィルタを構成する積和演算単位毎に分離して同じ内容のテストを同時に実行可能とし、必要とされるテストデータ数を削減する技術が開示されている。
特開平９−３０７４０３号公報

しかしながら、特許文献１に開示されている技術においては、「テストデータ数を削減することができる」としても、検査の手法自体は、外部よりテストデータやテスト制御用の信号を与えることで行う必要があり、テストを実施するための行程が煩わしいという問題があった。
また、特許文献１では、各積和演算単位を経由するようにスキャンパスを形成するため、配線経路が複雑になってしまう。更に、通常のフィルタ処理を行なう場合とテストを行う場合とで信号処理系路を切換えるため、各積和演算単位にセレクタが必要となる。従って、回路規模が増大するという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で、テストデータ数を増加させることなく、デジタルフィルタのテストを簡単且つ十分に行うことができるテスト装置及びテスト方法を提供することにある。

請求項１記載のデジタルフィルタのテスト装置によれば、マルチプレクサによって、デジタルフィルタの出力データを入力側に与えるように閉ループを形成する。そして、制御手段は、閉ループを形成した状態でデジタルフィルタの入力側にテストデータを設定し、動作用クロックの供給を開始させることで演算処理を実行させて機能テストを行なう。
本発明の発明者は、デジタルフィルタについて上記のように閉ループを形成して演算処理を行なわせ所定時間が経過すると、出力データがある値に収束することを見出した。そして、その収束値並びに収束に要する時間は、デジタルフィルタの伝達関数や演算語長に応じて夫々異なっている。即ち、閉ループを形成することにより、デジタルフィルタに入力されるデータは演算処理が行なわれる毎に順次変化して行き出力データが最終的に収束するので、その収束値が期待値となるためには、デジタルフィルタの演算処理が正常に行なわれる必要がある。

従って、設定するテストデータは予定される収束値と異なる値であれば１種類だけであっても良く、テストデータについて設定を詳細に考慮する必要はなくなる。また、テストを行うには出入力間を短絡する閉ループを形成すれば良いだけなので、そのために必要な構成が極めて簡単になる。加えて、制御手段がテストを行うための制御並びテストデータの設定を行うので、外部からは、少なくとも制御手段を起動するための設定を行うだけで良く、デジタルフィルタの機能テストを簡単に行うことができる。

そして、収束予定時間が経過した以降に比較器の出力結果を参照することで、テスト結果の良否を簡単に判別することが可能となる。

請求項２記載のデジタルフィルタのテスト装置によれば、デマルチプレクサ及び複数のバッファによって、比較器より出力される複数のテスト結果を個別に格納することができる。そして、制御手段は、１つのテストデータに対するテスト結果が出力されたと判断すると、次のテストデータをデジタルフィルタの入力側に設定して次のテストを開始させる。この場合、「テスト結果が出力されたと判断する」ためには、例えば、予定される収束時間の経過を待つか、所定時間内に正常を示す判定結果が出力されたか否かを判断すれば良い。従って、複数のデータを用いる場合でも制御手段が自動的にテストを行うことができる。

請求項３記載のデジタルフィルタのテスト装置によれば、複数のデータを用いてテストを行った場合でも、論理ゲートの出力を参照するだけで全てのテスト結果が良であったか否かを判断することができる。

請求項４記載のデジタルフィルタのテスト装置によれば、タイマによって計測された収束に要する最短時間が経過した時点で、比較器の比較結果を参照可能とする。即ち、デジタルフィルタの不具合形態によっては、予測される収束時間では期待値に収束しないが、前記収束時間を超えて演算処理を継続させると最終的には期待値に達する場合も想定される。従って、デジタルフィルタの出力データが所定の期待値に収束すると予測される最短時間が経過した時点で比較器の比較結果を参照すれば、テスト結果の良否をより厳密に判定することができる。

請求項５記載のデジタルフィルタのテスト装置によれば、制御手段は、遅延レジスタの少なくとも１つにテストデータを書き込んでからテストを開始する。即ち、デジタルフィルタは、より大きなシステムの一部に組み込まれた状態で構成されることが多い。従って、テストデータを入力側に設定しようとすると、上位システムの他の構成要素に影響を及ぼすことも想定される。

そこで、デジタルフィルタの内部構成である遅延レジスタにテストデータを書き込んで設定を行えば、他の構成要素にその影響が及ぶことがない。また、デジタルフィルタの遅延レジスタは、一般に、本発明で想定している段階以前のハードウエアデバッグをより容易に行う目的でデータの読み書きが可能となるように構成されている。従って、テストを行うための構成が容易に実現できる。

請求項６記載のデジタルフィルタのテスト装置によれば、制御手段は、遅延レジスタの全てに同一のテストデータを書き込んでからテストを開始する。斯様にしてテストを実施すれば、全ての遅延レジスタが初期設定されるので収束結果がより速く得られるようになり、テスト時間を短縮することができる。

（第１実施例）
以下、本発明をＩＩＲ型デジタルフィルタに適用した場合の第１実施例について図１乃至図６を参照して説明する。図１は、デジタルフィルタ並びにそのテスト装置の構成を示す機能ブロック図である。ＩＩＲ（Infinite Impulse Response）型のデジタルフィルタ１の入力側と出力側とには、夫々マルチプレクサ（閉ループ形成手段）２，３が配置されている。入力側のマルチプレクサ２の一方の入力端子には、通常のフィルタリング処理を行なうための入力データが与えられており、他方の入力端子には、デジタルフィルタ１の入力端子が接続されている。そして、マルチプレクサ２の出力端子は、デジタルフィルタ１の入力端子に接続されている。

出力側のマルチプレクサ３の一方の入力端子には、デジタルフィルタ１の出力端子が接続されており、他方の入力端子には、任意の固定値データを与えるためのレジスタ４が接続されている。また、デジタルフィルタ１の出力端子は、判定回路（比較器）５の入力端子に接続されている。判定回路５は、マグニチュードコンパレータで構成されており、デジタルフィルタ１の出力データを期待値レジスタ（図示せず）に設定される期待値と比較し、その比較結果を判定バッファ６に出力する。例えば、両者が一致した場合に、ハイレベルの信号を出力する。

タイマ７は、コントローラ（制御手段）８によって設定されるカウントデータをダウンカウントして、カウント値が「０」になると一致信号を判定バッファ６並びにコントローラ８に対して出力する。判定バッファ６は、例えばフリップフロップで構成されており、前記一致信号の入力をトリガとして判定回路５の比較結果データをラッチする。
コントローラ８は論理回路で構成され、デジタルフィルタ１のテスト実行を制御するものであり、マルチプレクサ２，３の切換えを制御する。また、コントローラ８は、デジタルフィルタ１に対してテスト用のデータを設定したり、各部にその他の制御信号を出力するようになっている。

尚、図１に示すシステムは、マイクロコンピュータのような上位システムをなす半導体集積回路装置の一部として構成されている（その具体的な構成例については後述する）。そして、判定バッファ６の出力レベルは、その上位システムのＬＳＩチップに設けられている外部端子に直接出力されるように構成されている。即ち、判定バッファ６の出力状態は、外部より直接参照可能となっている。

図２は、デジタルフィルタ１の一構成例を示すものである。デジタルフィルタ１は、２次のＩＩＲ型であり、入力側に配置される２つの遅延レジスタ９，１０並びに３つの係数乗算器１１〜１３、出力側に配置される２つの遅延レジスタ１４，１５並びに２つの係数乗算器１６，１７、各乗算器１１〜１３，１６，１７の出力データを加算して出力する加算器１８で構成されている。

入力側の乗算器１１〜１３は、夫々係数ｂ０，ｂ１，ｂ２を乗じるもので、出力側の乗算器１６，１７は、夫々係数ａ１，ａ２を乗じるものである。従って、デジタルフィルタ１の伝達関数Ｈは、次式で表される。
Ｈ＝（ｂ０＋ｂ１・Ｚ^-1＋ｂ２・Ｚ^-2）／（１＋ａ１・Ｚ^-1＋ａ２・Ｚ^-2）
尚、以上の構成において、マルチプレクサ２，３，レジスタ４，判定回路５，判定バッファ６，タイマ７及びコントローラ８がテスト装置１９を構成している。また、遅延レジスタ９，１０，１４，１５は、ハードウエアデバッグをより容易に行う目的で、コントローラ８によりデータの読み書きが可能となるように構成されている。

次に、本実施例の作用について図３及び図４も参照して説明する。図４は、コントローラ８によって実行されるテスト制御シーケンスをフローチャートで表したものである。コントローラ８は、図示しない制御レジスタに外部より起動指令が設定されると起動して図４のフローを実行する。コントローラ８は、先ず、マルチプレクサ２，３に切換え制御信号を与えて、マルチプレクサ２の出力をデジタルフィルタ１の出力側に切換え、マルチプレクサ３の出力をレジスタ４側に切換える（ステップＳ１）。すると、デジタルフィルタ１の出入力間は短絡されて、閉ループが形成される。

ここで、このように閉ループを形成するのは、以下の理由による。本発明の発明者は、上記のように閉ループを形成状態でデジタルフィルタにフィルタ演算処理を実行させると、例えば図３に示すように、デジタルフィルタの出力データがある値に収束することを見出した。そして、その収束値並びに収束に要する時間は、デジタルフィルタの伝達関数や演算語長に応じて夫々異なることも判明した。そこで、発明者は、その特性をデジタルフィルタの機能テストに利用することを考案したのである。

また、マルチプレクサ３の出力をレジスタ４側に切換えるのは、デジタルフィルタ１の出力側に接続されている他の構成要素にテスト動作の影響が及ぶことを回避するためである。尚、レジスタ４には、固定値データとして例えば最大値Ａｌｌ「１」，若しくは最小値Ａｌｌ「０」を設定する。

次に、コントローラ８は、デジタルフィルタ１の各遅延レジスタ９，１０，１４，１５にテストデータ（例えば、最大値Ａｌｌ「１」）を書き込んで設定し（ステップＳ２）、また、判定回路５内部の期待値レジスタに期待値（収束値Ｘ）をセットする（ステップＳ３）。それから、タイマ７に対して、そのテストデータに対応する収束予測時間に相当するカウントデータをセットする（ステップＳ４）。ここで、収束予測時間は、図３に示す時間Ｔであり、デジタルフィルタ１の出力データが最初に収束値Ｘに到達すると予測される時間とする。

続いて、コントローラ８は、デジタルフィルタ１に対してテスト開始信号を出力する（ステップＳ５）。すると、デジタルフィルタ１は、動作用クロックが供給されてフィルタ演算処理を開始する。ここで、図３を参照すると、デジタルフィルタ１によって最初に出力されるデータの値は、初期設定されたテストデータ値に略等しい。その状態から、デジタルフィルタ１の演算処理が順次進むと、出力データ値は次第に低下しながら収束して行く。

再び、図４を参照する。コントローラ８は、続くステップＳ６においてタイマ７より一致信号が出力されるまで待機し、収束予測時間Ｔが経過して一致信号が出力されると（「ＹＥＳ」）、テスト開始信号の出力を停止させてデジタルフィルタ１の演算処理を停止させる（ステップＳ７）。それから、次にセットすべきテストデータがあるか否かを判断する（ステップＳ８）。次のテストデータが存在する場合（「ＹＥＳ」）、デマルチプレクサの出力選択を切換えてから（ステップＳ９，その詳細は第２実施例で説明する）ステップＳ２に戻って同様の処理を行ない、次のテストデータがなければ（「ＮＯ」）マルチプレクサ２，３を、通常のデータパスである入力端子側，出力端子側に夫々切換えて（ステップＳ１０）処理を終了する。

尚、ステップＳ６においてタイマ７より一致信号が出力された場合(「ＹＥＳ」)、デジタルフィルタ１の機能が正常であれば、その時点で出力データ値は収束値Ｘ（期待値）に達しているはずである。従って、その時点で判定回路５は、出力データ値が期待値に一致することで判定結果信号をアクティブ（例えばハイレベル）にするので、判定バッファ６は、そのハイレベル信号をラッチして出力することになる。
よって、作業者は、ＬＳＩチップの外部端子に出力される判定バッファ６の出力レベルを参照することで、デジタルフィルタ１の機能が正常であるか（設計した通りに動作しているか）否かを判別することができる。

また、図３に示すように、デジタルフィルタ１の機能が正常であれば収束時間Ｔが経過した以降の出力データ値は収束値Ｘを維持するが、デジタルフィルタ１に不具合がある場合は、異なる値に収束する場合の外、図３に破線で示すように、出力データが収束する途中で突然収束曲線を離れた高い値を示し、その状態から収束時間Ｔを経過した後に収束値Ｘに達する場合も想定される（例えば、乗算器の一部にビット落ちがある場合など）。そのような場合には、収束時間Ｔを超えたタイミングで判定を行うと「正常」と誤判定するおそれがある。従って、以上のような誤判定を排除するため、収束値Ｘに最短で到達すると予測される時間Ｔが経過した時点で期待値との一致を判定するように構成しているのである。

また、図５には、デジタルフィルタ１が組み込まれているＬＳＩチップの具体構成例を示す。ＬＳＩチップ２１は、大別してデジタル回路部２１Ｄとアナログ回路部２１Ａとで構成されている。そして、デジタル回路部２１Ｄは、デジタル回路２２（１，２，・・・，Ｍ）及びデジタルフィルタ１で構成され、アナログ回路部２１Ａは、Ａ／Ｄ変換器２３，Ｄ／Ａ変換器２４，発振回路２５などで構成されている。

このように構成されているＬＳＩチップ２１について各回路のテストを行う場合に、デジタルフィルタ１のテストを、特許文献１のように複数のテストデータ値を与えて夫々の出力結果を参照するような形式で行う場合には、図６（ａ）に示すように全ての回路のテストをシリアルに行わねばならない。
これに対して、本発明のテスト装置１９を用いれば、図６（ｂ）に示すように、デジタルフィルタ１に関する機能テストは、何れの試験と並行して実施しても良いことになる（所謂コンカレント処理が可能となる）。従って、その分だけ、試験に要する時間を短縮化することができる。

以上のように本実施例によれば、テスト装置１９のマルチプレクサ２及び３によってデジタルフィルタ１の出力データを入力側に与えるように閉ループを形成し、コントローラ８は、閉ループを形成した状態でデジタルフィルタ１の入力側にテストデータを設定し、演算処理を実行させて機能テストを行なうようにした。
従って、設定するテストデータは予定される収束値と異なる値であれば１種類だけであっても良く、テストデータについて設定を詳細に考慮する必要がなくなる。また、テストを行うにはデジタルフィルタ１の出入力間を短絡する閉ループを形成すれば良いだけなので、そのために必要な構成が極めて簡単になる。

そして、収束予定時間が経過した以降に判定回路５の出力結果を参照すれば、テスト結果の良否を簡単に判別することが可能となる。加えて、コントローラ８がテストを行うための制御並びテストデータの設定を自動的に行うので、外部からは、少なくともコントローラ８を起動するための設定を行うだけで良く、デジタルフィルタ１の機能テストを簡単に行うことができる。従って、デジタルフィルタ１が図５に示すように譲位しシステムに組み込まれている場合には、他の機能部分のテストを並列的に実施することが可能となり、テストに要する時間を短縮することができる。

また、テスト装置１９は、タイマ７によって計測された最短収束時間が経過した時点で判定回路５の比較結果を参照可能とするので、テスト結果の良否をより厳密に判定することができる。
更に、コントローラ８は、デジタルフィルタ１を構成する遅延レジスタ９，１０，１４，１５の全てに同一のテストデータを書き込んでからテストを開始するようにした。 即ち、デジタルフィルタ１は、図５に示したように、より大きなシステムの一部に組み込まれた状態で構成されることが多い。従って、テストデータを入力側に設定しようとすると上位システムの他の構成要素に影響を及ぼすことが想定されるので、遅延レジスタ９〜１５にテストデータを書き込んで設定を行えば、他の構成要素にその影響が及ぶことを回避できる。そして、遅延レジスタ９〜１５の全てに同一のテストデータを書き込んでからテストを実施するので、全ての遅延レジスタ９〜１５が初期設定されて収束結果がより速く得られるようになり、テスト時間を短縮することができる。

（第２実施例）
図７及び図８は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一の符号を設定して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、第１実施例の構成において、複数のテストデータ値を設定してテストを行う場合をより詳細に説明するものである。図７は、テスト装置１９における判定回路５及び判定バッファ６の構成をより詳細に示す機能ブロック図である。判定回路５は、期待値レジスタ２６，比較器２７，デマルチプレクサ２８によって構成されている。デマルチプレクサ２８の切替えは、第１実施例で述べたようにコントローラ８によって行われる。

一方、判定バッファ６は、複数のデータバッファ２９ａ，２９ｂ，・・・，２９ｎ及びＡＮＤゲート（論理ゲート）３０で構成されている。データバッファ２９は１ビットのフリップフロップであり、そのデータ入力端子は、デマルチプレクサ２８の出力端子に夫々接続されている。そして、データバッファ２９の出力端子は、ＡＮＤゲート３０の入力端子に夫々接続されている。データバッファ２９は、タイマ７により一致信号が出力されたタイミングで入力データをラッチするように構成されている。

次に、第２実施例の作用について図８も参照して説明する。デジタルフィルタ１が２の補数表現のデータを処理するように構成されている場合、例えば、データ長３２ビットで、符号１ビット，整数部１６ビット，小数部１５ビットで処理するような場合には、デジタルフィルタ１の収束値は、データ値の極性が正の場合と負の場合とで異なる。第１実施例のように正側の収束値が正の値Ｘであるとすると、負側の収束値は、図８に示すように負の値Ｙを示す。尚、フィルタの構成によっては、両者の正負関係が逆転する場合もある。また、２の補数で表現されるデータを扱わないフィルタの場合には、データ値「０」をセットした場合の期待値は常に「０」であることを発明者は確認している。

そこで、コントローラ８は、例えば、最初に正のテストデータ値を設定し（ステップＳ２）、対応する収束値Ｘを期待値として判定回路５の期待値レジスタ２６に書き込んで（ステップＳ３）テストを開始する（ステップＳ５）。そして、タイマ７により一致信号が出力されると（ステップＳ６，「ＹＥＳ」）、デマルチプレクサ２８の出力先を切替えて（ステップＳ９）、次回のステップＳ２，Ｓ３では、負のテストデータ値を設定し、対応する収束値Ｙを判定回路５の期待値レジスタ２６に書き込んでテストを開始する。従って、各テスト結果は、バッファ２９ａ，２９ｂ，・・・に振り分けられて格納されることになる。

また、テストデータは、例えば、正，負の最大値を設定するものに限らず、最小値や任意の中間値を設定して行っても良いことは勿論である。そして、それら全てのテスト結果が正常であれば、ＡＮＤゲート３０の出力信号がハイレベルとなるため、その出力状態を参照すれば、テスト結果の良否が判る。

以上のように第２実施例によれば、デマルチプレクサ２８及び複数のバッファ２９によって、判定回路５の比較器２７より出力される複数のテスト結果を個別に格納することができる。そして、コントローラ８は、１つのテストデータに対するテスト結果が出力されたと判断すると、次のテストデータをデジタルフィルタ１の入力側に設定して次のテストを開始させるので、複数のテストデータを用いる場合でも、コントローラ８が自動的にテストを行うことができる。また、複数のデータを用いてテストを行った場合でも、ＡＮＤゲート３０の出力を参照するだけで、全てのテスト結果が良であったか否かを判断することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第１実施例において、コントローラ８は、遅延レジスタ９〜１５の少なくとも１つにテストデータを書き込んでからテストを開始しても良い。
また、他の構成要素に影響が及ぶ必要がない場合は、デジタルフィルタ１の入力端子にテストデータを直接設定しても良いし、マルチプレクサ３及び固定値レジスタ４を削除しても良い。

必ずしも最終収束値を期待値にする必要はなく、所定のテストデータ値に対して所定の演算時間が経過した場合に出力されると予測される収束値について判定を行っても良い。
テストデータ値を１種類しか用いない場合には、判定回路５を比較器のみで構成し、テストデータ値をハードウエア的に固定しても良い。また、判定バッファ６は、１個のフリップフロップのみで構成しても良い。

また、判定バッファ６を必要に応じて削除し、判定回路５の出力結果を直接参照して判定を行うようにしても良い。
更に、極めて簡単にテストを行う場合にはタイマ７を削除して、最終収束値に達していると予測される時間以降に判定バッファ６の出力結果を参照しても良い。
ＩＩＲ型のデジタルフィルタ１に限ることなく、ＦＩＲ(Finite Impulse Response)型のデジタルフィルタに適用しても良い。

本発明をＩＩＲ型デジタルフィルタに適用した場合の第１実施例であり、デジタルフィルタ並びにそのテスト装置の構成を示す機能ブロック図 デジタルフィルタの一構成例を示す図 デジタルフィルタの出入力間を短絡した場合に、出力データが収束する変化状態を示す図 テスト装置のコントローラによって実行されるテスト制御シーケンスを示すフローチャート デジタルフィルタが組み込まれているＬＳＩチップの具体構成例を示す機能ブロック図 （ａ）はＬＳＩチップの従来のテスト手法を示し、（ｂ）は本発明によるテスト手法を示す図 本発明の第２実施例を示す図１の一部相当図 テストデータが負の値である場合の図３相当図

符号の説明

図面中、１はデジタルフィルタ、２，３はマルチプレクサ（閉ループ形成手段）、５は判定回路（比較器）、６は判定バッファ、７はタイマ、８はコントローラ（制御手段）、９，１０，１４，１５は遅延レジスタ、１９はテスト装置、２０は期待値レジスタ、２１は比較器、２８はデマルチプレクサ、２９はデータバッファ、３０はＡＮＤゲート（論理ゲート）を示す。

Claims (9)

1. 入力される時系列デジタルデータを所定の伝達関数により演算処理して出力するデジタルフィルタの機能をテストするためのテスト装置であって、
   前記デジタルフィルタの出力データを入力側に与えるように閉ループを形成するもので、入力端子の一方に前記デジタルフィルタの入力データが与えられ、入力端子の他方に前記デジタルフィルタの出力データが与えられるマルチプレクサと、
   このマルチプレクサにより前記閉ループを形成した状態で前記デジタルフィルタの入力側にテストデータを設定し、前記デジタルフィルタに動作用クロックの供給を開始させることで演算処理を実行させて機能テストを行なうように制御する制御手段と、
   前記デジタルフィルタの出力データ値と期待値とを比較する比較器とを備えたことを特徴とするデジタルフィルタのテスト装置。
2. 前記比較器の出力側に配置されるデマルチプレクサと、
   このデマルチプレクサを介して前記比較器より出力される比較結果データを格納するための複数のバッファとを備え、
   前記制御手段は、１つのテストデータに対するテスト結果が出力されたと判断すると、次のテストデータを前記デジタルフィルタの入力側に設定すると共に、前記デマルチプレクサの出力選択を切換えて次のテストを開始させることを特徴とする請求項１記載のデジタルフィルタのテスト装置。
3. 前記複数のバッファの出力データについて論理積をとる論理ゲートを備えたことを特徴とする請求項２記載のデジタルフィルタのテスト装置。
4. 前記テストを開始した時点から前記デジタルフィルタの出力データが所定の期待値に収束すると予測される最短時間を計測するタイマを備え、
   前記タイマによって計測された最短時間が経過した時点で、前記比較器の比較結果が参照可能となるように構成されていることを特徴とする請求項１乃至３の何れかに記載のデジタルフィルタのテスト装置。
5. 前記制御手段は、前記デジタルフィルタを構成している遅延レジスタの少なくとも１つにテストデータを書き込んでから前記テストを開始するように構成されていることを特徴とする請求項１乃至４の何れかに記載のデジタルフィルタのテスト装置。
6. 前記制御手段は、前記遅延レジスタの全てに同一のテストデータを書き込んでから前記テストを開始するように構成されていることを特徴とする請求項５記載のデジタルフィルタのテスト装置。
7. 入力される時系列デジタルデータを所定の伝達関数により演算処理して出力するデジタルフィルタの機能をテストするための方法であって、
   前記デジタルフィルタの出力データを入力側に与えるように閉ループを形成し、
   前記閉ループを形成した状態で前記デジタルフィルタの入力側にテストデータを設定して演算処理を実行させ、
   所定時間が経過した場合の出力データ値と期待値とを比較することを特徴とするデジタルフィルタのテスト方法。
8. 前記デジタルフィルタを構成している遅延レジスタの少なくとも１つテストデータを書き込んでから前記テストを開始することを特徴とする請求項７記載のデジタルフィルタのテスト方法。
9. 前記遅延レジスタの全てに同一のテストデータを書き込んでから前記テストを開始することを特徴とする請求項８記載のデジタルフィルタのテスト方法。

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