JP4158575B2 - データ処理システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、コンピュータと画像処理装置を含むシステムにおける画像データの処理に関する。
【０００２】
【従来の技術】
パソコン（ＰＣ）で原稿を複写する場合、従来は、パソコンにスキャナとプリンタを接続して、１つのシステムを構成する。このシステム（ＰＣコピアという）における画像データの流れを説明すると、スキャナが、読み込んだ画像データをパソコンに送ると、パソコンにおいて画像処理アプリケーションがその画像データを処理する。たとえば、画像データに対して濃度補正、変倍、エッジ強調などの画像処理を行う。そして、パソコンにおいて処理された画像データがプリンタに転送される。プリンタは、受信した画像データを紙などの記録媒体に出力する。
【０００３】
【発明が解決しようとする問題点】
パソコンに接続されたスキャナ、プリンタなどを使用してコピーを行うシステムでは、パソコンのアプリケーションプログラム（以下、単にアプリケーションという）が画像データの処理を行い、その結果をプリンタで出力する。しかし、パソコンのソフトウェア処理は、ハードウェアの画像処理回路を内蔵した画像形成装置（プリンタなど）と比較して、明らかに処理速度が遅く、したがって、パソコンによる画像処理は負荷が大きく、画像処理時間が大幅に長くかかる。このため、原稿の読み取り開始からプリント出力までの時間が非常に長くなり、使用する上で問題となっていた。処理速度の向上のため、たとえば、パソコンのマザーボード内のバスとスキャナ、プリンタなどの各入出力インタフェース内の内部ローカルバスとの間の通信速度を向上させることが提案されている。
【０００４】
この発明の目的は、コンピュータと画像形成装置からなるシステムなどにおいて画像処理を高速化することである。
【０００５】
【課題を解決するための手段】
本発明に係るデータ処理システムにおいて、データ処理装置は、画像データを処理する画像処理回路と、画像処理回路の動作を制御する制御部と、画像処理回路のバス、制御部のバスおよび外部に接続可能な第1バスを橋渡しし、相互にバスサイクルをやり取りし、かつ、第1バスを画像処理回路のバスに制御部は介在させずに直接に橋渡し可能なバスブリッジとを備え、コンピュータは、画像データを処理するアプリケーションを記憶する記憶装置と、記憶装置に記憶された前記のアプリケーションを実行する中央処理装置と、中央処理装置の内部バスと外部に接続可能な第２バスとの間に配置されるインタフェース装置とを備え、バス接続ラインは、データ処理装置の第1バスとコンピュータの第２バスとを接続する。ここで、バスブリッジは、コンピュータの内部バスを、インタフェース装置、第２バス、バス接続ラインおよび第1バスを介して画像処理回路のバスに接続可能である。これにより、コンピュータが画像処理回路を使用できるので、コンピュータで行う画像処理を画像処理回路で代行させることができ、画像処理を高速で処理できる。コンピュータ側から、画像データ転送に合わせて画像処理を行うためのクロックも画像処理回路に送れる。画像処理回路が書き換え可能なＦＰＧＡの回路を含み、記憶装置は、ＦＰＧＡの回路の書き換えデータをも記憶する。コンピュータは、ＦＰＧＡの回路の書き換えデータを記憶装置から読み出して、インタフェース装置とバスブリッジとを介して、画像処理回路のＦＰＧＡへ書き換えデータを出力する。これにより、ＦＰＧＡを書き換えてコンピュータで行う画像処理を画像処理回路で代行させることができる。また、コンピュータで行う画像処理のアルゴリズムを、画像形成装置の画像処理回路を構成するＦＰＧＡに書き込むことで、コンピュータ側で行っていた画像処理を全てＦＰＧＡで構成された画像処理回路で行える。前記のデータ処理システムにおいて、好ましくは、データ処理装置側でもＦＰＧＡの回路の書き換えデータを記憶しており、その書き換えデータを用いて画像処理回路のＦＰＧＡを書き戻すことができる。
【０００７】
好ましくは、前述のインタフェース装置は、アプリケーションのコマンドを画像処理回路への制御コマンドに変換する。
【０００８】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を説明する。なお、図面において、同じ参照記号は同一または同等のものを示す。
図１は、発明の１つの実施の形態のシステムの概略構成を示す。パソコン１０は、出力装置としてのモニタ１２や入力装置としてのキーボード１４を備える。画像形成装置２０は、スキャナ２２、画像処理回路２４およびプリンタ２６からなる。スキャナ２２は、原稿の画像を読み取る。画像処理回路２４は、スキャナ２２で読み取った画像データを処理し、印刷データとする。プリンタ２６は、画像処理回路２４から印刷データを受け取り、記録媒体に印刷する。また、パソコン１０と画像形成装置２０はバス接続ライン３０で接続される。また、パソコン１０は、バス接続ライン３０を介して画像処理回路２４を直接に制御して画像処理を行わせることができる。
【０００９】
画像形成装置２０において、通常のコピー動作を行う場合、ユーザーがコピーしたい原稿をスキャナ２２にセットすると、スキャナ２２は原稿の読み取り動作を行い、読み取った画像データをバスブリッジ２００を介して画像処理回路２４に送る。画像処理回路２４は、送られてきた画像データを処理して印刷データをプリンタ２６に送り、プリンタ２６は受け取った印刷データの印字処理を行う。
【００１０】
図２は、パソコン１０と画像形成装置２０の構成を示す。図において矢印は画像データの流れを示す。
【００１１】
図２に示すように、パソコン１０において、ＣＰＵ１００は、フロントサイドバスを介して、ＣＰＵ１００とＰＣＩバスとを接続するノースブリッジ１０２に接続され、ノースブリッジ１０２は、さらに、バスを介してメモリ１０４，１０６に接続され、また、ＡＧＰバスを介してグラフィックボード１０８に接続され、汎用内部バス（たとえばＰＣＩバス）を介してサウスブリッジ１０８に接続される。グラッフィックボード１０６はモニタ１２に接続される。サウスブリッジ１１０は、キーボード制御回路（図示しない）、ハードディスクドライブ１１４などに接続される。ハードディスクドライブ１１４内のハードディスクには、画像処理プログラム１１５などが記憶される。また、サウスブリッジ１１０は、汎用内部バス（たとえばＰＣＩバス）１１２を介して、ＬＡＮカード１１６に接続される。上述の構成は、従来のパソコンのマザーボードと同様である。さらに、サウスブリッジ１１０は、パソコン側から画像処理回路２４を制御するためのコントローラ１１８に接続される。コントローラ１１８は、パソコン１０の内部のバス（たとえばＰＣＩバス）１１２を、外部のバス（たとえばＰＣＩバス）１２０とバスライン（たとえばＰＣＩバス）３０を介して、画像形成装置２０のバスブリッジ２００と接続する。すなわち、パソコン１０の汎用内部バス１１２は、コントローラ１１８を介して、画像形成装置２０内のバスブリッジ２００に接続される。
【００１２】
画像形成装置２０の１つの特徴は、図２に示すように、バスブリッジ２００が、ＣＰＵ２０２、スキャナ２２、画像処理回路２４および外部へのバス３０の間を橋渡しし、相互にバスサイクルをやり取りすることである。また、もう1つの特徴は、画像処理回路２４が、書き換え可能なデバイスであるフィールド・プログラマブル・ゲート・アレイ（以下ＦＰＧＡという）で構成されることである。バスブリッジ２００は、接続されるバスの間の電気特性、動作タイミングなどを調整する。バスブリッジ２００は、バス２０８とバス接続ライン３０を介して、パソコン１０のコントローラ１１８に接続可能である。画像形成装置のＣＰＵ２０２とパソコンのＣＰＵ１００とは、いずれも、画像形成装置内のバスブリッジ２００を介して画像処理回路２４を直接アクセスできる。通常、画像形成装置２０では、ＣＰＵ２０２が、画像形成装置の画像処理において、画像処理回路２４を制御する。一方、パソコン１０側で画像処理を行う場合は、画像形成装置のＣＰＵ２０２が介在せずに、パソコンのＣＰＵ１００が、コントローラ１１８とバスブリッジ２００を介して直接に画像処理回路２４を制御できる。バスブリッジ２００に接続されたコントローラ１１８は、バスブリッジ２００を介して画像形成装置２０のバスマスタ（バスブリッジに含まれている）に対してバス使用要求や画像処理回路２４のレジスタ設定を行う。また、コントローラ１１８は、画像データを画像処理回路２４に転送するが、画像データの転送に合わせて画像処理回路２４のための駆動クロックも送信する。こうして、パソコン側から画像処理回路２４のＦＰＧＡを書き換えて画像処理のアルゴリズムを変更できる。
【００１３】
このシステムにおいて、パソコン１０において、画像処理アプリケーションが、スキャナ２２で読み込んだ画像データを受け取り、その画像データを処理できる。ここで、パソコン１０の画像処理アプリケーションは、外部の周辺装置（すなわち、画像形成装置２０の画像処理回路２４のＦＰＧＡ）の構成を変更して、画像データの処理を周辺装置で代行させる。ここで、その周辺装置の制御は、バスブリッジ２００を介してパソコン側のＣＰＵ１００が直接に行う。これにより、パソコン１０の画像処理アプリケーションは、画像処理回路２４に、変更前の画像処理回路２４が行えない画像処理を行わせることができる。処理された画像データがプリンタ２６に送られると、プリンタ２６は、受信した画像データを紙などの記録媒体に出力する（図５参照）。また、画像処理回路２４が処理したデータをパソコン側に戻すこともできる（図６参照）。
【００１４】
さらに詳しく説明すると、画像形成装置２０内の画像処理回路２４は、画像形成装置２０のために画像処理を行うものである。このため、その画像処理回路２４をパソコン１０のアプリケーションが使用する場合、アプリケーションによっては、画像処理の条件が合わないため部分的にしか画像処理回路２４を使用できない場合がある。その場合は、画像処理回路２４でできない画像処理をパソコン１０が行うとすると、画像処理の高速化について、パソコン１０で画像処理にかかる時間が長くなることが問題となる。そこで、本実施形態では、画像処理回路２４は、書き換え可能なデバイスであるＦＰＧＡ２４０を用いて構成する。たとえば、図４に示すように、ＦＰＧＡ２４０は、画像データをログ変換により濃度データに変換するログ変換部２４２と、濃度データの変倍を行う変倍部２４４と、変倍後のデータに対しＭＴＦ補正を行うＭＴＦ補正部２４６と、濃度の補正を行う濃度補正部２４８と、補正されたデータの２値化を行う２値化部２５０とからなる。２値化データはメモリ２５２に記憶される。１ページ分のデータが記憶されると、メモリ２５２のデータはプリンタ２６に送られる。画像処理回路２４のこれらの機能ブロック２４２〜２５０は独立して動作可能なように構成される。また各ブロックが同期してパイプライン処理を行うことも可能である。ＦＰＧＡ２４０内の種々の機能部はレジスタを含み、レジスタの値を用いて動作する。なお、ＲＯＭ２０４は、ＦＰＧＡを書き換えるためのデータをも記憶する。ＦＰＧＡ２４０を書き換えるためのデータはレジスタ設定値を含む。
【００１５】
図３は、書き換え可能なＦＰＧＡ２４０を用いた回路の１例として変倍部２４４における１つの色の画像データに対する処理回路の構成を示す。変倍部２４４では、この処理回路を各色毎に３系統備える。変倍部２４４の各種回路設定は変倍率に応じて変更される。
【００１６】
変倍部２４４は、ＦＩＦＯメモリから構成される画素間引き・水増し処理部２６４、回路構成が変更可能な補間処理部２６８、セレクタ２６２、２６６、２６９及び変倍・移動制御部２６０から構成される。変倍・移動制御部２６０は、ＣＰＵ２０２からの倍率情報に基づき画素間引き・水増し制御部２６４、補間処理部２６８および各セレクタを制御する。また補間処理部２６８は、画像の変倍に伴う画像劣化を補正するための回路である。補間処理部２６８は、ＣＰＵ２０２などにより回路構成が変更される。補間処理部２６８は、拡大時には、拡大用の補間回路として設定され、縮小時には、縮小用の補間回路として設定される。また、画素間引き・水増し処理部２６４では、変倍・移動制御部２６０によりＦＩＦＯメモリへの書き込みクロック及び読み出しクロックが制御されて、画素データの間引き又は画素データの水増しが行われる。なお、画像データの出力タイミングを制御することにより画像の位置を移動できるが、この移動処理についての説明は省略する。
【００１７】
補間処理部２６８は、縮小補間部として機能する場合と拡大補間部として機能する場合とで、その回路構成が変更される。具体的には、補間処理部２６８の内部に縮小補間回路と拡大補間回路を備え、変倍率に応じて切り換えるように構成すればよい。たとえば、ＣＰＵバスからの変倍率情報により縮小処理を行う場合、変倍・移動制御部２６０からＭａｇ＝"Ｈ"（縮小）を選択信号としてセレクタ２６２、２６６、２６９に出力し、補間処理部２６８のレジスタに縮小用の補間回路情報を設定する。このとき各セレクタでは全て入力Ｂが選択される。入力画像データＤＩＮは、まずセレクタ２６６を経て補間処理部２６８に入力され、補間処理部２６８は入力画像データＤＩＮの縮小補間を行う。補間処理部２６８が縮小補間部として構成されるとき、変倍・移動制御部２６０から縮小補間部２６８に対し、倍率（縮小率）が補間係数ＤＰＩとして設定される。たとえば、倍率が１.００、０.５０、０.３３のとき、補間係数ＤＰＩは、１.００、０.５０、０.３３である。縮小補間部は、入力された連続する３画素の画像データをメモリに記憶し、補間係数ＤＰＩを用いて、注目画素データをＤＰＩ倍とし、前後の画素を（１−ＤＰＩ）／２倍して加算する演算を行う。縮小補間されたデータは、セレクタ２６２を経て画素間引き・水増し処理部（縮小・拡大部）２６４に入力され、画像データが間引かれる。間引かれたデータはセレクタ２６９を経て出力される。拡大処理については説明を省略する。
【００１８】
パソコン１０が画像形成装置２０の画像処理回路２４を使用するとき、画像形成装置のＣＰＵ２０２は介在せず、パソコン１０が直接に、コントローラ１１８、バス接続ライン３０、バスブリッジ２００を介して、画像処理回路２４のバスを制御できる。パソコン１０は、画像処理プログラム１１５のＦＰＧＡ書き換え用データを用いて、画像処理回路２４のＦＰＧＡ２４０の回路を書き換えることが可能である。画像処理回路２４における画像処理の条件がパソコン１０と画像形成装置２０で合わないときには、パソコン１０側で、ＦＰＧＡ２４０によって構成されている画像処理回路２４をパソコン１０の画像処理条件に対応して書き換えて、パソコンのアプリケーションに対して画像処理回路２４を最適化する。これにより、パソコン１０は、画像形成装置内の画像処理回路２４を使用するとき、パソコン１０のアプリケーションが必要とする画像処理アルゴリズムに画像処理回路２４を書き換え、パソコン１０で行う画像処理を、画像処理回路２４ですべて代行させることができる。このように画像処理回路２４のＦＰＧＡ２４０を書き換えることで、パソコンのアプリケーションの画像処理を全て画像形成装置内の画像処理回路２４で行わせることが可能になり、画像処理の高速化が図れる。
【００１９】
次に、画像処理回路２４の制御について説明する。パソコン１０が画像形成装置内の画像処理回路２４を使用するときは、コントローラ１１８は、バスブリッジ２００のバスマスタに対する制御などを行う他に、画像処理回路２４に画像処理コマンドを発行する。パソコンのＣＰＵ１００がコントローラ１１８に対して画像処理コマンドを発行すると、コントローラ１１８はそのコマンドに応じて画像処理回路２４の中のＦＰＧＡ２４０のレジスタ設定を行う。この時に、ＦＰＧＡ内のレジスタのアドレスやそのレジスタの設定内容は、コントローラ１１８がその内部に備える画像処理回路２４に対応した画像処理制御テーブルにより行い、アプリケーションではこれらの設定は直接行わない。コントローラ１１８は、パソコン１０のアプリケーションのコマンドを画像処理回路２４の制御コマンドに変換し、画像処理回路２４へ出力する。このようにコントローラ１１８がレジスタの設定処理を行うことで、ＣＰＵ１００は、画像処理回路２４のコマンドを直接発行する手間が省け、画像処理アプリケーション１１５が行う処理負荷を軽くでき、処理の高速化が図れる。またアプリケーションの制御が簡略化できる。また、コントローラ１１８は、ＣＰＵ１００が直接ＦＰＧＡに書き込むように構成することもできる。これらのレジスタ設定の完了後に、コントローラ１１８は、アプリケーションで指定された画像データを、そのインタフェースを介して画像処理回路２４に転送する。さらに、画像データの転送に合わせて、画像処理を行うための画像処理回路２４のための駆動クロックも送信する。
【００２０】
次に、パソコン１０が画像形成装置２０内の画像処理回路２４を使うときの画像データの流れを説明する。パソコン１０内の内部バス（ここではＰＣＩバス）に接続されたコントローラ１１８は、そのバス１２０と外部接続バス３０を介して画像形成装置内のバスブリッジ２００に接続されている。バスブリッジ２００は、コントローラ１１８からの信号により、画像形成装置内のバスをコントローラ１１８の制御バスに切り替える。この切換により、コントローラ１１８はバスブリッジ２００を経由して直接に画像処理回路２４にアクセスできる。また画像処理回路２４にて処理した画像データは、バスブリッジ２００を介してコントローラ１１８に戻すことができる。こうしてパソコン１０のアプリケーションが直接に画像処理回路２４のバスを制御する場合、画像形成装置のＣＰＵ１００には処理の負荷がかからない。このため、パソコン１０が画像形成装置２０の画像処理回路２４を使用しているときも、画像形成装置２０は、画像処理以外の処理については、画像処理回路２４が動作していないときと同様のパフォーマンスが出せる。
【００２１】
次に、画像処理コマンドの処理について、変倍処理を例に説明する。パソコン１０のアプリケーションにおいて変倍処理を行う場合、アプリケーションでは倍率を、たとえば７１％（Ａ３→Ａ４）と設定する。アプリケーションは、パソコンに組み込まれたコントローラ１１８に対して、画像処理を行う画像データを指定し、その対象画像の倍率を７１％にするように指示する。コントローラ１１８は、画像形成装置１０の動作状況を確認し、レディー状態であれば画像形成装置１０に対して画像処理回路２４の使用を宣言する。これに対応して、画像形成装置において、バスブリッジ２００は、画像処理回路２４のバスを画像形成装置内部のバスからコントローラ１１８のインタフェースバスに切り替える。次に、コントローラ１１８は、縮小変倍を画像処理回路２４で行うため、アプリケーションからのコマンドに基き画像処理回路２４のレジスタ設定を行う。この時に、変倍部２４４内のレジスタ２４５のアドレスやそのレジスタの設定内容は、コントローラ１１８がその内部に備える画像形成装置に対応した画像処理制御テーブルにより行い、アプリケーションではこれらの設定は直接行わない。
【００２２】
なお、画像形成装置２０において、ＣＰＵ２０２は、ＲＯＭ２０４のＦＰＧＡ用データを用いて、パソコン１０によって書き換えられた画像処理回路２４のＦＰＧＡ１４０を元の画像処理回路に書き戻すことができる。したがって、パソコン１０は、元の画像処理回路に書き戻す処理をしなくてよいので、高速で画像処理を行うことが可能になる。
【００２３】
次に、このシステムでの画像データの流れを説明する。図５は、スキャナ２２で読み込んだ画像データをプリント出力する処理の１例を示す。まず、画像形成装置２０内のスキャナ２２は、原稿の画像を読み込み（Ｓ１００）、パソコン１０に画像データを転送する（Ｓ１０２）。
【００２４】
次に、パソコン１０の画像処理アプリケーションは、画像処理回路２４のレジスタ書き込み処理を開始する（Ｓ１０４）。ここで、狙いの画像処理になるように、パソコン１０は、画像形成装置２０の画像処理回路２４のＦＰＧＡのレジスタ設定を行う。次に、パソコン１０が画像処理回路２４に画像データを転送すると（Ｓ１０６）、画像処理回路２４はその画像データを受け取り処理する（Ｓ１０８）。プリンタ２６は、処理されたデータを受け取り、プリント出力を行う（Ｓ１１０）。
【００２５】
図６は、スキャナ２２で読み込んだ画像データをプリント出力する処理の他の例を示す。この処理では、画像処理回路２４で画像処理を行うまでの流れは同じである（Ｓ２００〜Ｓ２０８）。その後、画像処理回路２４は、画像処理を行った画像データをふたたびパソコン１０側に転送する（Ｓ２１０）。パソコン１０の画像処理アプリケーションは、その戻された画像データを受信する（Ｓ２１２）。そして、その画像をモニター１２に出力したり、または、他のプリンタに出力する（Ｓ２１４）。
【００２６】
以上に、画像処理回路２４における変倍処理について説明したが、濃度補正、２値化などの処理を行う場合も、同様にコントローラ１１８が画像処理回路２４のレジスタ設定を行う。
【００２７】
以上では、パソコン１０と画像形成装置２０のバスを接続する構成について説明した。さらに、パソコン１０とバスで接続する周辺装置としては、画像形成装置２０以外にも、画像処理回路２４’を内蔵しているスキャナ２２’(図７)でもよい。この場合、パソコン１０と画像処理回路２４’の間（具体的にはパソコンのコントローラと画像処理回路側のバスブリッジの間）は同様にバス接続ライン３０で接続される。さらに、パソコン１０とプリンタ２６の間は、通常のインタフェースライン３２で信号が送受信される。また、画像処理回路２４”を内蔵しているプリンタ２６’(図８)でもよく、この場合、この場合、パソコン１０と画像処理回路２４’の間（具体的にはパソコンのコントローラと画像処理回路のバスブリッジの間）はバス接続ライン３０で接続され、また、パソコン１０とスキャナ２６の間は、通常のインタフェースライン３２で信号が送受信される。パソコンの汎用内部バスには、インタフェースライン３２のためのインタフェース装置も設けられる。これらのシステムでも、画像処理装置とバスブリッジの構成は上述の実施の形態と同様であり、バスブリッジを介してパソコン１０側から直接に画像処理回路２４’、２４”を制御できる。
【００２８】
【発明の効果】
コンピュータが画像処理回路を使用するときに、データ処理装置の制御部は介在せず、コンピュータが直接に画像処理回路のバスを制御できるので、画像処理回路は、コンピュータのソフトウェアが行う画像処理よりも、ハードウェアで高速で処理できる。また、コンピュータが画像処理回路を直接に制御するので、コンピュータが画像処理回路を使用しているときも、データ処理装置は、画像処理以外の処理については、画像処理回路が動作していないときと同様のパフォーマンスが出せる。
【００２９】
データ処理装置内の画像処理回路が書き換え可能なＦＰＧＡで構成されていて、そのＦＰＧＡの回路をコンピュータが書き換え可能であるので、コンピュータは画像処理回路を使用するときに、コンピュータが必要とする画像処理アルゴリズムに画像処理回路を書き換えて使用できる。
【００３０】
インタフェース装置が、コンピュータのアプリケーションのコマンドを画像処理回路の制御コマンドに変換するので、コンピュータは画像処理回路のコマンドを直接発行する手間が省け、コンピュータの処理負荷を下げることが可能となる。またアプリケーション制御の簡略化が可能となる。
【図面の簡単な説明】
【図１】 パソコンと画像形成装置がバスを介して接続されるシステムのブロック図
【図２】 図１のシステムの構成を示すブロック図
【図３】 変倍部の回路図
【図４】 画像処理装置の構成を示すブロック図
【図５】 図１のシステムにおけるプリント出力のフローチャート
【図６】 図１のシステムにおけるプリント出力の別の例のフローチャート
【図７】 画像処理回路を内蔵しているスキャナを含むシステムの図
【図８】 画像処理回路を内蔵しているプリンタを含むシステムの図
【符号の説明】
１０ パソコン、 ２０ 画像形成装置、 ２２ スキャナ、 ２４ 画像処理回路、 ２６ プリンタ、 ３０ バス接続ライン、 １００ ＣＰＵ、 １１２ 汎用内部バス（たとえばＰＣＩバス）、 １１４ ハードディスクドライブ、 １１５ 画像処理プログラム、 １１８ コントローラ、 ２００ バスブリッジ、 ２０２ ＣＰＵ、 ２０４ ＲＯＭ、２４０ ＦＰＧＡ。

Claims (5)

1. 画像データを処理する画像処理回路と、
   画像処理回路の動作を制御する制御部と、
   画像処理回路のバス、制御部のバスおよび外部に接続可能な第1バスを橋渡しし、相互にバスサイクルをやり取りし、かつ、第1バスを画像処理回路のバスに制御部は介在させずに直接に橋渡し可能なバスブリッジと
   を備えるデータ処理装置と、
   画像データを処理するアプリケーションを記憶する記憶装置と、
   記憶装置に記憶された前記のアプリケーションを実行する中央処理装置と、
   中央処理装置の内部バスと外部に接続可能な第２バスとの間に配置されるインタフェース装置と
   を備えるコンピュータと、
   画像処理装置の第1バスとコンピュータの第２バスとを接続するバス接続ラインとからなり、
   バスブリッジは、コンピュータの内部バスを、インタフェース装置、第２バス、バス接続ラインおよび第1バスを介して画像処理回路のバスに接続可能であり、
   データ処理装置内の画像処理回路が書き換え可能なＦＰＧＡの回路を含み、コンピュータ内の記憶装置は、ＦＰＧＡの回路の書き換えデータをも記憶し、コンピュータは、ＦＰＧＡの回路の書き換えデータを記憶装置から読み出して、インタフェース装置とバスブリッジとを介して、画像処理回路内のＦＰＧＡへ書き換えデータを出力することを特徴とするデータ処理システム。
2. 前記データ処理装置は、画像処理回路内のＦＰＧＡの回路の書き換えデータを記憶する記憶手段を備えることを特徴とする請求項１に記載されたデータ処理システム。
3. 前記インタフェース装置は、アプリケーションのコマンドを受け取り画像処理回路への制御コマンドに変換することを特徴とする請求項１または２に記載されたデータ処理システム。
4. 前記データ処理装置は、さらに、画像処理回路により処理された画像データを受け取って画像を形成するプリンタを備えることを特徴とする請求項１〜３のいずれかに記載されたデータ処理システム。
5. 前記データ処理装置は、さらに原稿の画像を読み取リ画像データを出力するスキャナを備えることを特徴とする請求項１〜４のいずれかに記載されたデータ処理システム。

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