JP4155492B2 - スイッチング電源装置 - Google Patents
スイッチング電源装置 Download PDFInfo
- Publication number
- JP4155492B2 JP4155492B2 JP2001382415A JP2001382415A JP4155492B2 JP 4155492 B2 JP4155492 B2 JP 4155492B2 JP 2001382415 A JP2001382415 A JP 2001382415A JP 2001382415 A JP2001382415 A JP 2001382415A JP 4155492 B2 JP4155492 B2 JP 4155492B2
- Authority
- JP
- Japan
- Prior art keywords
- drive
- primary winding
- transformer
- transistor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるブリッジ型のスイッチング回路を備えたスイッチング電源装置に関するものである。
【０００２】
【従来の技術】
この種のスイッチング電源装置として、図４に示す電源装置５１が従来から知られている。この電源装置５１は、第１ドライブ回路２、第２ドライブ回路３、コンデンサＣ１、コンデンサＣ２、第１ドライブ用トランス４、第２ドライブ用トランス５、第１スイッチング素子群６、第２スイッチング素子群７、メイントランス８、整流平滑回路９および制御回路１０を備えている。なお、コンデンサＣｉは入力直流Ｖｉに重畳する高周波ノイズを低減するバイパスコンデンサとして機能する。
【０００３】
この電源装置５１では、制御回路１０が、整流平滑回路９によって生成された出力電圧Ｖｏの電圧レベルを検出すると共に、検出した電圧レベルに基づいてパルス幅制御を施した第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一周期で交互に生成して第１ドライブ回路２および第２ドライブ回路３に出力することにより、出力電圧Ｖｏの電圧レベルを所定レベルに維持する。
【０００４】
具体的には、この電源装置５１では、制御回路１０が第１制御信号Ｓｓ１（図５参照）を出力する。この際には、抵抗１１ｂを介して第１ドライブ回路２の第１前段トランジスタ１１ａに駆動電源Ｖｄに基づく電流が流れるため、第１前段トランジスタ１１ａがオン状態に制御される。次いで、第１トランジスタ１１ｃと共にコンプリメンタリ回路を構成する第２トランジスタ１１ｄがオン状態に移行する。これにより、第２トランジスタ１１ｄが、先に第１トランジスタ１１ｃのオン状態のときに駆動電源Ｖｄによって充電されたコンデンサＣ１を第１ドライブ用トランス４の一次巻線４ａを介して短絡する。この際に、コンデンサＣ１の蓄積電荷が放電されることにより、第１ドライブ用トランス４の一次巻線４ａを電流Ｉ１がＳ方向に流れる結果、図５に示すように、第１ドライブ用トランス４の２つの二次巻線４ｂ，４ｃに第１ドライブ信号Ｓｄ１，Ｓｄ２が正電圧のパルス信号としてそれぞれ同じタイミングで誘起する。この場合、第１ドライブ信号Ｓｄ１，Ｓｄ２は、図４に示すように、第１スイッチング素子群６を構成する一対のＦＥＴ６ａ，６ｂの各ゲート端子に抵抗６ｃおよび抵抗６ｅを介してそれぞれ印加される。その結果、図５に示すように各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２がしきい値電圧Ｖｔｈを超えて、各ＦＥＴ６ａ，６ｂは同時にオン状態に移行する。
【０００５】
また、この期間では、第２制御信号Ｓｓ２が生成されないため、第２ドライブ回路３の第２前段トランジスタ２１ａはオン状態からオフ状態に移行し、第４トランジスタ２１ｄと共にコンプリメンタリ回路を構成する第３トランジスタ２１ｃがオフ状態からオン状態に移行する。したがって、コンデンサＣ２は、第２ドライブ用トランス５の一次巻線５ａを介して駆動電源Ｖｄによって充電される。この際に、一次巻線５ａをＶ方向に電流Ｉ２が流れる結果、図５に示すように、第２ドライブ用トランス５の２つの二次巻線５ｂ，５ｃに第２ドライブ信号Ｓｄ３，Ｓｄ４が負電圧のパルス信号としてそれぞれ誘起する。この場合、第２ドライブ信号Ｓｄ３，Ｓｄ４は、図４に示すように、第２スイッチング素子群７を構成する一対のＦＥＴ７ａ，７ｂの各ゲート端子に抵抗７ｃおよび抵抗７ｅを介してそれぞれ印加される。その結果、図５に示すように、各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４がしきい値電圧Ｖｔｈ未満となるため、各ＦＥＴ７ａ，７ｂは同時にオフ状態に移行する。以上のように、第１スイッチング素子群６がオン状態に移行し、第２スイッチング素子群７がオフ状態に移行する結果、入力直流Ｖｉが、直流カット用のコンデンサＣｃｕとメイントランス８の一次巻線８ａの直列回路に印加される。この入力直流Ｖｉの印加によって一次巻線８ａを電流Ｉ３がＷ方向に流れ、これにより、メイントランス８の二次巻線８ｂに交流電圧Ｖａｃが誘起する。次いで、整流平滑回路９のダイオードブリッジ９ａが交流電圧Ｖａｃを整流し、この整流した直流をコンデンサＣｏが平滑することにより、出力電圧Ｖｏが生成される。
【０００６】
次に、制御回路１０が第２制御信号Ｓｓ２（図５参照）を出力する。この際には、抵抗２１ｂを介して第２ドライブ回路３の第２前段トランジスタ２１ａに駆動電源Ｖｄに基づく電流が流れるため、第２前段トランジスタ２１ａがオン状態に制御される。したがって、第１制御信号Ｓｓ１の出力時とは逆に、第１ドライブ用トランス４の各二次巻線４ｂ，４ｃには、図５に示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２が負電圧のパルス信号としてそれぞれ誘起し、一対のＦＥＴ６ａ，６ｂは同時にオフ状態に移行する。一方、第２ドライブ用トランス５の各二次巻線５ｂ，５ｃには、同図に示すように、第２ドライブ信号Ｓｄ３，Ｓｄ４が正電圧のパルス信号としてそれぞれ誘起し、一対のＦＥＴ７ａ，７ｂがオン状態に移行する。したがって、入力直流Ｖｉは、オン状態に移行している一対のＦＥＴ７ａ，７ｂを介してメイントランス８の一次巻線８ａとコンデンサＣｃｕとの直列回路に印加され、これにより、一次巻線８ａを電流Ｉ３がＸ方向に流れて、メイントランス８の二次巻線８ｂに交流電圧Ｖａｃが誘起する。次いで、整流平滑回路９が、この交流電圧Ｖａｃを整流平滑して出力電圧Ｖｏを生成する。
【０００７】
【発明が解決しようとする課題】
ところが、この従来の電源装置５１には、以下の問題点がある。すなわち、一対のＦＥＴ６ａ，６ｂがオン状態に移行した際には、その瞬間に、図４に示すように、オフ状態の各ＦＥＴ７ａ，７ｂの各ゲート・ドレイン間寄生容量Ｃｄｇ３，Ｃｄｇ４を介して抵抗７ｄ，７ｆに電流Ｉ４，Ｉ５がそれぞれ流れ、これにより、各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４が一時的に上昇する（図５のＡ部分参照）。同様にして、各ＦＥＴ７ａ，７ｂがオン状態に移行したときも、図４に示すように、各ＦＥＴ６ａ，６ｂの各ゲート・ドレイン間寄生容量Ｃｄｇ１，Ｃｄｇ２を介してそれぞれの抵抗６ｄ，６ｆに電流Ｉ６，Ｉ７がそれぞれ流れ、これにより、各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２が一時的に上昇する（図５のＢ部分参照）。これらの場合、図５に示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２および第２ドライブ信号Ｓｄ３，Ｓｄ４のデューティ比が大きい（５０％に近い）場合には、ゲート電圧Ｖｇ１，Ｖｇ２およびゲート電圧Ｖｇ３，Ｖｇ４の各平均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが大きいために、各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２および各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４が正電圧まで達することがなく、オン状態に移行するためのしきい値電圧Ｖｔｈには到達しない。
【０００８】
ところが、図６に示すように、第１制御信号Ｓｓ１，Ｓｓ２（つまり、第１ドライブ信号Ｓｄ１，Ｓｄ２および第２ドライブ信号Ｓｄ３，Ｓｄ４）のデューティ比が小さい場合、ゲート電圧Ｖｇ１，Ｖｇ２およびゲート電圧Ｖｇ３，Ｖｇ４の各平均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが小さくなる。このため、一方のスイッチング素子群（例えば第１スイッチング素子群６）のＦＥＴ６ａ，６ｂがオン状態に移行したときに発生する他方のスイッチ素子群（例えば第２スイッチング素子群７）のＦＥＴ７ａ，７ｂに生じる上記ゲート電圧Ｖｇ３，Ｖｇ４の一時的な上昇がゼロボルトを超えてしきい値電圧Ｖｔｈを超える事態も発生する。このような場合には、各ＦＥＴ７ａ，７ｂが短時間ではあるがオン状態に移行する。このため、第１スイッチング素子群６と第２スイッチング素子群７とが同時にオン状態になって入力直流Ｖｉが短絡する結果、第１スイッチング素子群６（一対のＦＥＴ６ａ，６ｂ）および第２スイッチング素子群７（ＦＥＴ７ａ，７ｂ）の異常発熱およびこれに起因する損失が増加して、電源装置５１の効率が低下するという問題が生じる。
【０００９】
なお、上記問題は、第１制御信号Ｓｓ１，Ｓｓ２のデューティ比が小さくなることに起因して生じている。このため、整流平滑回路９におけるコンデンサＣｏの両端間にダミー抵抗（図示せず）を接続して最低出力電流を確保することで、第１制御信号Ｓｓ１，Ｓｓ２のデューティ比の極端な低下を回避して上記問題を解決することができる。しかしながら、ダミー抵抗を使用した場合、電源装置５１の効率が却って低下すると共にダミー抵抗に対する放熱処理が必要となるという他の問題が発生する。
【００１０】
本発明は、かかる問題点を解決すべくなされたものであり、変換効率を向上し得るスイッチング電源装置を提供することを主目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成すべく本発明に係るスイッチング電源装置は、互いのエミッタ端子が接続された一対のトランジスタで構成されると共に当該一対のトランジスタのうちの一方のトランジスタのコレクタ端子が正電圧ラインに接続され、かつ他方のトランジスタのコレクタ端子がグランドラインに接続されたコンプリメンタリ回路をそれぞれ備えた第１および第２ドライブ回路と、第１および第２ドライブ用トランスと、一端が前記第１ドライブ 用トランスの一次巻線の一端に接続されると共に他端が前記グランドラインに接続され、前記第１ドライブ回路における前記他方のトランジスタの前記エミッタ端子に他端が接続された当該一次巻線を介して当該第１ドライブ回路によって充放電される第１蓄電素子と、一端が前記第２ドライブ用トランスの一次巻線の一端に接続されると共に他端が前記グランドラインに接続され、前記第２ドライブ回路における前記他方のトランジスタの前記エミッタ端子に他端が接続された当該一次巻線を介して当該第２ドライブ回路によって充放電される第２蓄電素子と、前記第１ドライブ用トランスの二次巻線に誘起する第１ドライブ信号によってオン状態に移行する第１スイッチング素子群および前記第２ドライブ用トランスの二次巻線に誘起する第２ドライブ信号によってオン状態に移行する第２スイッチング素子群を有するブリッジ型スイッチング回路とを備え、前記第１ドライブ回路の前記他方のトランジスタは、交互に入力される第１および第２制御信号のうちの当該第１制御信号の入力時に前記第１蓄電素子の蓄積電荷に基づく電流を前記第１ドライブ用トランスの前記一次巻線に導通させることによって当該第１ドライブ用トランスの前記二次巻線に前記第１ドライブ信号を誘起させ、前記第１ドライブ回路の前記一方のトランジスタは、前記第１制御信号の無入力時に前記第１ドライブ用トランスの前記一次巻線を介して前記第１蓄電素子を蓄電し、前記第２ドライブ回路の前記他方のトランジスタは、前記第２制御信号の入力時に前記第２蓄電素子の蓄積電荷に基づく電流を前記第２ドライブ用トランスの前記一次巻線に導通させることによって当該第２ドライブ用トランスの前記二次巻線に前記第２ドライブ信号を誘起させ、前記第２ドライブ回路の前記一方のトランジスタは、前記第２制御信号の無入力時に前記第２ドライブ用トランスの前記一次巻線を介して前記第２蓄電素子を蓄電するスイッチング電源装置であって、前記第１ドライブ用トランスにおける前記一次巻線の他端と前記第２ドライブ用トランスにおける前記一次巻線の前記一端との間に接続された第３蓄電素子と、前記第１ドライブ用トランスにおける前記一次巻線の前記一端と前記第２ドライブ用トランスにおける前記一次巻線の他端との間に接続された第４蓄電素子とを備えているスイッチング電源装置。この発明において、ブリッジ型のスイッチング回路には、フルフルブリッジ型スイッチング回路、ハーフブリッジ型スイッチング回路、および非対称ブリッジ型スイッチング回路が含まれる。また、スイッチング素子群には、１または複数のスイッチング素子で構成される素子群や、スイッチング素子とコンデンサとで構成される素子群が含まれる。
【００１２】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係るスイッチング電源装置の好適な実施の形態について説明する。なお、従来の電源装置５１と同一の構成要素については、同一の符号を付して重複した説明を省略する。
【００１３】
スイッチング電源装置（以下、「電源装置」ともいう）１は、第１ドライブ回路２、第２ドライブ回路３、第１蓄電素子としてのコンデンサＣ１、第２蓄電素子としてのコンデンサＣ２、第３蓄電素子としてのコンデンサＣ３、第４蓄電素子としてのコンデンサＣ４、第１ドライブ用トランス４、第２ドライブ用トランス５、第１スイッチング素子群６、第２スイッチング素子群７、メイントランス８、整流平滑回路９および制御回路１０を備えている。
【００１４】
第１ドライブ回路２は、第１前段トランジスタ（ｎｐｎ型トランジスタ）１１ａ、抵抗１１ｂ、第１スイッチ素子としての第１トランジスタ（ｎｐｎ型トランジスタ）１１ｃ、および第２スイッチ素子としての第２トランジスタ（ｐｎｐ型トランジスタ）１１ｄを備えている。この場合、第１前段トランジスタ１１ａは、そのエミッタ端子が駆動電源Ｖｄのグランドラインに接続され、そのコレクタ端子が抵抗１１ｂを介して駆動電源Ｖｄの正電圧ラインに接続されている。第１トランジスタ１１ｃは、第２トランジスタ１１ｄと共にコンプリメンタリ回路を構成し、そのコレクタ端子が駆動電源Ｖｄの正電圧ラインに接続されている。また、第２トランジスタ１１ｄのコレクタ端子は、駆動電源Ｖｄのグランドラインに接続されている。さらに、各トランジス１１ｃ，１１ｄのベース端子は、第１前段トランジスタ１１ａのコレクタ端子に接続されて、各トランジス１１ｃ，１１ｄのエミッタ端子は、第１ドライブ用トランス４における一次巻線４ａの他端にそれぞれ接続されている。この構成により、第２トランジスタ１１ｄは、一次巻線４ａおよびコンデンサＣ１の直列回路に並列接続される。コンデンサＣ１は、その一端が第１ドライブ用トランス４における一次巻線４ａの一端に接続され、その他端が駆動電源Ｖｄのグランドラインに接続されている。なお、以下、各トランスの各巻線に関しては、「・」が付されている側の端部を一端と呼称し、「・」が付されていない側の端部を他端と呼称するものとする。
【００１５】
第２ドライブ回路３は、第２前段トランジスタ（ｎｐｎ型トランジスタ）２１ａ、抵抗２１ｂ、第３スイッチ素子としての第３トランジスタ（ｎｐｎ型トランジスタ）２１ｃ、および第４スイッチ素子としての第４トランジスタ（ｐｎｐ型トランジスタ）２１ｄを備え、第１ドライブ回路２と同一に構成されている。この場合、コンデンサＣ２は、その一端が第２ドライブ用トランス５における一次巻線５ａの一端に接続され、その他端が駆動電源Ｖｄのグランドラインに接続されている。
【００１６】
コンデンサＣ３は、第１ドライブ用トランス４における一次巻線４ａの他端と第２ドライブ用トランス５における一次巻線５ａの一端との間に接続されている。一方、コンデンサＣ４は、第１ドライブ用トランス４における一次巻線４ａの一端と第２ドライブ用トランス５における一次巻線５ａの他端との間に接続されている。
【００１７】
第１ドライブ用トランス４は、一次巻線４ａおよび２つの二次巻線４ｂ，４ｃを備えて形成され、第２ドライブ用トランス５は、一次巻線５ａおよび２つの二次巻線５ｂ，５ｃを備えて形成されている。
【００１８】
第１スイッチング素子群６および第２スイッチング素子群７は、コンデンサＣｃｕと共にブリッジ型のスイッチング回路（一例としてフルブリッジ型スイッチング回路）を構成し、交互にオン状態に移行する。この場合、第１スイッチング素子群６は、第５スイッチ素子としてのＦＥＴ６ａ、第６スイッチ素子としてのＦＥＴ６ｂ、および抵抗６ｃ，６ｄ，６ｅ，６ｆを備えている。また、第２スイッチング素子群７は、第７スイッチ素子としてのＦＥＴ７ａ、第８スイッチ素子としてのＦＥＴ７ｂ、および抵抗７ｃ，７ｄ，７ｅ，７ｆを備えている。また、ＦＥＴ６ａおよびＦＥＴ７ｂ、並びにＦＥＴ７ａおよびＦＥＴ６ｂはそれぞれ直列接続され、これらの直列接続されたＦＥＴ６ａ，７ｂとＦＥＴ７ａ，６ｂとが入力直流Ｖｉの正電圧ラインとグランドラインとの間に並列に接続されている。なお、各ＦＥＴは、すべてｎチャネル型のＦＥＴで構成されている。
【００１９】
また、ＦＥＴ６ａのソース端子は第１ドライブ用トランス４の二次巻線４ｂの他端に接続され、ＦＥＴ６ｂのソース端子は第１ドライブ用トランス４の二次巻線４ｃの他端に接続されている。抵抗６ｃは、その一端が一次巻線４ａに電流Ｉ１がＳ方向に流れたときに正電圧が誘起する二次巻線４ｂの一端に接続され、その他端がＦＥＴ６ａのゲート端子に接続されている。抵抗６ｄは、その一端がＦＥＴ６ａのゲート端子に接続され、その他端がＦＥＴ６ａのソース端子に接続されている。同様にして、抵抗６ｅは、その一端が一次巻線４ａに電流Ｉ１がＳ方向に流れたときに正電圧が誘起する二次巻線４ｃの一端に接続され、その他端がＦＥＴ６ｂのゲート端子に接続されている。抵抗６ｆは、その一端がＦＥＴ６ｂのゲート端子に接続され、その他端がＦＥＴ６ｂのソース端子に接続されている。
【００２０】
また、ＦＥＴ７ｂのソース端子は第２ドライブ用トランス５の二次巻線５ｂの他端に接続され、ＦＥＴ７ａのソース端子は第２ドライブ用トランス５の二次巻線５ｃの他端に接続されている。抵抗７ｃは、その一端が一次巻線５ａに電流Ｉ２がＵ方向に流れたときに正電圧が誘起する二次巻線５ｃの一端に接続され、その他端がＦＥＴ７ａのゲート端子に接続されている。抵抗７ｄは、その一端がＦＥＴ７ａのゲート端子に接続され、その他端がＦＥＴ７ａのソース端子に接続されている。同様に、抵抗７ｅは、その一端が一次巻線５ａに電流Ｉ２がＵ方向に流れたときに正電圧が誘起する二次巻線５ｂの一端に接続され、その他端がＦＥＴ７ｂのゲート端子に接続されている。抵抗７ｆは、その一端がＦＥＴ７ｂのゲート端子に接続され、その他端がＦＥＴ７ｂのソース端子に接続されている。さらに、ＦＥＴ６ｂのドレイン端子に接続されたＦＥＴ７ａのソース端子は、メイントランス８における一次巻線８ａの一端に接続されている。また、ＦＥＴ７ｂのドレイン端子に接続されたＦＥＴ６ａのソース端子は、コンデンサＣｃｕを介して一次巻線８ａの他端に接続されている。
【００２１】
メイントランス８は、一次巻線８ａおよび二次巻線８ｂを備えている。整流平滑回路９は、全波整流型のダイオードスタック９ａとコンデンサＣｏとを備えて構成されている。この場合、ダイオードスタック９ａはメイントランス８における二次巻線８ｂの両端間に誘起する交流電圧Ｖａｃを全波整流し、コンデンサＣｏは整流された直流電圧を平滑して出力電圧Ｖｏを生成する。制御回路１０は、出力電圧Ｖｏの電圧レベルを検出すると共に検出した電圧レベルに基づき、パルス幅制御を施した第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一周期で交互に生成して、第１前段トランジスタ１１ａのベース端子および第２前段トランジスタ２１ａのベース端子にそれぞれ出力する。
【００２２】
次に、電源装置１の動作について、図１〜３を参照して説明する。
【００２３】
この電源装置１では、制御回路１０が、出力電圧Ｖｏの電圧レベルに基づき、パルス幅を制御しつつ第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一周期で交互に生成して出力する。
【００２４】
最初に、第１制御信号Ｓｓ１が出力された際の動作について説明する。この際には、第１ドライブ回路２が、コンデンサＣ１に蓄積された電荷に対する放電動作を実行し、第２ドライブ回路３が、コンデンサＣ２に対する電荷の蓄積動作を実行する。
【００２５】
具体的には、第１ドライブ回路２では、第１制御信号Ｓｓ１（図２参照）を入力した際に、第１前段トランジスタ１１ａがオン状態に制御され、それに伴い、第１トランジスタ１１ｃがオフ状態に移行すると共に第２トランジスタ１１ｄがオン状態に移行する。この場合、コンデンサＣ１は、第１制御信号Ｓｓ１が出力されていない期間（本発明における第１制御信号の無入力時）において、オン状態に移行していた第１トランジスタ１１ｃを介して駆動電源Ｖｄに基づく電流で既に充電されている。したがって、第２トランジスタ１１ｄが一次巻線４ａを介してコンデンサＣ１を短絡することにより、コンデンサＣ１の蓄積電荷に基づく電流Ｉ１が、一次巻線４ａをＳ方向に向かって流れる（導通する）。この際に、第１ドライブ用トランス４の各二次巻線４ｂ，４ｃには、正電圧のパルス信号としての第１ドライブ信号Ｓｄ１，Ｓｄ２（図２参照）がそれぞれ同じタイミングで誘起する。この場合、第１ドライブ信号Ｓｄ１，Ｓｄ２は、抵抗６ｃ，６ｄおよび抵抗６ｅ，６ｆによってそれぞれ分圧されて、各ＦＥＴ６ａ，６ｂの各ゲート端子にそれぞれ印加される。したがって、図２に示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２の印加によって各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２がしきい値電圧Ｖｔｈを超えるため、各ＦＥＴ６ａ，６ｂは同時にオン状態に制御される。この際に、入力直流Ｖｉに基づく電流が、ＦＥＴ６ａ、コンデンサＣｃｕ、メイントランス８の一次巻線８ａ、およびＦＥＴ６ｂからなる経路を流れる。つまり、電流Ｉ３が一次巻線８ａをＷ方向の向きで流れ、これにより、二次巻線８ｂに交流電圧Ｖａｃが誘起する。
【００２６】
一方、第２ドライブ回路３では、第２制御信号Ｓｓ２が出力されていないため、第２前段トランジスタ２１ａがオフ状態に制御され、それに伴い、第３トランジスタ２１ｃがオン状態に移行し、第４トランジスタ２１ｄがオフ状態に移行している。したがって、オン状態の第３トランジスタ２１ｃおよび一次巻線５ａを介してコンデンサＣ２が駆動電源Ｖｄによって充電され、この際には、電流Ｉ２が一次巻線５ａをＶ方向の向きで流れる。この結果、第２ドライブ用トランス５では、この電流Ｉ２が一次巻線５ａをＶ方向に流れることに起因して、負電圧のパルス信号としての第２ドライブ信号Ｓｄ３，Ｓｄ４（図２参照）がそれぞれ同じタイミングで各二次巻線５ｂ，５ｃに誘起する。この際には、第２ドライブ信号Ｓｄ３，Ｓｄ４は、抵抗７ｃ，７ｄおよび抵抗７ｅ，７ｆによってそれぞれ分圧されて、各ＦＥＴ７ａ，７ｂの各ゲート端子にそれぞれ印加される。したがって、各ＦＥＴ７ａ，７ｂは、第２ドライブ信号Ｓｄ３，Ｓｄ４の印加によって各ゲート電圧Ｖｇ３，Ｖｇ４（図２参照）がゼロボルト以下（すなわちしきい値電圧Ｖｔｈ未満）に維持されるため、確実にオフ状態に制御される。
【００２７】
一方、各ＦＥＴ６ａ，６ｂがオン状態に制御された場合、その瞬間に、オフ状態に制御されている各ＦＥＴ７ａ，７ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ３，Ｃｄｇ４を介して抵抗７ｄ，７ｆに電流Ｉ４，Ｉ５がそれぞれ流れる。このため、各ＦＥＴ７ａ，７ｂのゲート電圧Ｖｇ３，Ｖｇ４が上昇しようとする。その一方、この電源装置１では、第１ドライブ回路２における第２トランジスタ１１ｄのエミッタ端子と第２ドライブ回路３における一次巻線５ａの一端とがコンデンサＣ３を介して接続されている。このため、第１制御信号Ｓｓ１の入力に従って第１ドライブ回路２によるコンデンサＣ１の放電動作が開始された際には、図１に示すように、電流Ｉｆ１が、第２ドライブ回路３の第３トランジスタ２１ｃ、第２ドライブ用トランス５の一次巻線５ａ、コンデンサＣ３および第１ドライブ回路２の第２トランジスタ１１ｄからなる経路で流れる。したがって、駆動電源Ｖｄから第３トランジスタ２１ｃを介して一次巻線５ａを流れる電流が、従来の電源装置５１の場合と比較して電流Ｉｆ１分だけ増加する。このため、図２のＣに示すように、第２ドライブ用トランス５の各二次巻線５ｂ，５ｃに誘起する第２ドライブ信号Ｓｄ３，Ｓｄ４の負電圧レベルが一時的に低下する。したがって、各ＦＥＴ７ａ，７ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ３，Ｃｄｇ４を流れる電流に起因する各ゲート電圧Ｖｇ３，Ｖｇ４の上昇が抑制される結果、各ＦＥＴ７ａ，７ｂは確実にオフ状態を維持する。
【００２８】
次いで、第２制御信号Ｓｓ２が出力された際には、第１制御信号Ｓｓ１の出力時とは逆に、第１ドライブ回路２が、コンデンサＣ１に対する電荷の蓄積動作を実行し、第２ドライブ回路３が、コンデンサＣ２に蓄積された電荷に対する放電動作を実行する。
【００２９】
具体的には、第２ドライブ回路３では、第２制御信号Ｓｓ２（図２参照）を入力した際に、第２前段トランジスタ２１ａがオン状態に制御され、それに伴い、第３トランジスタ２１ｃがオフ状態に移行すると共に第４トランジスタ２１ｄがオン状態に移行する。この場合、コンデンサＣ２は、第２制御信号Ｓｓ２が出力されていない期間（本発明における第２制御信号の無入力時）において、オン状態に移行していた第３トランジスタ２１ｃを介して駆動電源Ｖｄに基づく電流で既に充電されている。したがって、第４トランジスタ２１ｄが一次巻線５ａを介してコンデンサＣ２を短絡することにより、コンデンサＣ２の蓄積電荷に基づく電流Ｉ２が、一次巻線５ａをＵ方向に向かって流れる（導通する）。この際に、第２ドライブ用トランス５の各二次巻線５ｂ，５ｃには、正電圧のパルス信号としての第２ドライブ信号Ｓｄ３，Ｓｄ４（図２参照）がそれぞれ同じタイミングで誘起する。この場合、第２ドライブ信号Ｓｄ３，Ｓｄ４は、抵抗７ｃ，７ｄおよび抵抗７ｅ，７ｆによってそれぞれ分圧されて、各ＦＥＴ７ａ，７ｂの各ゲート端子にそれぞれ印加される。したがって、図２に示すように、第２ドライブ信号Ｓｄ３，Ｓｄ４の印加によって各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４がしきい値電圧Ｖｔｈを超えるため、各ＦＥＴ７ａ，７ｂは同時にオン状態に制御される。この際に、入力直流Ｖｉに基づく電流が、ＦＥＴ７ａ、メイントランス８の一次巻線８ａ、コンデンサＣｃｕ、およびＦＥＴ７ｂからなる経路を流れる。つまり、電流Ｉ３が一次巻線８ａをＸ方向の向きで流れ、これにより、第１制御信号Ｓｓ１の出力時とは逆極性の交流電圧Ｖａｃが二次巻線８ｂに誘起する。
【００３０】
一方、第１ドライブ回路２では、第１制御信号Ｓｓ１が出力されていないため、第１前段トランジスタ１１ａがオフ状態に制御され、それに伴い、第１トランジスタ１１ｃがオン状態に移行し、第２トランジスタ１１ｄがオフ状態に移行している。したがって、オン状態の第１トランジスタ１１ｃおよび一次巻線４ａを介してコンデンサＣ１が駆動電源Ｖｄによって充電され、この際には、電流Ｉ１が一次巻線４ａをＴ方向の向きで流れる。この結果、第１ドライブ用トランス４では、この電流Ｉ１が一次巻線４ａをＴ方向に流れることに起因して、負電圧のパルス信号としての第１ドライブ信号Ｓｄ１，Ｓｄ２（図２参照）がそれぞれ同じタイミングで各二次巻線４ｂ，４ｃに誘起する。この際には、第１ドライブ信号Ｓｄ１，Ｓｄ２は、抵抗６ｃ，６ｄおよび抵抗６ｅ，６ｆによってそれぞれ分圧されて、各ＦＥＴ６ａ，６ｂの各ゲート端子にそれぞれ印加される。したがって、各ＦＥＴ６ａ，６ｂは、第１ドライブ信号Ｓｄ１，Ｓｄ２の印加によって各ゲート電圧Ｖｇ１，Ｖｇ２（図２参照）がゼロボルト以下（すなわちしきい値電圧Ｖｔｈ未満）に維持されるため、確実にオフ状態に制御される。
【００３１】
また、各ＦＥＴ７ａ，７ｂがオン状態に制御された場合、その瞬間に、オフ状態に制御されている各ＦＥＴ６ａ，６ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ１，Ｃｄｇ２を介して抵抗６ｆ，６ｄに電流Ｉ６，Ｉ７がそれぞれ流れる。このため、各ＦＥＴ６ａ，６ｂのゲート電圧Ｖｇ１，Ｖｇ２が上昇しようとする。その一方、この電源装置１では、第２ドライブ回路３における第４トランジスタ２１ｄのエミッタ端子と第１ドライブ回路２における一次巻線４ａの一端とがコンデンサＣ４を介して接続されている。このため、第２ドライブ回路３の入力に従って第２ドライブ回路３によるコンデンサＣ４の放電動作が開始された際には、図１に示すように、電流Ｉｆ２が、第１ドライブ回路２の第１トランジスタ１１ｃ、第１ドライブ用トランス４の一次巻線４ａ、コンデンサＣ４および第２ドライブ回路３の第４トランジスタ２１ｄからなる経路で流れる。したがって、駆動電源Ｖｄから第１トランジスタ１１ｃを介して一次巻線４ａを流れる電流が、従来の電源装置５１の場合と比較して電流Ｉｆ２分だけ増加する。このため、図２のＤに示すように、第１ドライブ用トランス４の各二次巻線４ｂ，４ｃに誘起する第１ドライブ信号Ｓｄ１，Ｓｄ２の負電圧レベルが一時的に低下する。したがって、各ＦＥＴ６ａ，６ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ１，Ｃｄｇ２を流れる電流に起因する各ゲート電圧Ｖｇ１，Ｖｇ２の上昇が抑制される結果、各ＦＥＴ６ａ，６ｂは確実にオフ状態を維持する。
【００３２】
一方、整流平滑回路９では、ダイオードブリッジ９ａが交流電圧Ｖａｃを整流し、この整流した直流をコンデンサＣｏが平滑することにより、出力電圧Ｖｏが生成される。また、制御回路１０は、出力電圧Ｖｏの電圧レベルに応じて、第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅を制御することにより、出力電圧Ｖｏを所定の電圧に安定化する。
【００３３】
このように、この電源装置１によれば、第１ドライブ回路２と第２ドライブ回路３との間に２個のコンデンサＣ３，Ｃ４を接続するという簡易な構成要素を追加することにより、第１スイッチング素子群６および第２スイッチング素子群７の一方がオン状態に制御された際における他方のスイッチング素子群を構成する各スイッチ素子のゲート電圧（Ｖｇ１，Ｖｇ２またはＶｇ３，Ｖｇ４）の上昇を抑制することができる。このため、図２に示すように、第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が広く制御されているときは勿論のこと、図３に示すように、第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が狭く制御されて平均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが小さい場合であっても、同図Ｃ，Ｄに示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２の負電圧レベルを一時的にさらに低下させることで、各ＦＥＴ（ＦＥＴ６ａ，６ｂまたはＦＥＴ７ａ，７ｂ）のゲート電圧（Ｖｇ１，Ｖｇ２またはＶｇ３，Ｖｇ４）を確実にしきい値電圧Ｖｔｈ未満に抑えることができる。したがって、他方のスイッチング素子群が瞬間的にオン状態に移行するのを有効に防止することができる。この結果、第１スイッチング素子群６と第２スイッチング素子群７との同時オン状態による入力直流Ｖｉの短絡に起因する第１スイッチング素子群６および第２スイッチング素子群７の異常発熱、およびこれに基づく損失の発生を確実に回避することができる。また、２つのコンデンサＣ３，Ｃ４を追加するだけでよく、部品追加による製品コストの上昇も最低限に抑えることができる。したがって、高効率かつ安価なスイッチング電源装置を構成することができる。
【００３４】
なお、本発明は、上記した電源装置１の構成に限らず、その構成を適宜変更することができる。例えば、各コンデンサＣ３，Ｃ４は、それぞれ１個のコンデンサで構成することもできるし、必要な耐圧や容量を確保するために、複数のコンデンサを直列または並列に接続して構成することもできる。また、一例として第１スイッチング素子群６および第２スイッチング素子群７をそれぞれ２つのスイッチ素子で構成することによってフルブリッジ型スイッチング回路を構成した例を挙げて説明したが、本発明はこれに限定されず、第１スイッチング素子群６および第２スイッチング素子群７をそれぞれ１つのスイッチ素子と１つのコンデンサとで構成してハーフブリッジ型スイッチング回路を構成することもできるし、第１スイッチング素子群６および第２スイッチング素子群７をそれぞれ１つのスイッチ素子で構成して非対称ブリッジ型スイッチング回路を構成することもできる。また、第１ドライブ回路２および第２ドライブ回路３は、トランジスタに代えてＦＥＴを用いた構成を採用してもよい等、各回路構成や構成部品を適宜変更することができる。
【００３５】
【発明の効果】
以上のように、本発明に係るスイッチング電源装置によれば、第１ドライブ用トランスにおける一次巻線の他端と第２ドライブ用トランスにおける一次巻線の一端との間に第３蓄電素子を接続し、第１ドライブ用トランスにおける一次巻線の一端と第２ドライブ用トランスにおける一次巻線の他端との間に第４蓄電素子を接続したことにより、簡易な構成でありながら、第１スイッチング素子群および第２スイッチング素子群の一方がオン状態に制御された際に他方がオン状態に移行するのを確実に防止することができる。このため、第１スイッチング素子群と第２スイッチング素子群とが共にオン状態となって入力直流を短絡することに起因する第１スイッチング素子群および第２スイッチング素子群の異常発熱、およびこれに基づく損失の発生を確実に回避することができる。また、簡易な構成であるため、部品追加による製品コストの上昇も最低限に抑えることができる。したがって、高効率かつ安価なスイッチング電源装置を構成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る電源装置１の回路図である。
【図２】 本発明の実施の形態に係る電源装置１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が広い場合）。
【図３】 本発明の実施の形態に係る電源装置１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が狭い場合）。
【図４】 従来の電源装置５１の回路図である。
【図５】 電源装置５１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が広い場合）。
【図６】 電源装置５１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が狭い場合）。
【符号の説明】
１ 電源装置
２ 第１ドライブ回路
３ 第２ドライブ回路
４ 第１ドライブ用トランス
４ａ 一次巻線
４ｂ，４ｃ 二次巻線
５ 第２ドライブ用トランス
５ａ 一次巻線
５ｂ，５ｃ 二次巻線
６ 第１スイッチング素子群
７ 第２スイッチング素子群
８ メイントランス
９ 整流平滑回路
１０ 制御回路
１１ｃ 第１トランジスタ（第１スイッチ素子）
１１ｄ 第２トランジスタ（第２スイッチ素子）
２１ｃ 第３トランジスタ（第３スイッチ素子）
２１ｄ 第４トランジスタ（第４スイッチ素子）
Ｃ１，Ｃ２，Ｃ３，Ｃ４ コンデンサ
Ｓｓ１ 第１制御信号
Ｓｓ２ 第２制御信号
Ｓｄ１，Ｓｄ２ 第１ドライブ信号
Ｓｄ３，Ｓｄ４ 第２ドライブ信号
【発明の属する技術分野】
本発明は、いわゆるブリッジ型のスイッチング回路を備えたスイッチング電源装置に関するものである。
【０００２】
【従来の技術】
この種のスイッチング電源装置として、図４に示す電源装置５１が従来から知られている。この電源装置５１は、第１ドライブ回路２、第２ドライブ回路３、コンデンサＣ１、コンデンサＣ２、第１ドライブ用トランス４、第２ドライブ用トランス５、第１スイッチング素子群６、第２スイッチング素子群７、メイントランス８、整流平滑回路９および制御回路１０を備えている。なお、コンデンサＣｉは入力直流Ｖｉに重畳する高周波ノイズを低減するバイパスコンデンサとして機能する。
【０００３】
この電源装置５１では、制御回路１０が、整流平滑回路９によって生成された出力電圧Ｖｏの電圧レベルを検出すると共に、検出した電圧レベルに基づいてパルス幅制御を施した第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一周期で交互に生成して第１ドライブ回路２および第２ドライブ回路３に出力することにより、出力電圧Ｖｏの電圧レベルを所定レベルに維持する。
【０００４】
具体的には、この電源装置５１では、制御回路１０が第１制御信号Ｓｓ１（図５参照）を出力する。この際には、抵抗１１ｂを介して第１ドライブ回路２の第１前段トランジスタ１１ａに駆動電源Ｖｄに基づく電流が流れるため、第１前段トランジスタ１１ａがオン状態に制御される。次いで、第１トランジスタ１１ｃと共にコンプリメンタリ回路を構成する第２トランジスタ１１ｄがオン状態に移行する。これにより、第２トランジスタ１１ｄが、先に第１トランジスタ１１ｃのオン状態のときに駆動電源Ｖｄによって充電されたコンデンサＣ１を第１ドライブ用トランス４の一次巻線４ａを介して短絡する。この際に、コンデンサＣ１の蓄積電荷が放電されることにより、第１ドライブ用トランス４の一次巻線４ａを電流Ｉ１がＳ方向に流れる結果、図５に示すように、第１ドライブ用トランス４の２つの二次巻線４ｂ，４ｃに第１ドライブ信号Ｓｄ１，Ｓｄ２が正電圧のパルス信号としてそれぞれ同じタイミングで誘起する。この場合、第１ドライブ信号Ｓｄ１，Ｓｄ２は、図４に示すように、第１スイッチング素子群６を構成する一対のＦＥＴ６ａ，６ｂの各ゲート端子に抵抗６ｃおよび抵抗６ｅを介してそれぞれ印加される。その結果、図５に示すように各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２がしきい値電圧Ｖｔｈを超えて、各ＦＥＴ６ａ，６ｂは同時にオン状態に移行する。
【０００５】
また、この期間では、第２制御信号Ｓｓ２が生成されないため、第２ドライブ回路３の第２前段トランジスタ２１ａはオン状態からオフ状態に移行し、第４トランジスタ２１ｄと共にコンプリメンタリ回路を構成する第３トランジスタ２１ｃがオフ状態からオン状態に移行する。したがって、コンデンサＣ２は、第２ドライブ用トランス５の一次巻線５ａを介して駆動電源Ｖｄによって充電される。この際に、一次巻線５ａをＶ方向に電流Ｉ２が流れる結果、図５に示すように、第２ドライブ用トランス５の２つの二次巻線５ｂ，５ｃに第２ドライブ信号Ｓｄ３，Ｓｄ４が負電圧のパルス信号としてそれぞれ誘起する。この場合、第２ドライブ信号Ｓｄ３，Ｓｄ４は、図４に示すように、第２スイッチング素子群７を構成する一対のＦＥＴ７ａ，７ｂの各ゲート端子に抵抗７ｃおよび抵抗７ｅを介してそれぞれ印加される。その結果、図５に示すように、各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４がしきい値電圧Ｖｔｈ未満となるため、各ＦＥＴ７ａ，７ｂは同時にオフ状態に移行する。以上のように、第１スイッチング素子群６がオン状態に移行し、第２スイッチング素子群７がオフ状態に移行する結果、入力直流Ｖｉが、直流カット用のコンデンサＣｃｕとメイントランス８の一次巻線８ａの直列回路に印加される。この入力直流Ｖｉの印加によって一次巻線８ａを電流Ｉ３がＷ方向に流れ、これにより、メイントランス８の二次巻線８ｂに交流電圧Ｖａｃが誘起する。次いで、整流平滑回路９のダイオードブリッジ９ａが交流電圧Ｖａｃを整流し、この整流した直流をコンデンサＣｏが平滑することにより、出力電圧Ｖｏが生成される。
【０００６】
次に、制御回路１０が第２制御信号Ｓｓ２（図５参照）を出力する。この際には、抵抗２１ｂを介して第２ドライブ回路３の第２前段トランジスタ２１ａに駆動電源Ｖｄに基づく電流が流れるため、第２前段トランジスタ２１ａがオン状態に制御される。したがって、第１制御信号Ｓｓ１の出力時とは逆に、第１ドライブ用トランス４の各二次巻線４ｂ，４ｃには、図５に示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２が負電圧のパルス信号としてそれぞれ誘起し、一対のＦＥＴ６ａ，６ｂは同時にオフ状態に移行する。一方、第２ドライブ用トランス５の各二次巻線５ｂ，５ｃには、同図に示すように、第２ドライブ信号Ｓｄ３，Ｓｄ４が正電圧のパルス信号としてそれぞれ誘起し、一対のＦＥＴ７ａ，７ｂがオン状態に移行する。したがって、入力直流Ｖｉは、オン状態に移行している一対のＦＥＴ７ａ，７ｂを介してメイントランス８の一次巻線８ａとコンデンサＣｃｕとの直列回路に印加され、これにより、一次巻線８ａを電流Ｉ３がＸ方向に流れて、メイントランス８の二次巻線８ｂに交流電圧Ｖａｃが誘起する。次いで、整流平滑回路９が、この交流電圧Ｖａｃを整流平滑して出力電圧Ｖｏを生成する。
【０００７】
【発明が解決しようとする課題】
ところが、この従来の電源装置５１には、以下の問題点がある。すなわち、一対のＦＥＴ６ａ，６ｂがオン状態に移行した際には、その瞬間に、図４に示すように、オフ状態の各ＦＥＴ７ａ，７ｂの各ゲート・ドレイン間寄生容量Ｃｄｇ３，Ｃｄｇ４を介して抵抗７ｄ，７ｆに電流Ｉ４，Ｉ５がそれぞれ流れ、これにより、各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４が一時的に上昇する（図５のＡ部分参照）。同様にして、各ＦＥＴ７ａ，７ｂがオン状態に移行したときも、図４に示すように、各ＦＥＴ６ａ，６ｂの各ゲート・ドレイン間寄生容量Ｃｄｇ１，Ｃｄｇ２を介してそれぞれの抵抗６ｄ，６ｆに電流Ｉ６，Ｉ７がそれぞれ流れ、これにより、各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２が一時的に上昇する（図５のＢ部分参照）。これらの場合、図５に示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２および第２ドライブ信号Ｓｄ３，Ｓｄ４のデューティ比が大きい（５０％に近い）場合には、ゲート電圧Ｖｇ１，Ｖｇ２およびゲート電圧Ｖｇ３，Ｖｇ４の各平均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが大きいために、各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２および各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４が正電圧まで達することがなく、オン状態に移行するためのしきい値電圧Ｖｔｈには到達しない。
【０００８】
ところが、図６に示すように、第１制御信号Ｓｓ１，Ｓｓ２（つまり、第１ドライブ信号Ｓｄ１，Ｓｄ２および第２ドライブ信号Ｓｄ３，Ｓｄ４）のデューティ比が小さい場合、ゲート電圧Ｖｇ１，Ｖｇ２およびゲート電圧Ｖｇ３，Ｖｇ４の各平均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが小さくなる。このため、一方のスイッチング素子群（例えば第１スイッチング素子群６）のＦＥＴ６ａ，６ｂがオン状態に移行したときに発生する他方のスイッチ素子群（例えば第２スイッチング素子群７）のＦＥＴ７ａ，７ｂに生じる上記ゲート電圧Ｖｇ３，Ｖｇ４の一時的な上昇がゼロボルトを超えてしきい値電圧Ｖｔｈを超える事態も発生する。このような場合には、各ＦＥＴ７ａ，７ｂが短時間ではあるがオン状態に移行する。このため、第１スイッチング素子群６と第２スイッチング素子群７とが同時にオン状態になって入力直流Ｖｉが短絡する結果、第１スイッチング素子群６（一対のＦＥＴ６ａ，６ｂ）および第２スイッチング素子群７（ＦＥＴ７ａ，７ｂ）の異常発熱およびこれに起因する損失が増加して、電源装置５１の効率が低下するという問題が生じる。
【０００９】
なお、上記問題は、第１制御信号Ｓｓ１，Ｓｓ２のデューティ比が小さくなることに起因して生じている。このため、整流平滑回路９におけるコンデンサＣｏの両端間にダミー抵抗（図示せず）を接続して最低出力電流を確保することで、第１制御信号Ｓｓ１，Ｓｓ２のデューティ比の極端な低下を回避して上記問題を解決することができる。しかしながら、ダミー抵抗を使用した場合、電源装置５１の効率が却って低下すると共にダミー抵抗に対する放熱処理が必要となるという他の問題が発生する。
【００１０】
本発明は、かかる問題点を解決すべくなされたものであり、変換効率を向上し得るスイッチング電源装置を提供することを主目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成すべく本発明に係るスイッチング電源装置は、互いのエミッタ端子が接続された一対のトランジスタで構成されると共に当該一対のトランジスタのうちの一方のトランジスタのコレクタ端子が正電圧ラインに接続され、かつ他方のトランジスタのコレクタ端子がグランドラインに接続されたコンプリメンタリ回路をそれぞれ備えた第１および第２ドライブ回路と、第１および第２ドライブ用トランスと、一端が前記第１ドライブ 用トランスの一次巻線の一端に接続されると共に他端が前記グランドラインに接続され、前記第１ドライブ回路における前記他方のトランジスタの前記エミッタ端子に他端が接続された当該一次巻線を介して当該第１ドライブ回路によって充放電される第１蓄電素子と、一端が前記第２ドライブ用トランスの一次巻線の一端に接続されると共に他端が前記グランドラインに接続され、前記第２ドライブ回路における前記他方のトランジスタの前記エミッタ端子に他端が接続された当該一次巻線を介して当該第２ドライブ回路によって充放電される第２蓄電素子と、前記第１ドライブ用トランスの二次巻線に誘起する第１ドライブ信号によってオン状態に移行する第１スイッチング素子群および前記第２ドライブ用トランスの二次巻線に誘起する第２ドライブ信号によってオン状態に移行する第２スイッチング素子群を有するブリッジ型スイッチング回路とを備え、前記第１ドライブ回路の前記他方のトランジスタは、交互に入力される第１および第２制御信号のうちの当該第１制御信号の入力時に前記第１蓄電素子の蓄積電荷に基づく電流を前記第１ドライブ用トランスの前記一次巻線に導通させることによって当該第１ドライブ用トランスの前記二次巻線に前記第１ドライブ信号を誘起させ、前記第１ドライブ回路の前記一方のトランジスタは、前記第１制御信号の無入力時に前記第１ドライブ用トランスの前記一次巻線を介して前記第１蓄電素子を蓄電し、前記第２ドライブ回路の前記他方のトランジスタは、前記第２制御信号の入力時に前記第２蓄電素子の蓄積電荷に基づく電流を前記第２ドライブ用トランスの前記一次巻線に導通させることによって当該第２ドライブ用トランスの前記二次巻線に前記第２ドライブ信号を誘起させ、前記第２ドライブ回路の前記一方のトランジスタは、前記第２制御信号の無入力時に前記第２ドライブ用トランスの前記一次巻線を介して前記第２蓄電素子を蓄電するスイッチング電源装置であって、前記第１ドライブ用トランスにおける前記一次巻線の他端と前記第２ドライブ用トランスにおける前記一次巻線の前記一端との間に接続された第３蓄電素子と、前記第１ドライブ用トランスにおける前記一次巻線の前記一端と前記第２ドライブ用トランスにおける前記一次巻線の他端との間に接続された第４蓄電素子とを備えているスイッチング電源装置。この発明において、ブリッジ型のスイッチング回路には、フルフルブリッジ型スイッチング回路、ハーフブリッジ型スイッチング回路、および非対称ブリッジ型スイッチング回路が含まれる。また、スイッチング素子群には、１または複数のスイッチング素子で構成される素子群や、スイッチング素子とコンデンサとで構成される素子群が含まれる。
【００１２】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係るスイッチング電源装置の好適な実施の形態について説明する。なお、従来の電源装置５１と同一の構成要素については、同一の符号を付して重複した説明を省略する。
【００１３】
スイッチング電源装置（以下、「電源装置」ともいう）１は、第１ドライブ回路２、第２ドライブ回路３、第１蓄電素子としてのコンデンサＣ１、第２蓄電素子としてのコンデンサＣ２、第３蓄電素子としてのコンデンサＣ３、第４蓄電素子としてのコンデンサＣ４、第１ドライブ用トランス４、第２ドライブ用トランス５、第１スイッチング素子群６、第２スイッチング素子群７、メイントランス８、整流平滑回路９および制御回路１０を備えている。
【００１４】
第１ドライブ回路２は、第１前段トランジスタ（ｎｐｎ型トランジスタ）１１ａ、抵抗１１ｂ、第１スイッチ素子としての第１トランジスタ（ｎｐｎ型トランジスタ）１１ｃ、および第２スイッチ素子としての第２トランジスタ（ｐｎｐ型トランジスタ）１１ｄを備えている。この場合、第１前段トランジスタ１１ａは、そのエミッタ端子が駆動電源Ｖｄのグランドラインに接続され、そのコレクタ端子が抵抗１１ｂを介して駆動電源Ｖｄの正電圧ラインに接続されている。第１トランジスタ１１ｃは、第２トランジスタ１１ｄと共にコンプリメンタリ回路を構成し、そのコレクタ端子が駆動電源Ｖｄの正電圧ラインに接続されている。また、第２トランジスタ１１ｄのコレクタ端子は、駆動電源Ｖｄのグランドラインに接続されている。さらに、各トランジス１１ｃ，１１ｄのベース端子は、第１前段トランジスタ１１ａのコレクタ端子に接続されて、各トランジス１１ｃ，１１ｄのエミッタ端子は、第１ドライブ用トランス４における一次巻線４ａの他端にそれぞれ接続されている。この構成により、第２トランジスタ１１ｄは、一次巻線４ａおよびコンデンサＣ１の直列回路に並列接続される。コンデンサＣ１は、その一端が第１ドライブ用トランス４における一次巻線４ａの一端に接続され、その他端が駆動電源Ｖｄのグランドラインに接続されている。なお、以下、各トランスの各巻線に関しては、「・」が付されている側の端部を一端と呼称し、「・」が付されていない側の端部を他端と呼称するものとする。
【００１５】
第２ドライブ回路３は、第２前段トランジスタ（ｎｐｎ型トランジスタ）２１ａ、抵抗２１ｂ、第３スイッチ素子としての第３トランジスタ（ｎｐｎ型トランジスタ）２１ｃ、および第４スイッチ素子としての第４トランジスタ（ｐｎｐ型トランジスタ）２１ｄを備え、第１ドライブ回路２と同一に構成されている。この場合、コンデンサＣ２は、その一端が第２ドライブ用トランス５における一次巻線５ａの一端に接続され、その他端が駆動電源Ｖｄのグランドラインに接続されている。
【００１６】
コンデンサＣ３は、第１ドライブ用トランス４における一次巻線４ａの他端と第２ドライブ用トランス５における一次巻線５ａの一端との間に接続されている。一方、コンデンサＣ４は、第１ドライブ用トランス４における一次巻線４ａの一端と第２ドライブ用トランス５における一次巻線５ａの他端との間に接続されている。
【００１７】
第１ドライブ用トランス４は、一次巻線４ａおよび２つの二次巻線４ｂ，４ｃを備えて形成され、第２ドライブ用トランス５は、一次巻線５ａおよび２つの二次巻線５ｂ，５ｃを備えて形成されている。
【００１８】
第１スイッチング素子群６および第２スイッチング素子群７は、コンデンサＣｃｕと共にブリッジ型のスイッチング回路（一例としてフルブリッジ型スイッチング回路）を構成し、交互にオン状態に移行する。この場合、第１スイッチング素子群６は、第５スイッチ素子としてのＦＥＴ６ａ、第６スイッチ素子としてのＦＥＴ６ｂ、および抵抗６ｃ，６ｄ，６ｅ，６ｆを備えている。また、第２スイッチング素子群７は、第７スイッチ素子としてのＦＥＴ７ａ、第８スイッチ素子としてのＦＥＴ７ｂ、および抵抗７ｃ，７ｄ，７ｅ，７ｆを備えている。また、ＦＥＴ６ａおよびＦＥＴ７ｂ、並びにＦＥＴ７ａおよびＦＥＴ６ｂはそれぞれ直列接続され、これらの直列接続されたＦＥＴ６ａ，７ｂとＦＥＴ７ａ，６ｂとが入力直流Ｖｉの正電圧ラインとグランドラインとの間に並列に接続されている。なお、各ＦＥＴは、すべてｎチャネル型のＦＥＴで構成されている。
【００１９】
また、ＦＥＴ６ａのソース端子は第１ドライブ用トランス４の二次巻線４ｂの他端に接続され、ＦＥＴ６ｂのソース端子は第１ドライブ用トランス４の二次巻線４ｃの他端に接続されている。抵抗６ｃは、その一端が一次巻線４ａに電流Ｉ１がＳ方向に流れたときに正電圧が誘起する二次巻線４ｂの一端に接続され、その他端がＦＥＴ６ａのゲート端子に接続されている。抵抗６ｄは、その一端がＦＥＴ６ａのゲート端子に接続され、その他端がＦＥＴ６ａのソース端子に接続されている。同様にして、抵抗６ｅは、その一端が一次巻線４ａに電流Ｉ１がＳ方向に流れたときに正電圧が誘起する二次巻線４ｃの一端に接続され、その他端がＦＥＴ６ｂのゲート端子に接続されている。抵抗６ｆは、その一端がＦＥＴ６ｂのゲート端子に接続され、その他端がＦＥＴ６ｂのソース端子に接続されている。
【００２０】
また、ＦＥＴ７ｂのソース端子は第２ドライブ用トランス５の二次巻線５ｂの他端に接続され、ＦＥＴ７ａのソース端子は第２ドライブ用トランス５の二次巻線５ｃの他端に接続されている。抵抗７ｃは、その一端が一次巻線５ａに電流Ｉ２がＵ方向に流れたときに正電圧が誘起する二次巻線５ｃの一端に接続され、その他端がＦＥＴ７ａのゲート端子に接続されている。抵抗７ｄは、その一端がＦＥＴ７ａのゲート端子に接続され、その他端がＦＥＴ７ａのソース端子に接続されている。同様に、抵抗７ｅは、その一端が一次巻線５ａに電流Ｉ２がＵ方向に流れたときに正電圧が誘起する二次巻線５ｂの一端に接続され、その他端がＦＥＴ７ｂのゲート端子に接続されている。抵抗７ｆは、その一端がＦＥＴ７ｂのゲート端子に接続され、その他端がＦＥＴ７ｂのソース端子に接続されている。さらに、ＦＥＴ６ｂのドレイン端子に接続されたＦＥＴ７ａのソース端子は、メイントランス８における一次巻線８ａの一端に接続されている。また、ＦＥＴ７ｂのドレイン端子に接続されたＦＥＴ６ａのソース端子は、コンデンサＣｃｕを介して一次巻線８ａの他端に接続されている。
【００２１】
メイントランス８は、一次巻線８ａおよび二次巻線８ｂを備えている。整流平滑回路９は、全波整流型のダイオードスタック９ａとコンデンサＣｏとを備えて構成されている。この場合、ダイオードスタック９ａはメイントランス８における二次巻線８ｂの両端間に誘起する交流電圧Ｖａｃを全波整流し、コンデンサＣｏは整流された直流電圧を平滑して出力電圧Ｖｏを生成する。制御回路１０は、出力電圧Ｖｏの電圧レベルを検出すると共に検出した電圧レベルに基づき、パルス幅制御を施した第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一周期で交互に生成して、第１前段トランジスタ１１ａのベース端子および第２前段トランジスタ２１ａのベース端子にそれぞれ出力する。
【００２２】
次に、電源装置１の動作について、図１〜３を参照して説明する。
【００２３】
この電源装置１では、制御回路１０が、出力電圧Ｖｏの電圧レベルに基づき、パルス幅を制御しつつ第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一周期で交互に生成して出力する。
【００２４】
最初に、第１制御信号Ｓｓ１が出力された際の動作について説明する。この際には、第１ドライブ回路２が、コンデンサＣ１に蓄積された電荷に対する放電動作を実行し、第２ドライブ回路３が、コンデンサＣ２に対する電荷の蓄積動作を実行する。
【００２５】
具体的には、第１ドライブ回路２では、第１制御信号Ｓｓ１（図２参照）を入力した際に、第１前段トランジスタ１１ａがオン状態に制御され、それに伴い、第１トランジスタ１１ｃがオフ状態に移行すると共に第２トランジスタ１１ｄがオン状態に移行する。この場合、コンデンサＣ１は、第１制御信号Ｓｓ１が出力されていない期間（本発明における第１制御信号の無入力時）において、オン状態に移行していた第１トランジスタ１１ｃを介して駆動電源Ｖｄに基づく電流で既に充電されている。したがって、第２トランジスタ１１ｄが一次巻線４ａを介してコンデンサＣ１を短絡することにより、コンデンサＣ１の蓄積電荷に基づく電流Ｉ１が、一次巻線４ａをＳ方向に向かって流れる（導通する）。この際に、第１ドライブ用トランス４の各二次巻線４ｂ，４ｃには、正電圧のパルス信号としての第１ドライブ信号Ｓｄ１，Ｓｄ２（図２参照）がそれぞれ同じタイミングで誘起する。この場合、第１ドライブ信号Ｓｄ１，Ｓｄ２は、抵抗６ｃ，６ｄおよび抵抗６ｅ，６ｆによってそれぞれ分圧されて、各ＦＥＴ６ａ，６ｂの各ゲート端子にそれぞれ印加される。したがって、図２に示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２の印加によって各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２がしきい値電圧Ｖｔｈを超えるため、各ＦＥＴ６ａ，６ｂは同時にオン状態に制御される。この際に、入力直流Ｖｉに基づく電流が、ＦＥＴ６ａ、コンデンサＣｃｕ、メイントランス８の一次巻線８ａ、およびＦＥＴ６ｂからなる経路を流れる。つまり、電流Ｉ３が一次巻線８ａをＷ方向の向きで流れ、これにより、二次巻線８ｂに交流電圧Ｖａｃが誘起する。
【００２６】
一方、第２ドライブ回路３では、第２制御信号Ｓｓ２が出力されていないため、第２前段トランジスタ２１ａがオフ状態に制御され、それに伴い、第３トランジスタ２１ｃがオン状態に移行し、第４トランジスタ２１ｄがオフ状態に移行している。したがって、オン状態の第３トランジスタ２１ｃおよび一次巻線５ａを介してコンデンサＣ２が駆動電源Ｖｄによって充電され、この際には、電流Ｉ２が一次巻線５ａをＶ方向の向きで流れる。この結果、第２ドライブ用トランス５では、この電流Ｉ２が一次巻線５ａをＶ方向に流れることに起因して、負電圧のパルス信号としての第２ドライブ信号Ｓｄ３，Ｓｄ４（図２参照）がそれぞれ同じタイミングで各二次巻線５ｂ，５ｃに誘起する。この際には、第２ドライブ信号Ｓｄ３，Ｓｄ４は、抵抗７ｃ，７ｄおよび抵抗７ｅ，７ｆによってそれぞれ分圧されて、各ＦＥＴ７ａ，７ｂの各ゲート端子にそれぞれ印加される。したがって、各ＦＥＴ７ａ，７ｂは、第２ドライブ信号Ｓｄ３，Ｓｄ４の印加によって各ゲート電圧Ｖｇ３，Ｖｇ４（図２参照）がゼロボルト以下（すなわちしきい値電圧Ｖｔｈ未満）に維持されるため、確実にオフ状態に制御される。
【００２７】
一方、各ＦＥＴ６ａ，６ｂがオン状態に制御された場合、その瞬間に、オフ状態に制御されている各ＦＥＴ７ａ，７ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ３，Ｃｄｇ４を介して抵抗７ｄ，７ｆに電流Ｉ４，Ｉ５がそれぞれ流れる。このため、各ＦＥＴ７ａ，７ｂのゲート電圧Ｖｇ３，Ｖｇ４が上昇しようとする。その一方、この電源装置１では、第１ドライブ回路２における第２トランジスタ１１ｄのエミッタ端子と第２ドライブ回路３における一次巻線５ａの一端とがコンデンサＣ３を介して接続されている。このため、第１制御信号Ｓｓ１の入力に従って第１ドライブ回路２によるコンデンサＣ１の放電動作が開始された際には、図１に示すように、電流Ｉｆ１が、第２ドライブ回路３の第３トランジスタ２１ｃ、第２ドライブ用トランス５の一次巻線５ａ、コンデンサＣ３および第１ドライブ回路２の第２トランジスタ１１ｄからなる経路で流れる。したがって、駆動電源Ｖｄから第３トランジスタ２１ｃを介して一次巻線５ａを流れる電流が、従来の電源装置５１の場合と比較して電流Ｉｆ１分だけ増加する。このため、図２のＣに示すように、第２ドライブ用トランス５の各二次巻線５ｂ，５ｃに誘起する第２ドライブ信号Ｓｄ３，Ｓｄ４の負電圧レベルが一時的に低下する。したがって、各ＦＥＴ７ａ，７ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ３，Ｃｄｇ４を流れる電流に起因する各ゲート電圧Ｖｇ３，Ｖｇ４の上昇が抑制される結果、各ＦＥＴ７ａ，７ｂは確実にオフ状態を維持する。
【００２８】
次いで、第２制御信号Ｓｓ２が出力された際には、第１制御信号Ｓｓ１の出力時とは逆に、第１ドライブ回路２が、コンデンサＣ１に対する電荷の蓄積動作を実行し、第２ドライブ回路３が、コンデンサＣ２に蓄積された電荷に対する放電動作を実行する。
【００２９】
具体的には、第２ドライブ回路３では、第２制御信号Ｓｓ２（図２参照）を入力した際に、第２前段トランジスタ２１ａがオン状態に制御され、それに伴い、第３トランジスタ２１ｃがオフ状態に移行すると共に第４トランジスタ２１ｄがオン状態に移行する。この場合、コンデンサＣ２は、第２制御信号Ｓｓ２が出力されていない期間（本発明における第２制御信号の無入力時）において、オン状態に移行していた第３トランジスタ２１ｃを介して駆動電源Ｖｄに基づく電流で既に充電されている。したがって、第４トランジスタ２１ｄが一次巻線５ａを介してコンデンサＣ２を短絡することにより、コンデンサＣ２の蓄積電荷に基づく電流Ｉ２が、一次巻線５ａをＵ方向に向かって流れる（導通する）。この際に、第２ドライブ用トランス５の各二次巻線５ｂ，５ｃには、正電圧のパルス信号としての第２ドライブ信号Ｓｄ３，Ｓｄ４（図２参照）がそれぞれ同じタイミングで誘起する。この場合、第２ドライブ信号Ｓｄ３，Ｓｄ４は、抵抗７ｃ，７ｄおよび抵抗７ｅ，７ｆによってそれぞれ分圧されて、各ＦＥＴ７ａ，７ｂの各ゲート端子にそれぞれ印加される。したがって、図２に示すように、第２ドライブ信号Ｓｄ３，Ｓｄ４の印加によって各ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４がしきい値電圧Ｖｔｈを超えるため、各ＦＥＴ７ａ，７ｂは同時にオン状態に制御される。この際に、入力直流Ｖｉに基づく電流が、ＦＥＴ７ａ、メイントランス８の一次巻線８ａ、コンデンサＣｃｕ、およびＦＥＴ７ｂからなる経路を流れる。つまり、電流Ｉ３が一次巻線８ａをＸ方向の向きで流れ、これにより、第１制御信号Ｓｓ１の出力時とは逆極性の交流電圧Ｖａｃが二次巻線８ｂに誘起する。
【００３０】
一方、第１ドライブ回路２では、第１制御信号Ｓｓ１が出力されていないため、第１前段トランジスタ１１ａがオフ状態に制御され、それに伴い、第１トランジスタ１１ｃがオン状態に移行し、第２トランジスタ１１ｄがオフ状態に移行している。したがって、オン状態の第１トランジスタ１１ｃおよび一次巻線４ａを介してコンデンサＣ１が駆動電源Ｖｄによって充電され、この際には、電流Ｉ１が一次巻線４ａをＴ方向の向きで流れる。この結果、第１ドライブ用トランス４では、この電流Ｉ１が一次巻線４ａをＴ方向に流れることに起因して、負電圧のパルス信号としての第１ドライブ信号Ｓｄ１，Ｓｄ２（図２参照）がそれぞれ同じタイミングで各二次巻線４ｂ，４ｃに誘起する。この際には、第１ドライブ信号Ｓｄ１，Ｓｄ２は、抵抗６ｃ，６ｄおよび抵抗６ｅ，６ｆによってそれぞれ分圧されて、各ＦＥＴ６ａ，６ｂの各ゲート端子にそれぞれ印加される。したがって、各ＦＥＴ６ａ，６ｂは、第１ドライブ信号Ｓｄ１，Ｓｄ２の印加によって各ゲート電圧Ｖｇ１，Ｖｇ２（図２参照）がゼロボルト以下（すなわちしきい値電圧Ｖｔｈ未満）に維持されるため、確実にオフ状態に制御される。
【００３１】
また、各ＦＥＴ７ａ，７ｂがオン状態に制御された場合、その瞬間に、オフ状態に制御されている各ＦＥＴ６ａ，６ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ１，Ｃｄｇ２を介して抵抗６ｆ，６ｄに電流Ｉ６，Ｉ７がそれぞれ流れる。このため、各ＦＥＴ６ａ，６ｂのゲート電圧Ｖｇ１，Ｖｇ２が上昇しようとする。その一方、この電源装置１では、第２ドライブ回路３における第４トランジスタ２１ｄのエミッタ端子と第１ドライブ回路２における一次巻線４ａの一端とがコンデンサＣ４を介して接続されている。このため、第２ドライブ回路３の入力に従って第２ドライブ回路３によるコンデンサＣ４の放電動作が開始された際には、図１に示すように、電流Ｉｆ２が、第１ドライブ回路２の第１トランジスタ１１ｃ、第１ドライブ用トランス４の一次巻線４ａ、コンデンサＣ４および第２ドライブ回路３の第４トランジスタ２１ｄからなる経路で流れる。したがって、駆動電源Ｖｄから第１トランジスタ１１ｃを介して一次巻線４ａを流れる電流が、従来の電源装置５１の場合と比較して電流Ｉｆ２分だけ増加する。このため、図２のＤに示すように、第１ドライブ用トランス４の各二次巻線４ｂ，４ｃに誘起する第１ドライブ信号Ｓｄ１，Ｓｄ２の負電圧レベルが一時的に低下する。したがって、各ＦＥＴ６ａ，６ｂの各ドレイン・ゲート間寄生容量Ｃｄｇ１，Ｃｄｇ２を流れる電流に起因する各ゲート電圧Ｖｇ１，Ｖｇ２の上昇が抑制される結果、各ＦＥＴ６ａ，６ｂは確実にオフ状態を維持する。
【００３２】
一方、整流平滑回路９では、ダイオードブリッジ９ａが交流電圧Ｖａｃを整流し、この整流した直流をコンデンサＣｏが平滑することにより、出力電圧Ｖｏが生成される。また、制御回路１０は、出力電圧Ｖｏの電圧レベルに応じて、第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅を制御することにより、出力電圧Ｖｏを所定の電圧に安定化する。
【００３３】
このように、この電源装置１によれば、第１ドライブ回路２と第２ドライブ回路３との間に２個のコンデンサＣ３，Ｃ４を接続するという簡易な構成要素を追加することにより、第１スイッチング素子群６および第２スイッチング素子群７の一方がオン状態に制御された際における他方のスイッチング素子群を構成する各スイッチ素子のゲート電圧（Ｖｇ１，Ｖｇ２またはＶｇ３，Ｖｇ４）の上昇を抑制することができる。このため、図２に示すように、第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が広く制御されているときは勿論のこと、図３に示すように、第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が狭く制御されて平均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが小さい場合であっても、同図Ｃ，Ｄに示すように、第１ドライブ信号Ｓｄ１，Ｓｄ２の負電圧レベルを一時的にさらに低下させることで、各ＦＥＴ（ＦＥＴ６ａ，６ｂまたはＦＥＴ７ａ，７ｂ）のゲート電圧（Ｖｇ１，Ｖｇ２またはＶｇ３，Ｖｇ４）を確実にしきい値電圧Ｖｔｈ未満に抑えることができる。したがって、他方のスイッチング素子群が瞬間的にオン状態に移行するのを有効に防止することができる。この結果、第１スイッチング素子群６と第２スイッチング素子群７との同時オン状態による入力直流Ｖｉの短絡に起因する第１スイッチング素子群６および第２スイッチング素子群７の異常発熱、およびこれに基づく損失の発生を確実に回避することができる。また、２つのコンデンサＣ３，Ｃ４を追加するだけでよく、部品追加による製品コストの上昇も最低限に抑えることができる。したがって、高効率かつ安価なスイッチング電源装置を構成することができる。
【００３４】
なお、本発明は、上記した電源装置１の構成に限らず、その構成を適宜変更することができる。例えば、各コンデンサＣ３，Ｃ４は、それぞれ１個のコンデンサで構成することもできるし、必要な耐圧や容量を確保するために、複数のコンデンサを直列または並列に接続して構成することもできる。また、一例として第１スイッチング素子群６および第２スイッチング素子群７をそれぞれ２つのスイッチ素子で構成することによってフルブリッジ型スイッチング回路を構成した例を挙げて説明したが、本発明はこれに限定されず、第１スイッチング素子群６および第２スイッチング素子群７をそれぞれ１つのスイッチ素子と１つのコンデンサとで構成してハーフブリッジ型スイッチング回路を構成することもできるし、第１スイッチング素子群６および第２スイッチング素子群７をそれぞれ１つのスイッチ素子で構成して非対称ブリッジ型スイッチング回路を構成することもできる。また、第１ドライブ回路２および第２ドライブ回路３は、トランジスタに代えてＦＥＴを用いた構成を採用してもよい等、各回路構成や構成部品を適宜変更することができる。
【００３５】
【発明の効果】
以上のように、本発明に係るスイッチング電源装置によれば、第１ドライブ用トランスにおける一次巻線の他端と第２ドライブ用トランスにおける一次巻線の一端との間に第３蓄電素子を接続し、第１ドライブ用トランスにおける一次巻線の一端と第２ドライブ用トランスにおける一次巻線の他端との間に第４蓄電素子を接続したことにより、簡易な構成でありながら、第１スイッチング素子群および第２スイッチング素子群の一方がオン状態に制御された際に他方がオン状態に移行するのを確実に防止することができる。このため、第１スイッチング素子群と第２スイッチング素子群とが共にオン状態となって入力直流を短絡することに起因する第１スイッチング素子群および第２スイッチング素子群の異常発熱、およびこれに基づく損失の発生を確実に回避することができる。また、簡易な構成であるため、部品追加による製品コストの上昇も最低限に抑えることができる。したがって、高効率かつ安価なスイッチング電源装置を構成することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係る電源装置１の回路図である。
【図２】 本発明の実施の形態に係る電源装置１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が広い場合）。
【図３】 本発明の実施の形態に係る電源装置１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が狭い場合）。
【図４】 従来の電源装置５１の回路図である。
【図５】 電源装置５１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が広い場合）。
【図６】 電源装置５１における各部の信号波形図である（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパルス幅が狭い場合）。
【符号の説明】
１ 電源装置
２ 第１ドライブ回路
３ 第２ドライブ回路
４ 第１ドライブ用トランス
４ａ 一次巻線
４ｂ，４ｃ 二次巻線
５ 第２ドライブ用トランス
５ａ 一次巻線
５ｂ，５ｃ 二次巻線
６ 第１スイッチング素子群
７ 第２スイッチング素子群
８ メイントランス
９ 整流平滑回路
１０ 制御回路
１１ｃ 第１トランジスタ（第１スイッチ素子）
１１ｄ 第２トランジスタ（第２スイッチ素子）
２１ｃ 第３トランジスタ（第３スイッチ素子）
２１ｄ 第４トランジスタ（第４スイッチ素子）
Ｃ１，Ｃ２，Ｃ３，Ｃ４ コンデンサ
Ｓｓ１ 第１制御信号
Ｓｓ２ 第２制御信号
Ｓｄ１，Ｓｄ２ 第１ドライブ信号
Ｓｄ３，Ｓｄ４ 第２ドライブ信号
Claims (1)
- 互いのエミッタ端子が接続された一対のトランジスタで構成されると共に当該一対のトランジスタのうちの一方のトランジスタのコレクタ端子が正電圧ラインに接続され、かつ他方のトランジスタのコレクタ端子がグランドラインに接続されたコンプリメンタリ回路をそれぞれ備えた第１および第２ドライブ回路と、第１および第２ドライブ用トランスと、一端が前記第１ドライブ用トランスの一次巻線の一端に接続されると共に他端が前記グランドラインに接続され、前記第１ドライブ回路における前記他方のトランジスタの前記エミッタ端子に他端が接続された当該一次巻線を介して当該第１ドライブ回路によって充放電される第１蓄電素子と、一端が前記第２ドライブ用トランスの一次巻線の一端に接続されると共に他端が前記グランドラインに接続され、前記第２ドライブ回路における前記他方のトランジスタの前記エミッタ端子に他端が接続された当該一次巻線を介して当該第２ドライブ回路によって充放電される第２蓄電素子と、前記第１ドライブ用トランスの二次巻線に誘起する第１ドライブ信号によってオン状態に移行する第１スイッチング素子群および前記第２ドライブ用トランスの二次巻線に誘起する第２ドライブ信号によってオン状態に移行する第２スイッチング素子群を有するブリッジ型スイッチング回路とを備え、前記第１ドライブ回路の前記他方のトランジスタは、交互に入力される第１および第２制御信号のうちの当該第１制御信号の入力時に前記第１蓄電素子の蓄積電荷に基づく電流を前記第１ドライブ用トランスの前記一次巻線に導通させることによって当該第１ドライブ用トランスの前記二次巻線に前記第１ドライブ信号を誘起させ、前記第１ドライブ回路の前記一方のトランジスタは、前記第１制御信号の無入力時に前記第１ドライブ用トランスの前記一次巻線を介して前記第１蓄電素子を蓄電し、前記第２ドライブ回路の前記他方のトランジスタは、前記第２制御信号の入力時に前記第２蓄電素子の蓄積電荷に基づく電流を前記第２ドライブ用トランスの前記一次巻線に導通させることによって当該第２ドライブ用トランスの前記二次巻線に前記第２ドライブ信号を誘起させ、前記第２ドライブ回路の前記一方のトランジスタは、前記第２制御信号の無入力時に前記第２ドライブ用トランスの前記一次巻線を介して前記第２蓄電素子を蓄電するスイッチング電源装置であって、
前記第１ドライブ用トランスにおける前記一次巻線の他端と前記第２ドライブ用トランスにおける前記一次巻線の前記一端との間に接続された第３蓄電素子と、前記第１ドライブ用トランスにおける前記一次巻線の前記一端と前記第２ドライブ用トランスにおける前記一次巻線の他端との間に接続された第４蓄電素子とを備えているスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001382415A JP4155492B2 (ja) | 2001-12-17 | 2001-12-17 | スイッチング電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001382415A JP4155492B2 (ja) | 2001-12-17 | 2001-12-17 | スイッチング電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003189609A JP2003189609A (ja) | 2003-07-04 |
| JP4155492B2 true JP4155492B2 (ja) | 2008-09-24 |
Family
ID=27592763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001382415A Expired - Fee Related JP4155492B2 (ja) | 2001-12-17 | 2001-12-17 | スイッチング電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4155492B2 (ja) |
-
2001
- 2001-12-17 JP JP2001382415A patent/JP4155492B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003189609A (ja) | 2003-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4735072B2 (ja) | スイッチング電源装置 | |
| JP2819932B2 (ja) | フォワードコンバータのｍｏｓｆｅｔ整流回路 | |
| JP3274431B2 (ja) | スイッチング電源装置 | |
| JP2000295841A (ja) | スイッチング電源装置 | |
| US6597587B1 (en) | Current driven synchronous rectifier with energy recovery using hysterisis driver | |
| JP2002153054A (ja) | スイッチング電源回路 | |
| JP4043321B2 (ja) | スイッチング電源装置 | |
| US6239993B1 (en) | Circuit associated with a power converter and method of operation thereof | |
| JP3139607B2 (ja) | 直流コンバータ装置 | |
| JP4155492B2 (ja) | スイッチング電源装置 | |
| JP3579677B2 (ja) | 同期整流型ｄｃ−ｄｃコンバータ | |
| US7099161B2 (en) | Converter with synchronous rectifier with ZVS | |
| JP2988405B2 (ja) | スイッチング電源回路 | |
| JP4201161B2 (ja) | スイッチング電源装置 | |
| JPH1118426A (ja) | スイッチング電源回路 | |
| JP2004519190A (ja) | スイッチング電源 | |
| JP3602079B2 (ja) | スイッチング電源回路 | |
| JP5093950B2 (ja) | 回生型スナバ回路 | |
| JPH0412665A (ja) | スイッチング電源装置 | |
| JP2740476B2 (ja) | Ｆｅｔ整流回路 | |
| JP5042880B2 (ja) | スイッチング電源装置 | |
| JP3490327B2 (ja) | スイッチング電源装置 | |
| JP3429420B2 (ja) | スイッチング電源 | |
| JP2004040901A (ja) | 絶縁型電源装置 | |
| JP3619116B2 (ja) | フライバック・コンバータにおける同期整流器の駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041201 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080418 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080624 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080704 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |