JP2003189609A - スイッチング電源装置 - Google Patents

Abstract

(57)【要約】 【課題】 変換効率を向上し得るスイッチング電源装置
を提供する。 【解決手段】 トランス４の一次巻線４ａの一端および
ドライブ回路２の間に接続されて一次巻線４ａを介して
充放電されるコンデンサＣ１と、トランス５の一次巻線
５ａの一端およびドライブ回路３の間に接続されて一次
巻線５ａを介して充放電されるコンデンサＣ２と、コン
デンサＣ１の放電時に一次巻線４ａに流れる電流に基づ
いてその二次巻線４ｂ，４ｃに誘起するドライブ信号Ｓ
ｄ１によってオンするスイッチング素子群６およびコン
デンサＣ２の放電時に一次巻線５ａに流れる電流に基づ
いてその二次巻線５ｂ，５ｃに誘起するドライブ信号Ｓ
ｄ２によってオンするスイッチング素子群７とを備え、
一次巻線４ａの他端と一次巻線５ａの一端との間に接続
されたコンデンサＣ３と、一次巻線４ａの一端と一次巻
線５ａの他端との間に接続されたコンデンサＣ４とを備
えている。

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、いわゆるブリッジ
型のスイッチング回路を備えたスイッチング電源装置に
関するものである。 【０００２】 【従来の技術】この種のスイッチング電源装置として、
図４に示す電源装置５１が従来から知られている。この
電源装置５１は、第１ドライブ回路２、第２ドライブ回
路３、コンデンサＣ１、コンデンサＣ２、第１ドライブ
用トランス４、第２ドライブ用トランス５、第１スイッ
チング素子群６、第２スイッチング素子群７、メイント
ランス８、整流平滑回路９および制御回路１０を備えて
いる。なお、コンデンサＣｉは入力直流Ｖｉに重畳する
高周波ノイズを低減するバイパスコンデンサとして機能
する。 【０００３】この電源装置５１では、制御回路１０が、
整流平滑回路９によって生成された出力電圧Ｖｏの電圧
レベルを検出すると共に、検出した電圧レベルに基づい
てパルス幅制御を施した第１制御信号Ｓｓ１および第２
制御信号Ｓｓ２を同一周期で交互に生成して第１ドライ
ブ回路２および第２ドライブ回路３に出力することによ
り、出力電圧Ｖｏの電圧レベルを所定レベルに維持す
る。 【０００４】具体的には、この電源装置５１では、制御
回路１０が第１制御信号Ｓｓ１（図５参照）を出力す
る。この際には、抵抗１１ｂを介して第１ドライブ回路
２の第１前段トランジスタ１１ａに駆動電源Ｖｄに基づ
く電流が流れるため、第１前段トランジスタ１１ａがオ
ン状態に制御される。次いで、第１トランジスタ１１ｃ
と共にコンプリメンタリ回路を構成する第２トランジス
タ１１ｄがオン状態に移行する。これにより、第２トラ
ンジスタ１１ｄが、先に第１トランジスタ１１ｃのオン
状態のときに駆動電源Ｖｄによって充電されたコンデン
サＣ１を第１ドライブ用トランス４の一次巻線４ａを介
して短絡する。この際に、コンデンサＣ１の蓄積電荷が
放電されることにより、第１ドライブ用トランス４の一
次巻線４ａを電流Ｉ１がＳ方向に流れる結果、図５に示
すように、第１ドライブ用トランス４の２つの二次巻線
４ｂ，４ｃに第１ドライブ信号Ｓｄ１，Ｓｄ２が正電圧
のパルス信号としてそれぞれ同じタイミングで誘起す
る。この場合、第１ドライブ信号Ｓｄ１，Ｓｄ２は、図
４に示すように、第１スイッチング素子群６を構成する
一対のＦＥＴ６ａ，６ｂの各ゲート端子に抵抗６ｃおよ
び抵抗６ｅを介してそれぞれ印加される。その結果、図
５に示すように各ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ
１，Ｖｇ２がしきい値電圧Ｖｔｈを超えて、各ＦＥＴ６
ａ，６ｂは同時にオン状態に移行する。 【０００５】また、この期間では、第２制御信号Ｓｓ２
が生成されないため、第２ドライブ回路３の第２前段ト
ランジスタ２１ａはオン状態からオフ状態に移行し、第
４トランジスタ２１ｄと共にコンプリメンタリ回路を構
成する第３トランジスタ２１ｃがオフ状態からオン状態
に移行する。したがって、コンデンサＣ２は、第２ドラ
イブ用トランス５の一次巻線５ａを介して駆動電源Ｖｄ
によって充電される。この際に、一次巻線５ａをＶ方向
に電流Ｉ２が流れる結果、図５に示すように、第２ドラ
イブ用トランス５の２つの二次巻線５ｂ，５ｃに第２ド
ライブ信号Ｓｄ３，Ｓｄ４が負電圧のパルス信号として
それぞれ誘起する。この場合、第２ドライブ信号Ｓｄ
３，Ｓｄ４は、図４に示すように、第２スイッチング素
子群７を構成する一対のＦＥＴ７ａ，７ｂの各ゲート端
子に抵抗７ｃおよび抵抗７ｅを介してそれぞれ印加され
る。その結果、図５に示すように、各ＦＥＴ７ａ，７ｂ
の各ゲート電圧Ｖｇ３，Ｖｇ４がしきい値電圧Ｖｔｈ未
満となるため、各ＦＥＴ７ａ，７ｂは同時にオフ状態に
移行する。以上のように、第１スイッチング素子群６が
オン状態に移行し、第２スイッチング素子群７がオフ状
態に移行する結果、入力直流Ｖｉが、直流カット用のコ
ンデンサＣｃｕとメイントランス８の一次巻線８ａの直
列回路に印加される。この入力直流Ｖｉの印加によって
一次巻線８ａを電流Ｉ３がＷ方向に流れ、これにより、
メイントランス８の二次巻線８ｂに交流電圧Ｖａｃが誘
起する。次いで、整流平滑回路９のダイオードブリッジ
９ａが交流電圧Ｖａｃを整流し、この整流した直流をコ
ンデンサＣｏが平滑することにより、出力電圧Ｖｏが生
成される。 【０００６】次に、制御回路１０が第２制御信号Ｓｓ２
（図５参照）を出力する。この際には、抵抗２１ｂを介
して第２ドライブ回路３の第２前段トランジスタ２１ａ
に駆動電源Ｖｄに基づく電流が流れるため、第２前段ト
ランジスタ２１ａがオン状態に制御される。したがっ
て、第１制御信号Ｓｓ１の出力時とは逆に、第１ドライ
ブ用トランス４の各二次巻線４ｂ，４ｃには、図５に示
すように、第１ドライブ信号Ｓｄ１，Ｓｄ２が負電圧の
パルス信号としてそれぞれ誘起し、一対のＦＥＴ６ａ，
６ｂは同時にオフ状態に移行する。一方、第２ドライブ
用トランス５の各二次巻線５ｂ，５ｃには、同図に示す
ように、第２ドライブ信号Ｓｄ３，Ｓｄ４が正電圧のパ
ルス信号としてそれぞれ誘起し、一対のＦＥＴ７ａ，７
ｂがオン状態に移行する。したがって、入力直流Ｖｉ
は、オン状態に移行している一対のＦＥＴ７ａ，７ｂを
介してメイントランス８の一次巻線８ａとコンデンサＣ
ｃｕとの直列回路に印加され、これにより、一次巻線８
ａを電流Ｉ３がＸ方向に流れて、メイントランス８の二
次巻線８ｂに交流電圧Ｖａｃが誘起する。次いで、整流
平滑回路９が、この交流電圧Ｖａｃを整流平滑して出力
電圧Ｖｏを生成する。 【０００７】 【発明が解決しようとする課題】ところが、この従来の
電源装置５１には、以下の問題点がある。すなわち、一
対のＦＥＴ６ａ，６ｂがオン状態に移行した際には、そ
の瞬間に、図４に示すように、オフ状態の各ＦＥＴ７
ａ，７ｂの各ゲート・ドレイン間寄生容量Ｃｄｇ３，Ｃ
ｄｇ４を介して抵抗７ｄ，７ｆに電流Ｉ４，Ｉ５がそれ
ぞれ流れ、これにより、各ＦＥＴ７ａ，７ｂの各ゲート
電圧Ｖｇ３，Ｖｇ４が一時的に上昇する（図５のＡ部分
参照）。同様にして、各ＦＥＴ７ａ，７ｂがオン状態に
移行したときも、図４に示すように、各ＦＥＴ６ａ，６
ｂの各ゲート・ドレイン間寄生容量Ｃｄｇ１，Ｃｄｇ２
を介してそれぞれの抵抗６ｄ，６ｆに電流Ｉ６，Ｉ７が
それぞれ流れ、これにより、各ＦＥＴ６ａ，６ｂの各ゲ
ート電圧Ｖｇ１，Ｖｇ２が一時的に上昇する（図５のＢ
部分参照）。これらの場合、図５に示すように、第１ド
ライブ信号Ｓｄ１，Ｓｄ２および第２ドライブ信号Ｓｄ
３，Ｓｄ４のデューティ比が大きい（５０％に近い）場
合には、ゲート電圧Ｖｇ１，Ｖｇ２およびゲート電圧Ｖ
ｇ３，Ｖｇ４の各平均レベルＶａｖｅ（ゼロ電位）と負
電圧Ｖｎｅとの電圧差Ｖｄｅｆが大きいために、各ＦＥ
Ｔ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２および各Ｆ
ＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４が正電圧
まで達することがなく、オン状態に移行するためのしき
い値電圧Ｖｔｈには到達しない。 【０００８】ところが、図６に示すように、第１制御信
号Ｓｓ１，Ｓｓ２（つまり、第１ドライブ信号Ｓｄ１，
Ｓｄ２および第２ドライブ信号Ｓｄ３，Ｓｄ４）のデュ
ーティ比が小さい場合、ゲート電圧Ｖｇ１，Ｖｇ２およ
びゲート電圧Ｖｇ３，Ｖｇ４の各平均レベルＶａｖｅ
（ゼロ電位）と負電圧Ｖｎｅとの電圧差Ｖｄｅｆが小さ
くなる。このため、一方のスイッチング素子群（例えば
第１スイッチング素子群６）のＦＥＴ６ａ，６ｂがオン
状態に移行したときに発生する他方のスイッチ素子群
（例えば第２スイッチング素子群７）のＦＥＴ７ａ，７
ｂに生じる上記ゲート電圧Ｖｇ３，Ｖｇ４の一時的な上
昇がゼロボルトを超えてしきい値電圧Ｖｔｈを超える事
態も発生する。このような場合には、各ＦＥＴ７ａ，７
ｂが短時間ではあるがオン状態に移行する。このため、
第１スイッチング素子群６と第２スイッチング素子群７
とが同時にオン状態になって入力直流Ｖｉが短絡する結
果、第１スイッチング素子群６（一対のＦＥＴ６ａ，６
ｂ）および第２スイッチング素子群７（ＦＥＴ７ａ，７
ｂ）の異常発熱およびこれに起因する損失が増加して、
電源装置５１の効率が低下するという問題が生じる。 【０００９】なお、上記問題は、第１制御信号Ｓｓ１，
Ｓｓ２のデューティ比が小さくなることに起因して生じ
ている。このため、整流平滑回路９におけるコンデンサ
Ｃｏの両端間にダミー抵抗（図示せず）を接続して最低
出力電流を確保することで、第１制御信号Ｓｓ１，Ｓｓ
２のデューティ比の極端な低下を回避して上記問題を解
決することができる。しかしながら、ダミー抵抗を使用
した場合、電源装置５１の効率が却って低下すると共に
ダミー抵抗に対する放熱処理が必要となるという他の問
題が発生する。 【００１０】本発明は、かかる問題点を解決すべくなさ
れたものであり、変換効率を向上し得るスイッチング電
源装置を提供することを主目的とする。 【００１１】 【課題を解決するための手段】上記目的を達成すべく本
発明に係るスイッチング電源装置は、第１および第２ド
ライブ回路と、第１および第２ドライブ用トランスと、
前記第１ドライブ用トランスにおける一次巻線の一端お
よび前記第１ドライブ回路の間に接続されて当該第１ド
ライブ回路によって当該一次巻線を介して充放電される
第１蓄電素子と、前記第２ドライブ用トランスにおける
一次巻線の一端および前記第２ドライブ回路の間に接続
されて当該第２ドライブ回路によって当該一次巻線を介
して充放電される第２蓄電素子と、前記第１蓄電素子の
放電時に前記第１ドライブ用トランスの前記一次巻線に
流れる電流に基づいて当該第１ドライブ用トランスの二
次巻線に誘起する第１ドライブ信号によってオン状態に
移行する第１スイッチング素子群および前記第２蓄電素
子の放電時に前記第２ドライブ用トランスの前記一次巻
線に流れる電流に基づいて当該第２ドライブ用トランス
の二次巻線に誘起する第２ドライブ信号によってオン状
態に移行する第２スイッチング素子群を有するブリッジ
型スイッチング回路とを備えたスイッチング電源装置で
あって、前記第１ドライブ用トランスにおける前記一次
巻線の他端と前記第２ドライブ用トランスにおける前記
一次巻線の前記一端との間に接続された第３蓄電素子
と、前記第１ドライブ用トランスにおける前記一次巻線
の前記一端と前記第２ドライブ用トランスにおける前記
一次巻線の他端との間に接続された第４蓄電素子とを備
えている。この発明において、ブリッジ型のスイッチン
グ回路には、フルフルブリッジ型スイッチング回路、ハ
ーフブリッジ型スイッチング回路、および非対称ブリッ
ジ型スイッチング回路が含まれる。また、スイッチング
素子群には、１または複数のスイッチング素子で構成さ
れる素子群や、スイッチング素子とコンデンサとで構成
される素子群が含まれる。 【００１２】この場合、本発明に係るスイッチング電源
装置としては、交互に入力される第１および第２制御信
号のうちの当該第１制御信号が入力されたときに第１ド
ライブ用トランスの一次巻線に電流を導通させることに
よって当該第１ドライブ用トランスの二次巻線に第１ド
ライブ信号を誘起させる第１ドライブ回路と、前記第２
制御信号が入力されたときに第２ドライブ用トランスの
一次巻線に電流を導通させることによって当該第２ドラ
イブ用トランスの二次巻線に第２ドライブ信号を誘起さ
せる第２ドライブ回路と、前記第１ドライブ用トランス
における前記一次巻線の一端にその一端が接続された第
１蓄電素子と、前記第２ドライブ用トランスにおける前
記一次巻線の一端にその一端が接続された第２蓄電素子
と、前記誘起した第１ドライブ信号を入力してオン状態
に移行する第１スイッチング素子群および前記誘起した
第２ドライブ信号を入力してオン状態に移行する第２ス
イッチング素子群が交互にオン状態に移行することによ
ってメイントランスの一次巻線に入力直流を供給して当
該メイントランスの二次巻線に交流電圧を誘起させるブ
リッジ型のスイッチング回路とを備え、前記第１ドライ
ブ回路は、前記第１制御信号の無入力時に前記第１ドラ
イブ用トランスにおける前記一次巻線の他端側から当該
一次巻線を介して前記第１蓄電素子を蓄電する第１スイ
ッチ素子と、前記第１ドライブ用トランスの前記一次巻
線および前記第１蓄電素子の直列回路に並列接続される
と共に前記第１制御信号の入力時に当該第１蓄電素子の
蓄積電荷に基づく電流を当該一次巻線に導通させること
によって当該第１ドライブ用トランスの前記二次巻線に
前記第１ドライブ信号を誘起させる第２スイッチ素子と
を備えて構成され、前記第２ドライブ回路は、前記第２
制御信号の無入力時に前記第２ドライブ用トランスにお
ける前記一次巻線の他端側から当該一次巻線を介して前
記第２蓄電素子を蓄電する第３スイッチ素子と、前記第
２ドライブ用トランスの前記一次巻線および前記第２蓄
電素子の直列回路に並列接続されると共に前記第２制御
信号の入力時に当該第２蓄電素子の蓄積電荷に基づく電
流を当該一次巻線に導通させることによって当該第２ド
ライブ用トランスの前記二次巻線に前記第２ドライブ信
号を誘起させる第４スイッチ素子とを備えて構成された
スイッチング電源装置であるのが好ましい。 【００１３】 【発明の実施の形態】以下、添付図面を参照して、本発
明に係るスイッチング電源装置の好適な実施の形態につ
いて説明する。なお、従来の電源装置５１と同一の構成
要素については、同一の符号を付して重複した説明を省
略する。 【００１４】スイッチング電源装置（以下、「電源装
置」ともいう）１は、第１ドライブ回路２、第２ドライ
ブ回路３、第１蓄電素子としてのコンデンサＣ１、第２
蓄電素子としてのコンデンサＣ２、第３蓄電素子として
のコンデンサＣ３、第４蓄電素子としてのコンデンサＣ
４、第１ドライブ用トランス４、第２ドライブ用トラン
ス５、第１スイッチング素子群６、第２スイッチング素
子群７、メイントランス８、整流平滑回路９および制御
回路１０を備えている。 【００１５】第１ドライブ回路２は、第１前段トランジ
スタ（ｎｐｎ型トランジスタ）１１ａ、抵抗１１ｂ、第
１スイッチ素子としての第１トランジスタ（ｎｐｎ型ト
ランジスタ）１１ｃ、および第２スイッチ素子としての
第２トランジスタ（ｐｎｐ型トランジスタ）１１ｄを備
えている。この場合、第１前段トランジスタ１１ａは、
そのエミッタ端子が駆動電源Ｖｄのグランドラインに接
続され、そのコレクタ端子が抵抗１１ｂを介して駆動電
源Ｖｄの正電圧ラインに接続されている。第１トランジ
スタ１１ｃは、第２トランジスタ１１ｄと共にコンプリ
メンタリ回路を構成し、そのコレクタ端子が駆動電源Ｖ
ｄの正電圧ラインに接続されている。また、第２トラン
ジスタ１１ｄのコレクタ端子は、駆動電源Ｖｄのグラン
ドラインに接続されている。さらに、各トランジス１１
ｃ，１１ｄのベース端子は、第１前段トランジスタ１１
ａのコレクタ端子に接続されて、各トランジス１１ｃ，
１１ｄのエミッタ端子は、第１ドライブ用トランス４に
おける一次巻線４ａの他端にそれぞれ接続されている。
この構成により、第２トランジスタ１１ｄは、一次巻線
４ａおよびコンデンサＣ１の直列回路に並列接続され
る。コンデンサＣ１は、その一端が第１ドライブ用トラ
ンス４における一次巻線４ａの一端に接続され、その他
端が駆動電源Ｖｄのグランドラインに接続されている。
なお、以下、各トランスの各巻線に関しては、「・」が
付されている側の端部を一端と呼称し、「・」が付され
ていない側の端部を他端と呼称するものとする。 【００１６】第２ドライブ回路３は、第２前段トランジ
スタ（ｎｐｎ型トランジスタ）２１ａ、抵抗２１ｂ、第
３スイッチ素子としての第３トランジスタ（ｎｐｎ型ト
ランジスタ）２１ｃ、および第４スイッチ素子としての
第４トランジスタ（ｐｎｐ型トランジスタ）２１ｄを備
え、第１ドライブ回路２と同一に構成されている。この
場合、コンデンサＣ２は、その一端が第２ドライブ用ト
ランス５における一次巻線５ａの一端に接続され、その
他端が駆動電源Ｖｄのグランドラインに接続されてい
る。 【００１７】コンデンサＣ３は、第１ドライブ用トラン
ス４における一次巻線４ａの他端と第２ドライブ用トラ
ンス５における一次巻線５ａの一端との間に接続されて
いる。一方、コンデンサＣ４は、第１ドライブ用トラン
ス４における一次巻線４ａの一端と第２ドライブ用トラ
ンス５における一次巻線５ａの他端との間に接続されて
いる。 【００１８】第１ドライブ用トランス４は、一次巻線４
ａおよび２つの二次巻線４ｂ，４ｃを備えて形成され、
第２ドライブ用トランス５は、一次巻線５ａおよび２つ
の二次巻線５ｂ，５ｃを備えて形成されている。 【００１９】第１スイッチング素子群６および第２スイ
ッチング素子群７は、コンデンサＣｃｕと共にブリッジ
型のスイッチング回路（一例としてフルブリッジ型スイ
ッチング回路）を構成し、交互にオン状態に移行する。
この場合、第１スイッチング素子群６は、第５スイッチ
素子としてのＦＥＴ６ａ、第６スイッチ素子としてのＦ
ＥＴ６ｂ、および抵抗６ｃ，６ｄ，６ｅ，６ｆを備えて
いる。また、第２スイッチング素子群７は、第７スイッ
チ素子としてのＦＥＴ７ａ、第８スイッチ素子としての
ＦＥＴ７ｂ、および抵抗７ｃ，７ｄ，７ｅ，７ｆを備え
ている。また、ＦＥＴ６ａおよびＦＥＴ７ｂ、並びにＦ
ＥＴ７ａおよびＦＥＴ６ｂはそれぞれ直列接続され、こ
れらの直列接続されたＦＥＴ６ａ，７ｂとＦＥＴ７ａ，
６ｂとが入力直流Ｖｉの正電圧ラインとグランドライン
との間に並列に接続されている。なお、各ＦＥＴは、す
べてｎチャネル型のＦＥＴで構成されている。 【００２０】また、ＦＥＴ６ａのソース端子は第１ドラ
イブ用トランス４の二次巻線４ｂの他端に接続され、Ｆ
ＥＴ６ｂのソース端子は第１ドライブ用トランス４の二
次巻線４ｃの他端に接続されている。抵抗６ｃは、その
一端が一次巻線４ａに電流Ｉ１がＳ方向に流れたときに
正電圧が誘起する二次巻線４ｂの一端に接続され、その
他端がＦＥＴ６ａのゲート端子に接続されている。抵抗
６ｄは、その一端がＦＥＴ６ａのゲート端子に接続さ
れ、その他端がＦＥＴ６ａのソース端子に接続されてい
る。同様にして、抵抗６ｅは、その一端が一次巻線４ａ
に電流Ｉ１がＳ方向に流れたときに正電圧が誘起する二
次巻線４ｃの一端に接続され、その他端がＦＥＴ６ｂの
ゲート端子に接続されている。抵抗６ｆは、その一端が
ＦＥＴ６ｂのゲート端子に接続され、その他端がＦＥＴ
６ｂのソース端子に接続されている。 【００２１】また、ＦＥＴ７ｂのソース端子は第２ドラ
イブ用トランス５の二次巻線５ｂの他端に接続され、Ｆ
ＥＴ７ａのソース端子は第２ドライブ用トランス５の二
次巻線５ｃの他端に接続されている。抵抗７ｃは、その
一端が一次巻線５ａに電流Ｉ２がＵ方向に流れたときに
正電圧が誘起する二次巻線５ｃの一端に接続され、その
他端がＦＥＴ７ａのゲート端子に接続されている。抵抗
７ｄは、その一端がＦＥＴ７ａのゲート端子に接続さ
れ、その他端がＦＥＴ７ａのソース端子に接続されてい
る。同様に、抵抗７ｅは、その一端が一次巻線５ａに電
流Ｉ２がＵ方向に流れたときに正電圧が誘起する二次巻
線５ｂの一端に接続され、その他端がＦＥＴ７ｂのゲー
ト端子に接続されている。抵抗７ｆは、その一端がＦＥ
Ｔ７ｂのゲート端子に接続され、その他端がＦＥＴ７ｂ
のソース端子に接続されている。さらに、ＦＥＴ６ｂの
ドレイン端子に接続されたＦＥＴ７ａのソース端子は、
メイントランス８における一次巻線８ａの一端に接続さ
れている。また、ＦＥＴ７ｂのドレイン端子に接続され
たＦＥＴ６ａのソース端子は、コンデンサＣｃｕを介し
て一次巻線８ａの他端に接続されている。 【００２２】メイントランス８は、一次巻線８ａおよび
二次巻線８ｂを備えている。整流平滑回路９は、全波整
流型のダイオードスタック９ａとコンデンサＣｏとを備
えて構成されている。この場合、ダイオードスタック９
ａはメイントランス８における二次巻線８ｂの両端間に
誘起する交流電圧Ｖａｃを全波整流し、コンデンサＣｏ
は整流された直流電圧を平滑して出力電圧Ｖｏを生成す
る。制御回路１０は、出力電圧Ｖｏの電圧レベルを検出
すると共に検出した電圧レベルに基づき、パルス幅制御
を施した第１制御信号Ｓｓ１および第２制御信号Ｓｓ２
を同一周期で交互に生成して、第１前段トランジスタ１
１ａのベース端子および第２前段トランジスタ２１ａの
ベース端子にそれぞれ出力する。 【００２３】次に、電源装置１の動作について、図１〜
３を参照して説明する。 【００２４】この電源装置１では、制御回路１０が、出
力電圧Ｖｏの電圧レベルに基づき、パルス幅を制御しつ
つ第１制御信号Ｓｓ１および第２制御信号Ｓｓ２を同一
周期で交互に生成して出力する。 【００２５】最初に、第１制御信号Ｓｓ１が出力された
際の動作について説明する。この際には、第１ドライブ
回路２が、コンデンサＣ１に蓄積された電荷に対する放
電動作を実行し、第２ドライブ回路３が、コンデンサＣ
２に対する電荷の蓄積動作を実行する。 【００２６】具体的には、第１ドライブ回路２では、第
１制御信号Ｓｓ１（図２参照）を入力した際に、第１前
段トランジスタ１１ａがオン状態に制御され、それに伴
い、第１トランジスタ１１ｃがオフ状態に移行すると共
に第２トランジスタ１１ｄがオン状態に移行する。この
場合、コンデンサＣ１は、第１制御信号Ｓｓ１が出力さ
れていない期間（本発明における第１制御信号の無入力
時）において、オン状態に移行していた第１トランジス
タ１１ｃを介して駆動電源Ｖｄに基づく電流で既に充電
されている。したがって、第２トランジスタ１１ｄが一
次巻線４ａを介してコンデンサＣ１を短絡することによ
り、コンデンサＣ１の蓄積電荷に基づく電流Ｉ１が、一
次巻線４ａをＳ方向に向かって流れる（導通する）。こ
の際に、第１ドライブ用トランス４の各二次巻線４ｂ，
４ｃには、正電圧のパルス信号としての第１ドライブ信
号Ｓｄ１，Ｓｄ２（図２参照）がそれぞれ同じタイミン
グで誘起する。この場合、第１ドライブ信号Ｓｄ１，Ｓ
ｄ２は、抵抗６ｃ，６ｄおよび抵抗６ｅ，６ｆによって
それぞれ分圧されて、各ＦＥＴ６ａ，６ｂの各ゲート端
子にそれぞれ印加される。したがって、図２に示すよう
に、第１ドライブ信号Ｓｄ１，Ｓｄ２の印加によって各
ＦＥＴ６ａ，６ｂの各ゲート電圧Ｖｇ１，Ｖｇ２がしき
い値電圧Ｖｔｈを超えるため、各ＦＥＴ６ａ，６ｂは同
時にオン状態に制御される。この際に、入力直流Ｖｉに
基づく電流が、ＦＥＴ６ａ、コンデンサＣｃｕ、メイン
トランス８の一次巻線８ａ、およびＦＥＴ６ｂからなる
経路を流れる。つまり、電流Ｉ３が一次巻線８ａをＷ方
向の向きで流れ、これにより、二次巻線８ｂに交流電圧
Ｖａｃが誘起する。 【００２７】一方、第２ドライブ回路３では、第２制御
信号Ｓｓ２が出力されていないため、第２前段トランジ
スタ２１ａがオフ状態に制御され、それに伴い、第３ト
ランジスタ２１ｃがオン状態に移行し、第４トランジス
タ２１ｄがオフ状態に移行している。したがって、オン
状態の第３トランジスタ２１ｃおよび一次巻線５ａを介
してコンデンサＣ２が駆動電源Ｖｄによって充電され、
この際には、電流Ｉ２が一次巻線５ａをＶ方向の向きで
流れる。この結果、第２ドライブ用トランス５では、こ
の電流Ｉ２が一次巻線５ａをＶ方向に流れることに起因
して、負電圧のパルス信号としての第２ドライブ信号Ｓ
ｄ３，Ｓｄ４（図２参照）がそれぞれ同じタイミングで
各二次巻線５ｂ，５ｃに誘起する。この際には、第２ド
ライブ信号Ｓｄ３，Ｓｄ４は、抵抗７ｃ，７ｄおよび抵
抗７ｅ，７ｆによってそれぞれ分圧されて、各ＦＥＴ７
ａ，７ｂの各ゲート端子にそれぞれ印加される。したが
って、各ＦＥＴ７ａ，７ｂは、第２ドライブ信号Ｓｄ
３，Ｓｄ４の印加によって各ゲート電圧Ｖｇ３，Ｖｇ４
（図２参照）がゼロボルト以下（すなわちしきい値電圧
Ｖｔｈ未満）に維持されるため、確実にオフ状態に制御
される。 【００２８】一方、各ＦＥＴ６ａ，６ｂがオン状態に制
御された場合、その瞬間に、オフ状態に制御されている
各ＦＥＴ７ａ，７ｂの各ドレイン・ゲート間寄生容量Ｃ
ｄｇ３，Ｃｄｇ４を介して抵抗７ｄ，７ｆに電流Ｉ４，
Ｉ５がそれぞれ流れる。このため、各ＦＥＴ７ａ，７ｂ
のゲート電圧Ｖｇ３，Ｖｇ４が上昇しようとする。その
一方、この電源装置１では、第１ドライブ回路２におけ
る第２トランジスタ１１ｄのエミッタ端子と第２ドライ
ブ回路３における一次巻線５ａの一端とがコンデンサＣ
３を介して接続されている。このため、第１制御信号Ｓ
ｓ１の入力に従って第１ドライブ回路２によるコンデン
サＣ１の放電動作が開始された際には、図１に示すよう
に、電流Ｉｆ１が、第２ドライブ回路３の第３トランジ
スタ２１ｃ、第２ドライブ用トランス５の一次巻線５
ａ、コンデンサＣ３および第１ドライブ回路２の第２ト
ランジスタ１１ｄからなる経路で流れる。したがって、
駆動電源Ｖｄから第３トランジスタ２１ｃを介して一次
巻線５ａを流れる電流が、従来の電源装置５１の場合と
比較して電流Ｉｆ１分だけ増加する。このため、図２の
Ｃに示すように、第２ドライブ用トランス５の各二次巻
線５ｂ，５ｃに誘起する第２ドライブ信号Ｓｄ３，Ｓｄ
４の負電圧レベルが一時的に低下する。したがって、各
ＦＥＴ７ａ，７ｂの各ドレイン・ゲート間寄生容量Ｃｄ
ｇ３，Ｃｄｇ４を流れる電流に起因する各ゲート電圧Ｖ
ｇ３，Ｖｇ４の上昇が抑制される結果、各ＦＥＴ７ａ，
７ｂは確実にオフ状態を維持する。 【００２９】次いで、第２制御信号Ｓｓ２が出力された
際には、第１制御信号Ｓｓ１の出力時とは逆に、第１ド
ライブ回路２が、コンデンサＣ１に対する電荷の蓄積動
作を実行し、第２ドライブ回路３が、コンデンサＣ２に
蓄積された電荷に対する放電動作を実行する。 【００３０】具体的には、第２ドライブ回路３では、第
２制御信号Ｓｓ２（図２参照）を入力した際に、第２前
段トランジスタ２１ａがオン状態に制御され、それに伴
い、第３トランジスタ２１ｃがオフ状態に移行すると共
に第４トランジスタ２１ｄがオン状態に移行する。この
場合、コンデンサＣ２は、第２制御信号Ｓｓ２が出力さ
れていない期間（本発明における第２制御信号の無入力
時）において、オン状態に移行していた第３トランジス
タ２１ｃを介して駆動電源Ｖｄに基づく電流で既に充電
されている。したがって、第４トランジスタ２１ｄが一
次巻線５ａを介してコンデンサＣ２を短絡することによ
り、コンデンサＣ２の蓄積電荷に基づく電流Ｉ２が、一
次巻線５ａをＵ方向に向かって流れる（導通する）。こ
の際に、第２ドライブ用トランス５の各二次巻線５ｂ，
５ｃには、正電圧のパルス信号としての第２ドライブ信
号Ｓｄ３，Ｓｄ４（図２参照）がそれぞれ同じタイミン
グで誘起する。この場合、第２ドライブ信号Ｓｄ３，Ｓ
ｄ４は、抵抗７ｃ，７ｄおよび抵抗７ｅ，７ｆによって
それぞれ分圧されて、各ＦＥＴ７ａ，７ｂの各ゲート端
子にそれぞれ印加される。したがって、図２に示すよう
に、第２ドライブ信号Ｓｄ３，Ｓｄ４の印加によって各
ＦＥＴ７ａ，７ｂの各ゲート電圧Ｖｇ３，Ｖｇ４がしき
い値電圧Ｖｔｈを超えるため、各ＦＥＴ７ａ，７ｂは同
時にオン状態に制御される。この際に、入力直流Ｖｉに
基づく電流が、ＦＥＴ７ａ、メイントランス８の一次巻
線８ａ、コンデンサＣｃｕ、およびＦＥＴ７ｂからなる
経路を流れる。つまり、電流Ｉ３が一次巻線８ａをＸ方
向の向きで流れ、これにより、第１制御信号Ｓｓ１の出
力時とは逆極性の交流電圧Ｖａｃが二次巻線８ｂに誘起
する。 【００３１】一方、第１ドライブ回路２では、第１制御
信号Ｓｓ１が出力されていないため、第１前段トランジ
スタ１１ａがオフ状態に制御され、それに伴い、第１ト
ランジスタ１１ｃがオン状態に移行し、第２トランジス
タ１１ｄがオフ状態に移行している。したがって、オン
状態の第１トランジスタ１１ｃおよび一次巻線４ａを介
してコンデンサＣ１が駆動電源Ｖｄによって充電され、
この際には、電流Ｉ１が一次巻線４ａをＴ方向の向きで
流れる。この結果、第１ドライブ用トランス４では、こ
の電流Ｉ１が一次巻線４ａをＴ方向に流れることに起因
して、負電圧のパルス信号としての第１ドライブ信号Ｓ
ｄ１，Ｓｄ２（図２参照）がそれぞれ同じタイミングで
各二次巻線４ｂ，４ｃに誘起する。この際には、第１ド
ライブ信号Ｓｄ１，Ｓｄ２は、抵抗６ｃ，６ｄおよび抵
抗６ｅ，６ｆによってそれぞれ分圧されて、各ＦＥＴ６
ａ，６ｂの各ゲート端子にそれぞれ印加される。したが
って、各ＦＥＴ６ａ，６ｂは、第１ドライブ信号Ｓｄ
１，Ｓｄ２の印加によって各ゲート電圧Ｖｇ１，Ｖｇ２
（図２参照）がゼロボルト以下（すなわちしきい値電圧
Ｖｔｈ未満）に維持されるため、確実にオフ状態に制御
される。 【００３２】また、各ＦＥＴ７ａ，７ｂがオン状態に制
御された場合、その瞬間に、オフ状態に制御されている
各ＦＥＴ６ａ，６ｂの各ドレイン・ゲート間寄生容量Ｃ
ｄｇ１，Ｃｄｇ２を介して抵抗６ｆ，６ｄに電流Ｉ６，
Ｉ７がそれぞれ流れる。このため、各ＦＥＴ６ａ，６ｂ
のゲート電圧Ｖｇ１，Ｖｇ２が上昇しようとする。その
一方、この電源装置１では、第２ドライブ回路３におけ
る第４トランジスタ２１ｄのエミッタ端子と第１ドライ
ブ回路２における一次巻線４ａの一端とがコンデンサＣ
４を介して接続されている。このため、第２ドライブ回
路３の入力に従って第２ドライブ回路３によるコンデン
サＣ４の放電動作が開始された際には、図１に示すよう
に、電流Ｉｆ２が、第１ドライブ回路２の第１トランジ
スタ１１ｃ、第１ドライブ用トランス４の一次巻線４
ａ、コンデンサＣ４および第２ドライブ回路３の第４ト
ランジスタ２１ｄからなる経路で流れる。したがって、
駆動電源Ｖｄから第１トランジスタ１１ｃを介して一次
巻線４ａを流れる電流が、従来の電源装置５１の場合と
比較して電流Ｉｆ２分だけ増加する。このため、図２の
Ｄに示すように、第１ドライブ用トランス４の各二次巻
線４ｂ，４ｃに誘起する第１ドライブ信号Ｓｄ１，Ｓｄ
２の負電圧レベルが一時的に低下する。したがって、各
ＦＥＴ６ａ，６ｂの各ドレイン・ゲート間寄生容量Ｃｄ
ｇ１，Ｃｄｇ２を流れる電流に起因する各ゲート電圧Ｖ
ｇ１，Ｖｇ２の上昇が抑制される結果、各ＦＥＴ６ａ，
６ｂは確実にオフ状態を維持する。 【００３３】一方、整流平滑回路９では、ダイオードブ
リッジ９ａが交流電圧Ｖａｃを整流し、この整流した直
流をコンデンサＣｏが平滑することにより、出力電圧Ｖ
ｏが生成される。また、制御回路１０は、出力電圧Ｖｏ
の電圧レベルに応じて、第１制御信号Ｓｓ１および第２
制御信号Ｓｓ２のパルス幅を制御することにより、出力
電圧Ｖｏを所定の電圧に安定化する。 【００３４】このように、この電源装置１によれば、第
１ドライブ回路２と第２ドライブ回路３との間に２個の
コンデンサＣ３，Ｃ４を接続するという簡易な構成要素
を追加することにより、第１スイッチング素子群６およ
び第２スイッチング素子群７の一方がオン状態に制御さ
れた際における他方のスイッチング素子群を構成する各
スイッチ素子のゲート電圧（Ｖｇ１，Ｖｇ２またはＶｇ
３，Ｖｇ４）の上昇を抑制することができる。このた
め、図２に示すように、第１制御信号Ｓｓ１および第２
制御信号Ｓｓ２のパルス幅が広く制御されているときは
勿論のこと、図３に示すように、第１制御信号Ｓｓ１お
よび第２制御信号Ｓｓ２のパルス幅が狭く制御されて平
均レベルＶａｖｅ（ゼロ電位）と負電圧Ｖｎｅとの電圧
差Ｖｄｅｆが小さい場合であっても、同図Ｃ，Ｄに示す
ように、第１ドライブ信号Ｓｄ１，Ｓｄ２の負電圧レベ
ルを一時的にさらに低下させることで、各ＦＥＴ（ＦＥ
Ｔ６ａ，６ｂまたはＦＥＴ７ａ，７ｂ）のゲート電圧
（Ｖｇ１，Ｖｇ２またはＶｇ３，Ｖｇ４）を確実にしき
い値電圧Ｖｔｈ未満に抑えることができる。したがっ
て、他方のスイッチング素子群が瞬間的にオン状態に移
行するのを有効に防止することができる。この結果、第
１スイッチング素子群６と第２スイッチング素子群７と
の同時オン状態による入力直流Ｖｉの短絡に起因する第
１スイッチング素子群６および第２スイッチング素子群
７の異常発熱、およびこれに基づく損失の発生を確実に
回避することができる。また、２つのコンデンサＣ３，
Ｃ４を追加するだけでよく、部品追加による製品コスト
の上昇も最低限に抑えることができる。したがって、高
効率かつ安価なスイッチング電源装置を構成することが
できる。 【００３５】なお、本発明は、上記した電源装置１の構
成に限らず、その構成を適宜変更することができる。例
えば、各コンデンサＣ３，Ｃ４は、それぞれ１個のコン
デンサで構成することもできるし、必要な耐圧や容量を
確保するために、複数のコンデンサを直列または並列に
接続して構成することもできる。また、一例として第１
スイッチング素子群６および第２スイッチング素子群７
をそれぞれ２つのスイッチ素子で構成することによって
フルブリッジ型スイッチング回路を構成した例を挙げて
説明したが、本発明はこれに限定されず、第１スイッチ
ング素子群６および第２スイッチング素子群７をそれぞ
れ１つのスイッチ素子と１つのコンデンサとで構成して
ハーフブリッジ型スイッチング回路を構成することもで
きるし、第１スイッチング素子群６および第２スイッチ
ング素子群７をそれぞれ１つのスイッチ素子で構成して
非対称ブリッジ型スイッチング回路を構成することもで
きる。また、第１ドライブ回路２および第２ドライブ回
路３は、トランジスタに代えてＦＥＴを用いた構成を採
用してもよい等、各回路構成や構成部品を適宜変更する
ことができる。 【００３６】 【発明の効果】以上のように、本発明に係るスイッチン
グ電源装置によれば、第１ドライブ用トランスにおける
一次巻線の他端と第２ドライブ用トランスにおける一次
巻線の一端との間に第３蓄電素子を接続し、第１ドライ
ブ用トランスにおける一次巻線の一端と第２ドライブ用
トランスにおける一次巻線の他端との間に第４蓄電素子
を接続したことにより、簡易な構成でありながら、第１
スイッチング素子群および第２スイッチング素子群の一
方がオン状態に制御された際に他方がオン状態に移行す
るのを確実に防止することができる。このため、第１ス
イッチング素子群と第２スイッチング素子群とが共にオ
ン状態となって入力直流を短絡することに起因する第１
スイッチング素子群および第２スイッチング素子群の異
常発熱、およびこれに基づく損失の発生を確実に回避す
ることができる。また、簡易な構成であるため、部品追
加による製品コストの上昇も最低限に抑えることができ
る。したがって、高効率かつ安価なスイッチング電源装
置を構成することができる。

【図面の簡単な説明】 【図１】本発明の実施の形態に係る電源装置１の回路図
である。 【図２】本発明の実施の形態に係る電源装置１における
各部の信号波形図である（第１制御信号Ｓｓ１および第
２制御信号Ｓｓ２のパルス幅が広い場合）。 【図３】本発明の実施の形態に係る電源装置１における
各部の信号波形図である（第１制御信号Ｓｓ１および第
２制御信号Ｓｓ２のパルス幅が狭い場合）。 【図４】従来の電源装置５１の回路図である。 【図５】電源装置５１における各部の信号波形図である
（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパル
ス幅が広い場合）。 【図６】電源装置５１における各部の信号波形図である
（第１制御信号Ｓｓ１および第２制御信号Ｓｓ２のパル
ス幅が狭い場合）。 【符号の説明】 １ 電源装置 ２ 第１ドライブ回路 ３ 第２ドライブ回路 ４ 第１ドライブ用トランス ４ａ 一次巻線 ４ｂ，４ｃ 二次巻線 ５ 第２ドライブ用トランス ５ａ 一次巻線 ５ｂ，５ｃ 二次巻線 ６ 第１スイッチング素子群 ７ 第２スイッチング素子群 ８ メイントランス ９ 整流平滑回路 １０ 制御回路 １１ｃ 第１トランジスタ（第１スイッチ素子） １１ｄ 第２トランジスタ（第２スイッチ素子） ２１ｃ 第３トランジスタ（第３スイッチ素子） ２１ｄ 第４トランジスタ（第４スイッチ素子） Ｃ１，Ｃ２，Ｃ３，Ｃ４ コンデンサ Ｓｓ１ 第１制御信号 Ｓｓ２ 第２制御信号 Ｓｄ１，Ｓｄ２ 第１ドライブ信号 Ｓｄ３，Ｓｄ４ 第２ドライブ信号

Claims (1)

1. 【特許請求の範囲】 【請求項１】 第１および第２ドライブ回路と、第１お
   よび第２ドライブ用トランスと、前記第１ドライブ用ト
   ランスにおける一次巻線の一端および前記第１ドライブ
   回路の間に接続されて当該第１ドライブ回路によって当
   該一次巻線を介して充放電される第１蓄電素子と、前記
   第２ドライブ用トランスにおける一次巻線の一端および
   前記第２ドライブ回路の間に接続されて当該第２ドライ
   ブ回路によって当該一次巻線を介して充放電される第２
   蓄電素子と、前記第１蓄電素子の放電時に前記第１ドラ
   イブ用トランスの前記一次巻線に流れる電流に基づいて
   当該第１ドライブ用トランスの二次巻線に誘起する第１
   ドライブ信号によってオン状態に移行する第１スイッチ
   ング素子群および前記第２蓄電素子の放電時に前記第２
   ドライブ用トランスの前記一次巻線に流れる電流に基づ
   いて当該第２ドライブ用トランスの二次巻線に誘起する
   第２ドライブ信号によってオン状態に移行する第２スイ
   ッチング素子群を有するブリッジ型スイッチング回路と
   を備えたスイッチング電源装置であって、 前記第１ドライブ用トランスにおける前記一次巻線の他
   端と前記第２ドライブ用トランスにおける前記一次巻線
   の前記一端との間に接続された第３蓄電素子と、前記第
   １ドライブ用トランスにおける前記一次巻線の前記一端
   と前記第２ドライブ用トランスにおける前記一次巻線の
   他端との間に接続された第４蓄電素子とを備えているス
   イッチング電源装置。