JP4145101B2

JP4145101B2 - Electronic circuit

Info

Publication number: JP4145101B2
Application number: JP2002251959A
Authority: JP
Inventors: 栄一小寺
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-29
Filing date: 2002-08-29
Publication date: 2008-09-03
Anticipated expiration: 2022-08-29
Also published as: JP2004095679A

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路に係り、特に高周波領域で用いられる部品を誘電体基板に実装する部品実装方法を用いた電子回路に関する。
【０００２】
【従来の技術】
例えば光通信装置は、マイクロ波又はミリ波などの高周波領域の信号を扱う電子回路（以下、単に電子回路という）を含むように構成されている。このような電子回路は、数ｋＨｚ〜数十ＧＨｚ程度の広帯域特性が必要であった。
したがって、電子回路の誘電体基板上に実装する部品は、良好な広帯域特性が要求されていた。例えば特開平４−２７８５７１号公報，特開２０００−２６９３８３号公報，特開２００１−１４４３９５号公報，特開平９−１０７２１０号公報および特開平４−６７６５７号公報には、誘電体基板上に実装した部品の広帯域特性を良くする技術が記載されている。
【０００３】
したがって、電子回路の誘電体基板上に実装する部品は、良好な広帯域特性が要求されていた。例えば特開２０００−２６９３８３号公報，特開２００１−１４４３９５号公報，特開平９−１０７２１０号公報および特開平４−６７６５７号公報には、誘電体基板上に実装した部品の広帯域特性を良くする技術が記載されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、０．２μＦ程度のチップコンデンサやマイクロコンデンサは図１を用いて説明するように、広帯域特性が悪かった。図１は、広帯域特性の悪い部品実装方法の一例について説明する図である。図１（ａ）〜図１（ｄ）は、上段に平面図を表し、下段に側面図を表している。
【０００５】
図１（ａ）では、０．２μＦのチップコンデンサ１０１が、誘電体基板１０３上に形成された整合パターン１０４上に実装されている。図１（ａ）のチップコンデンサ１０１は、信号の周波数が数ＧＨｚ以上になると損失が大きくなるという問題があった。
【０００６】
図１（ｂ）では、０．２μＦのチップコンデンサ１０１と１００ｐＦのチップコンデンサ１０２とが、誘電体基板１０３上に形成された整合パターン１０４を一部はみ出して並列実装されている。図１（ｂ）のチップコンデンサ１０１，１０２は、整合パターン１０４をはみ出して実装されているため、損失が大きくなるという問題があった。
【０００７】
図１（ｃ）では、０．２μＦのチップコンデンサ１０１と１００ｐＦのチップコンデンサ１０２とが、誘電体基板１０３上に形成された整合パターン１０４上に並列実装されている。図１（ｃ）の整合パターンは幅が広くアンテナとなるため、漏話の影響が大きい。したがって、図１（ｃ）のチップコンデンサ１０１と１０２とは、漏話の影響により、損失が大きくなるという問題があった。
【０００８】
図１（ｄ）では、０．２μＦのチップコンデンサ１０１と１００ｐＦのチップコンデンサ１０２とが、誘電体基板１０３上に形成された整合パターン１０４を一部はみ出して並列実装されている。また、図１（ｄ）では、チップコンデンサ１０１と１０２との下に凹部１０６を設け、チップコンデンサ１０１及び１０２と接地面１０５との間隔を拡げることにより、周波数が数ＧＨｚ程度の信号の反射，損失を抑えられる。しかしながら、チップコンデンサ１０１，１０２は、信号の周波数が数ＧＨｚ以上になると反射が大きくなるという問題があった。
【０００９】
なお、広帯域特性の良いコネクタ付コンデンサは、大型かつ高価格であるという問題があった。例えば特開平４−６７６５７号公報には、コネクタ付コンデンサの一例が記載されている。
【００１０】
本発明は、上記の点に鑑みなされたもので、高周波領域で用いられる部品の広帯域特性を劣化させることなく誘電体基板に実装することが可能な部品実装方法を用いた電子回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、信号ラインが形成された誘電体基板と、その誘電体基板上に実装された部品とを有する電子回路において、前記信号ライン上に実装されており、前記信号ラインの形状と前記部品に設けられた電極の形状とを整合させる整合用導体と、前記整合用導体上に実装されており、前記電極が前記信号ラインに前記整合用導体を介して電気的に接続された部品とを有し、前記整合用導体は、前記部品に対向する接触面の幅が前記信号ラインに対向する接触面の幅よりも広く、且つ前記信号ラインに対向する接触面の幅は前記信号ラインの幅よりも狭く、前記部品に対向する接触面の幅及び前記整合用導体の高さの少なくとも一方を、前記信号ラインと前記整合用導体との特性インピーダンスを整合させるように決定することを特徴とする。
【００１３】
本発明によれば、信号ラインの形状と部品に設けられた電極の形状とを整合させる整合用導体を介して、信号ラインと部品に設けられた電極とを電気的に接続するため、信号の損失を減少させることができ、広帯域特性を劣化させることなく高周波領域で用いられる部品を誘電体基板に実装することが可能である。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面に基づいて説明する。
【００１５】
まず、本発明の理解を容易とするために、図２を用いて本発明の原理について説明する。図２は、本発明の部品実装方法の原理について説明するための図である。図２（ａ）は、平面図を表す。図２（ｂ）は、長手方向（Ａ−Ａ）の断面図である。また、図２（ｃ）は長手方向（Ａ−Ａ）と直角方向（Ｂ−Ｂ）の断面図である。
【００１６】
整合用導体１０は、誘電体基板１１上に形成された整合パターン１２，１３上に実装されている。整合用導体１０は、整合パターン１２，１３に対向する接触面の幅が整合パターン１２，１３の整合パターン幅ｗより小さく、整合パターン１２，１３からはみ出すことなく実装されている。なお、整合用導体１０はチップコンデンサなどの部品を実装するために、上側の幅ｗ’が整合パターン幅ｗより大きくなっている。
【００１７】
信号は、整合パターン１２から入力され、部品１０を介して整合パターン１３から出力される。本発明は、整合パターン１２，整合用導体１０，整合パターン１３の間で発生するミスマッチを整合させるものである。
【００１８】
整合パターン１２，１３の特性インピーダンスＺ０は、以下の一般式（１）により算出することができる。例えば誘電体基板厚ｈ＝０．３８ｍｍ，整合パターン厚ｔ＝０．００３ｍｍ，整合パターン幅ｗ＝０．３７ｍｍ，誘電率εｒ＝１０の場合、特性インピーダンスＺ０は５２となる。
【００１９】
【数１】

また、整合用導体１０の特性インピーダンスＺ０は、以下の一般式（２）を利用して算出することができる。なお、ｈ’は図１（ｃ）に表されている整合用導体１０の高さｈ’である。一般式（２）に表されるように、整合用導体１０の特性インピーダンスＺ０は整合用導体の幅ｗ’に反比例し、整合用導体の高さｈ’に比例する。
【００２０】
【数２】

したがって、整合パターン１２，１３の特性インピーダンスＺ０と整合用導体１０の特性インピーダンスＺ０とが整合するように、整合用導体１０の形状（整合用導体の幅ｗ’、整合用導体の高さｈ’）を決定することができる。
【００２１】
なお、整合用導体１０は、グランド（ＧＮＤ）面１４に対してあらゆる箇所の整合がとれているため、図２（ｂ）のギャップ１７の幅が可変しても特性への影響が小さい。
【００２２】
本発明では、チップコンデンサなどの部品を整合用導体１０を介して誘電体基板１１上の整合パターン１２，１３に実装するため、整合パターン幅ｗより大きい部品であってもミスマッチによる損失を極めて小さくできる。
【００２３】
以下、本発明の実施例について図面を用いて説明していく。図３は、本発明の部品実装方法の第１実施例の説明図である。図３（ａ）〜図３（ｃ）は、整合用導体１０と、誘電体基板１１と、整合パターン１２，１３と、チップコンデンサなどの部品１５との関係を三角法で表したものである。
【００２４】
図３（ａ）に示すように、誘電体基板１１は基板表面に整合パターン幅ｗの整合パターン１２，１３が形成されている。そして、図３（ｂ）に示すように、整合用導体１０は整合パターン１２，１３上に実装される。整合用導体１０は、整合パターン１２，１３と整合するように、上述の一般式（１），（２）を用いて整合用導体の幅ｗ’、整合用導体の高さｈ’が決定されている。
【００２５】
図３（ｂ）に示すように、整合用導体１０の形状は、部品１５を実装する側の長手方向の幅がｗ’であり、整合パターン１２，１３に接触する側の幅が、整合パターン１２，１３の整合パターン幅ｗより小さい。したがって、整合用導体１０は整合パターン１２，１３からはみ出すことなく実装される。また、整合用導体１０の形状は整合パターン１２，１３側が柱状となっている。
【００２６】
図３（ｃ）に示すように、チップコンデンサなどの部品１５は２つの整合用導体１０を接続するように整合用導体１０上に実装される。なお、部品１５はチップコンデンサに限ることなく、チップ抵抗，チップインダクタ，ワイヤー，リボンなどであってもよい。
【００２７】
例えば誘電体基板：セラミック，誘電率εｒ＝１０，誘電体基板厚ｈ＝０．３８ｍｍ，パターン材質：Ａｕ，整合パターン厚ｔ＝３μｍ，整合パターン幅ｗ＝０．３７ｍｍの場合、整合用導体１０の幅ｗ’，整合用導体１０の高さはそれぞれ１．５ｍｍ，０．２ｍｍとなる。
【００２８】
このように、整合用導体１０を介して部品１５を誘電体基板１１上の整合パターン１２，１３に実装するため、整合パターン幅ｗより大きい部品１５であってもミスマッチによる損失を極めて小さくできる。
【００２９】
図４は、本発明の部品実装方法の第２実施例の説明図である。図４は、整合用導体１０と、誘電体基板１１と、整合パターン１２，１３と、チップコンデンサなどの部品１５との関係を三角法で表したものである。
【００３０】
図４に示す第２実施例は、２つの整合用導体１０が絶縁体としての絶縁性接着剤１６により接合されている点が、図３に示す第１実施例と異なっている。そこで、第１実施例と同様な部分の説明は省略する。
【００３１】
このように、２つの整合用導体１０を絶縁性接着剤１６により接合して一体化することにより、整合用導体１０の間隔を容易に調整することが可能となる。なお、整合用導体１０は２つに限ることなく、３つ以上であってもよい。
【００３２】
図５は、本発明の部品実装方法の第３実施例の説明図である。図５は、整合用導体２０と、誘電体基板１１と、整合パターン１２，１３と、チップコンデンサなどの部品１５との関係を三角法で表したものである。
【００３３】
図５に示す第３実施例は、整合用導体２０の形態が図３に示す第１実施例と異なっている。そこで、第１実施例と同様な部分の説明は省略する。図５の整合用導体２０は、図３の整合用導体１０と同様に、上述の一般式（１），（２）を用いて整合用導体の幅ｗ’、整合用導体の高さｈ’が決定されている。
【００３４】
図５に示すように、整合用導体２０の形状は部品１５を実装する側から整合パターン１２，１３側に向かって細くなるテーパ状となっている。整合用導体２０の形状は、部品１５を実装する側の長手方向の幅がｗ’であり、整合パターン１２，１３に接触する側の幅が、整合パターン１２，１３の整合パターン幅ｗより小さい。したがって、整合用導体２０は整合パターン１２，１３からはみ出すことなく実装される。
【００３５】
このように、整合用導体２０を介して部品１５を誘電体基板１１上の整合パターン１２，１３に実装するため、整合パターン幅ｗより大きい部品１５であってもミスマッチによる損失を極めて小さくできる。
【００３６】
図６は、本発明の部品実装方法の第４実施例の説明図である。図６は、整合用導体２０と、誘電体基板１１と、整合パターン１２，１３と、チップコンデンサなどの部品１５との関係を三角法で表したものである。
【００３７】
図６に示す第４実施例は、２つの整合用導体２０が絶縁体としての絶縁性接着剤１６により接合されている点が、図５に示す第３実施例と異なっている。そこで、第３実施例と同様な部分の説明は省略する。
【００３８】
このように、２つの整合用導体２０を絶縁性接着剤１６により接合して一体化することにより、整合用導体２０の間隔を容易に調整することが可能となる。なお、整合用導体２０は２つに限ることなく、３つ以上であってもよい。
【００３９】
図７は、本発明の部品実装方法の第５実施例の説明図である。図７は、整合用導体３０と、誘電体基板１１と、整合パターン１２，１３と、チップコンデンサなどの部品１５との関係を三角法で表したものである。
【００４０】
図７に示す第５実施例は、整合用導体３０の形態が図３に示す第１実施例と異なっている。そこで、第１実施例と同様な部分の説明は省略する。図７の整合用導体３０は、図３の整合用導体１０と同様に、上述の一般式（１），（２）を用いて整合用導体の幅ｗ’、整合用導体の高さｈ’が決定されている。
【００４１】
図７に示すように、整合用導体３０の形状は整合パターン１２，１３側が半球状の金属バンプとなっている。整合用導体３０の形状は、部品１５を実装する側の長手方向の幅がｗ’であり、整合パターン１２，１３に接触する側の幅が、整合パターン１２，１３の整合パターン幅ｗより小さい。したがって、整合用導体３０は整合パターン１２，１３からはみ出すことなく実装される。
【００４２】
このように、整合用導体３０を介して部品１５を誘電体基板１１上の整合パターン１２，１３に実装するため、整合パターン幅ｗより大きい部品１５であってもミスマッチによる損失を極めて小さくできる。
【００４３】
図８は、本発明の部品実装方法の第６実施例の説明図である。図８は、整合用導体３０と、誘電体基板１１と、整合パターン１２，１３と、チップコンデンサなどの部品１５との関係を三角法で表したものである。
【００４４】
図８に示す第６実施例は、２つの整合用導体３０が絶縁体としての絶縁性接着剤１６により接合されている点が、図７に示す第５実施例と異なっている。そこで、第５実施例と同様な部分の説明は省略する。
【００４５】
このように、２つの整合用導体３０を絶縁性接着剤１６により接合して一体化することにより、整合用導体３０の間隔を容易に調整することが可能となる。なお、整合用導体３０は２つに限ることなく、３つ以上であってもよい。
【００４６】
本発明は、具体的に開示された実施の形態に限定されるものでなく、本発明の範囲内で種々の変形や変更が可能である。例えば本発明は、整合用導体１０，２０，３０の形態に限定されるものでなく、整合用導体の幅ｗ’、整合用導体の高さｈ’を調整することで整合パターン１２，１３の特性インピーダンスＺ０と整合用導体１０の特性インピーダンスＺ０とを整合できる形態であれば、如何なる形態であってもよい。
【００４７】
本発明は、以下に記載する付記のような構成が考えられる。
（付記１）信号ラインが形成された誘電体基板上に部品を実装する部品実装方法において、
前記信号ラインの形状と前記部品に設けられた電極の形状とを整合させる整合用導体を、前記信号ライン上に実装する段階と、
前記部品を前記整合用導体上に実装し、前記信号ラインと前記部品に設けられた電極とを前記整合用導体を介して電気的に接続する段階と
を有することを特徴とする部品実装方法。
（付記２）信号ラインが形成された誘電体基板と、その誘電体基板上に実装された部品とを有する電子回路において、
前記信号ライン上に実装されており、前記信号ラインの形状と前記部品に設けられた電極の形状とを整合させる整合用導体と、
前記整合用導体上に実装されており、前記電極が前記信号ラインに前記整合用導体を介して電気的に接続された部品と
を有することを特徴とする電子回路。
（付記３）前記整合用導体は、前記部品に対向する接触面の幅と、前記接触面および前記誘電体基板の間隔とに応じて、前記信号ラインと前記部品との特性インピーダンスを整合させることを特徴とする付記２記載の電子回路。
（付記４）前記整合用導体は、金属であって、前記信号ライン側が柱状であることを特徴とする付記２又は３記載の電子回路。
（付記５）前記整合用導体は、金属であって、前記信号ライン側がテーパ状であることを特徴とする付記２又は３記載の電子回路。
（付記６）前記整合用導体は、金属であって、前記信号ライン側が半球状であることを特徴とする付記２又は３記載の電子回路。
（付記７）前記整合用導体は、他の整合用導体と絶縁体により接合されていることを特徴とする付記４乃至６何れか一項記載の電子回路。
【００４８】
【発明の効果】
上述の如く、本発明によれば、信号ラインの形状と部品に設けられた電極の形状とを整合させる整合用導体を介して、信号ラインと部品に設けられた電極とを電気的に接続するため、信号の損失を減少させることができ、広帯域特性を劣化させることなく高周波領域で用いられる部品を誘電体基板に実装することが可能である。
【００４９】
【図面の簡単な説明】
【図１】広帯域特性の悪い部品実装方法の一例について説明する図である。
【図２】本発明の部品実装方法の原理について説明するための図である。
【図３】本発明の部品実装方法の第１実施例の説明図である。
【図４】本発明の部品実装方法の第２実施例の説明図である。
【図５】本発明の部品実装方法の第３実施例の説明図である。
【図６】本発明の部品実装方法の第４実施例の説明図である。
【図７】本発明の部品実装方法の第５実施例の説明図である。
【図８】本発明の部品実装方法の第６実施例の説明図である。
【符号の説明】
１０，２０，３０整合用導体
１１誘電体基板
１２，１３整合パターン
１４グランド（ＧＮＤ）面
１５部品
１６絶縁性接着剤
１７ギャップ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electronic circuit using the component mounting how to implement the dielectric substrate components used electrostatic relates to sub-circuit, especially in a high frequency region.
[0002]
[Prior art]
For example, an optical communication device is configured to include an electronic circuit (hereinafter simply referred to as an electronic circuit) that handles signals in a high frequency region such as a microwave or a millimeter wave. Such an electronic circuit is required to have a broadband characteristic of about several kHz to several tens GHz.
Therefore, a component mounted on the dielectric substrate of the electronic circuit is required to have a good broadband characteristic. For example, in JP-A-4-278571, JP-A-2000-269383, JP-A-2001-144395, JP-A-9-107210, and JP-A-4-67657, they are mounted on a dielectric substrate. A technique for improving the broadband characteristics of a component is described.
[0003]
Therefore, a component mounted on the dielectric substrate of the electronic circuit is required to have a good broadband characteristic. For example, Japanese Patent Laid-Open Nos. 2000-269383, 2001-144395, 9-107210, and 4-66757 disclose techniques for improving the broadband characteristics of components mounted on a dielectric substrate. Is described.
[0004]
[Problems to be solved by the invention]
However, the chip capacitor and the micro capacitor of about 0.2 μF have poor broadband characteristics as described with reference to FIG. FIG. 1 is a diagram for explaining an example of a component mounting method with poor broadband characteristics. FIG. 1A to FIG. 1D show a plan view on the upper stage and a side view on the lower stage.
[0005]
In FIG. 1A, a 0.2 μF chip capacitor 101 is mounted on a matching pattern 104 formed on a dielectric substrate 103. The chip capacitor 101 of FIG. 1A has a problem that loss increases when the frequency of the signal is several GHz or more.
[0006]
In FIG. 1B, a 0.2 μF chip capacitor 101 and a 100 pF chip capacitor 102 are mounted in parallel so as to partially protrude the matching pattern 104 formed on the dielectric substrate 103. Since the

chip capacitors

101 and 102 in FIG. 1B are mounted so as to protrude from the matching pattern 104, there is a problem that loss increases.
[0007]
In FIG. 1C, a 0.2 μF chip capacitor 101 and a 100 pF chip capacitor 102 are mounted in parallel on a matching pattern 104 formed on a dielectric substrate 103. Since the matching pattern in FIG. 1C has a wide width and becomes an antenna, the influence of crosstalk is large. Therefore, the

chip capacitors

101 and 102 in FIG. 1C have a problem that the loss increases due to the influence of crosstalk.
[0008]
In FIG. 1D, a 0.2 μF chip capacitor 101 and a 100 pF chip capacitor 102 are mounted in parallel so as to partially protrude the matching pattern 104 formed on the dielectric substrate 103. Further, in FIG. 1D, a recess 106 is provided under the

chip capacitors

101 and 102, and the distance between the

chip capacitors

101 and 102 and the ground plane 105 is widened to reflect a signal having a frequency of about several GHz. Loss can be suppressed. However, the

chip capacitors

101 and 102 have a problem that reflection increases when the signal frequency is several GHz or more.
[0009]
In addition, the capacitor with a connector having good broadband characteristics has a problem that it is large and expensive. For example, Japanese Patent Laid-Open No. 4-67657 describes an example of a capacitor with a connector.
[0010]
The present invention has been made in view of the above, to provide an electronic circuit using the component mounting how that can be mounted on the dielectric substrate without deteriorating the broadband characteristics of the components used in a high frequency region For the purpose.
[0011]
[Means for Solving the Problems]
Therefore, in order to solve the above problems, the present invention is mounted on a signal line in an electronic circuit having a dielectric substrate on which a signal line is formed and a component mounted on the dielectric substrate. A matching conductor that matches the shape of the signal line and the shape of the electrode provided on the component, and the matching conductor is mounted on the matching conductor, and the electrode is connected to the signal line via the matching conductor. have a and electrically connected to the component, the matching conductor, said wider than the width of the contact surface width of the contact surface is opposed to the signal lines opposite to the part, and facing the signal line contact The width of the surface is narrower than the width of the signal line, and at least one of the width of the contact surface facing the component and the height of the matching conductor is matched with the characteristic impedance of the signal line and the matching conductor. Sea urchin and determining.
[0013]
According to the present invention, the signal line and the electrode provided on the component are electrically connected via the matching conductor that matches the shape of the signal line and the shape of the electrode provided on the component. Loss can be reduced, and components used in a high frequency region can be mounted on a dielectric substrate without degrading broadband characteristics.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0015]
First, in order to facilitate understanding of the present invention, the principle of the present invention will be described with reference to FIG. FIG. 2 is a diagram for explaining the principle of the component mounting method of the present invention. FIG. 2A shows a plan view. FIG.2 (b) is sectional drawing of a longitudinal direction (AA). Moreover, FIG.2 (c) is sectional drawing of a longitudinal direction (AA) and a right angle direction (BB).
[0016]
The matching conductor 10 is mounted on matching

patterns

12 and 13 formed on the dielectric substrate 11. The width of the contact surface facing the matching

patterns

12, 13 is smaller than the matching pattern width w of the matching

patterns

12, 13, and the matching conductor 10 is mounted without protruding from the matching

patterns

12, 13. The matching conductor 10 has an upper width w ′ larger than the matching pattern width w in order to mount a component such as a chip capacitor.
[0017]
The signal is input from the matching pattern 12 and output from the matching pattern 13 via the component 10. In the present invention, mismatches occurring between the matching pattern 12, the matching conductor 10, and the matching pattern 13 are matched.
[0018]
The characteristic impedance Z0 of the matching

patterns

12, 13 can be calculated by the following general formula (1). For example, when the dielectric substrate thickness h = 0.38 mm, the matching pattern thickness t = 0.003 mm, the matching pattern width w = 0.37 mm, and the dielectric constant εr = 10, the characteristic impedance Z0 is 52.
[0019]
[Expression 1]

The characteristic impedance Z0 of the matching conductor 10 can be calculated using the following general formula (2). Note that h ′ is the height h ′ of the matching conductor 10 shown in FIG. As represented by the general formula (2), the characteristic impedance Z0 of the matching conductor 10 is inversely proportional to the width w ′ of the matching conductor and proportional to the height h ′ of the matching conductor.
[0020]
[Expression 2]

Therefore, the shape of the matching conductor 10 (the width w ′ of the matching conductor, the height h ′ of the matching conductor) so that the characteristic impedance Z0 of the matching

patterns

12 and 13 and the characteristic impedance Z0 of the matching conductor 10 match. ) Can be determined.
[0021]
Since the matching conductor 10 is aligned at every location with respect to the ground (GND) surface 14, even if the width of the gap 17 in FIG.
[0022]
In the present invention, since components such as a chip capacitor are mounted on the matching

patterns

12 and 13 on the dielectric substrate 11 via the matching conductor 10, even if the components are larger than the matching pattern width w, loss due to mismatch is extremely small. it can.
[0023]
Embodiments of the present invention will be described below with reference to the drawings. FIG. 3 is an explanatory diagram of a first embodiment of the component mounting method of the present invention. FIGS. 3A to 3C show the relationship among the matching conductor 10, the dielectric substrate 11, the matching

patterns

12 and 13, and the component 15 such as a chip capacitor in a trigonometric method. .
[0024]
As shown in FIG. 3A, the dielectric substrate 11 has matching

patterns

12 and 13 having a matching pattern width w formed on the substrate surface. As shown in FIG. 3B, the matching conductor 10 is mounted on the matching

patterns

12 and 13. The matching conductor 10 is matched with the matching

patterns

12 and 13 to determine the width w ′ of the matching conductor and the height h ′ of the matching conductor using the above general formulas (1) and (2). ing.
[0025]
As shown in FIG. 3B, the shape of the matching conductor 10 is such that the longitudinal width on the side on which the component 15 is mounted is w ′, and the width on the side in contact with the matching

patterns

12 and 13 is the matching pattern. 12 and 13 are smaller than the alignment pattern width w. Therefore, the matching conductor 10 is mounted without protruding from the matching

patterns

12 and 13. The matching conductor 10 has a columnar shape on the matching

patterns

12 and 13 side.
[0026]
As shown in FIG. 3C, the component 15 such as a chip capacitor is mounted on the matching conductor 10 so as to connect the two matching conductors 10. The component 15 is not limited to a chip capacitor, and may be a chip resistor, a chip inductor, a wire, a ribbon, or the like.
[0027]
For example, when the dielectric substrate is ceramic, the dielectric constant εr = 10, the dielectric substrate thickness h = 0.38 mm, the pattern material is Au, the matching pattern thickness t = 3 μm, and the matching pattern width w = 0.37 mm, the matching conductor 10 And the height of the matching conductor 10 are 1.5 mm and 0.2 mm, respectively.
[0028]
As described above, since the component 15 is mounted on the matching

patterns

12 and 13 on the dielectric substrate 11 via the matching conductor 10, even if the component 15 is larger than the matching pattern width w, loss due to mismatch can be extremely reduced.
[0029]
FIG. 4 is an explanatory diagram of a second embodiment of the component mounting method of the present invention. FIG. 4 shows the relationship among the matching conductor 10, the dielectric substrate 11, the matching

patterns

12 and 13, and the component 15 such as a chip capacitor in a trigonometric method.
[0030]
The second embodiment shown in FIG. 4 is different from the first embodiment shown in FIG. 3 in that two matching conductors 10 are joined by an insulating adhesive 16 as an insulator. Therefore, the description of the same part as in the first embodiment is omitted.
[0031]
In this way, by joining the two matching conductors 10 with the insulating adhesive 16 and integrating them, the interval between the matching conductors 10 can be easily adjusted. The number of matching conductors 10 is not limited to two, and may be three or more.
[0032]
FIG. 5 is an explanatory diagram of a third embodiment of the component mounting method of the present invention. FIG. 5 shows the relationship among the matching conductor 20, the dielectric substrate 11, the matching

patterns

12 and 13, and the component 15 such as a chip capacitor in a trigonometric method.
[0033]
The third embodiment shown in FIG. 5 is different from the first embodiment shown in FIG. 3 in the form of the matching conductor 20. Therefore, the description of the same part as in the first embodiment is omitted. The matching conductor 20 in FIG. 5 is similar to the matching conductor 10 in FIG. 3 by using the above-described general formulas (1) and (2), the width w ′ of the matching conductor, and the height h ′ of the matching conductor. Has been determined.
[0034]
As shown in FIG. 5, the shape of the matching conductor 20 is a taper shape that narrows from the side on which the component 15 is mounted toward the matching

patterns

12 and 13. The shape of the matching conductor 20 is such that the longitudinal width on the side on which the component 15 is mounted is w ′, and the width on the side in contact with the matching

patterns

12 and 13 is smaller than the matching pattern width w of the matching

patterns

12 and 13. . Therefore, the matching conductor 20 is mounted without protruding from the matching

patterns

12 and 13.
[0035]
As described above, since the component 15 is mounted on the matching

patterns

12 and 13 on the dielectric substrate 11 via the matching conductor 20, even if the component 15 is larger than the matching pattern width w, loss due to mismatch can be extremely reduced.
[0036]
FIG. 6 is an explanatory diagram of a fourth embodiment of the component mounting method of the present invention. FIG. 6 shows the relationship among the matching conductor 20, the dielectric substrate 11, the matching

patterns

12 and 13, and the component 15 such as a chip capacitor in a trigonometric method.
[0037]
The fourth embodiment shown in FIG. 6 is different from the third embodiment shown in FIG. 5 in that two matching conductors 20 are joined by an insulating adhesive 16 as an insulator. Therefore, the description of the same part as in the third embodiment is omitted.
[0038]
As described above, by joining and integrating the two matching conductors 20 with the insulating adhesive 16, the interval between the matching conductors 20 can be easily adjusted. The number of matching conductors 20 is not limited to two, but may be three or more.
[0039]
FIG. 7 is an explanatory view of a fifth embodiment of the component mounting method of the present invention. FIG. 7 shows the relationship among the matching conductor 30, the dielectric substrate 11, the matching

patterns

12 and 13, and the component 15 such as a chip capacitor in a trigonometric method.
[0040]
The fifth embodiment shown in FIG. 7 is different from the first embodiment shown in FIG. 3 in the form of the matching conductor 30. Therefore, the description of the same part as in the first embodiment is omitted. The matching conductor 30 in FIG. 7 is similar to the matching conductor 10 in FIG. 3 by using the above-described general formulas (1) and (2), the width w ′ of the matching conductor, and the height h ′ of the matching conductor. Has been determined.
[0041]
As shown in FIG. 7, the shape of the matching conductor 30 is a hemispherical metal bump on the side of the matching

patterns

12 and 13. The shape of the matching conductor 30 is such that the longitudinal width on the side on which the component 15 is mounted is w ′, and the width on the side in contact with the matching

patterns

12 and 13 is smaller than the matching pattern width w of the matching

patterns

12 and 13. . Therefore, the matching conductor 30 is mounted without protruding from the matching

patterns

12 and 13.
[0042]
As described above, since the component 15 is mounted on the matching

patterns

12 and 13 on the dielectric substrate 11 via the matching conductor 30, even if the component 15 is larger than the matching pattern width w, loss due to mismatch can be extremely reduced.
[0043]
FIG. 8 is an explanatory diagram of a sixth embodiment of the component mounting method of the present invention. FIG. 8 shows the relationship among the matching conductor 30, the dielectric substrate 11, the matching

patterns

12 and 13, and the component 15 such as a chip capacitor in a trigonometric method.
[0044]
The sixth embodiment shown in FIG. 8 is different from the fifth embodiment shown in FIG. 7 in that two matching conductors 30 are joined by an insulating adhesive 16 as an insulator. Therefore, the description of the same part as in the fifth embodiment is omitted.
[0045]
In this way, by joining and integrating the two matching conductors 30 with the insulating adhesive 16, it is possible to easily adjust the interval between the matching conductors 30. Note that the number of matching conductors 30 is not limited to two, and may be three or more.
[0046]
The present invention is not limited to the specifically disclosed embodiments, and various modifications and changes can be made within the scope of the present invention. For example, the present invention is not limited to the form of the matching

conductors

10, 20, 30, and the matching

patterns

12, 13 can be adjusted by adjusting the width w ′ of the matching conductor and the height h ′ of the matching conductor. Any form may be used as long as the characteristic impedance Z0 and the characteristic impedance Z0 of the matching conductor 10 can be matched.
[0047]
The present invention may have the following configurations as described below.
(Additional remark 1) In the component mounting method which mounts components on the dielectric substrate in which the signal line was formed,
Mounting a matching conductor on the signal line for matching the shape of the signal line and the shape of the electrode provided on the component;
A component mounting method comprising: mounting the component on the matching conductor, and electrically connecting the signal line and an electrode provided on the component via the matching conductor.
(Additional remark 2) In the electronic circuit which has the dielectric substrate in which the signal line was formed, and the components mounted on the dielectric substrate,
A matching conductor which is mounted on the signal line and matches the shape of the signal line and the shape of the electrode provided on the component;
An electronic circuit comprising: a component mounted on the matching conductor, wherein the electrode is electrically connected to the signal line via the matching conductor.
(Additional remark 3) The said matching conductor matches the characteristic impedance of the said signal line and the said component according to the width | variety of the contact surface which opposes the said component, and the space | interval of the said contact surface and the said dielectric substrate. The electronic circuit according to appendix 2, characterized by:
(Supplementary note 4) The electronic circuit according to Supplementary note 2 or 3, wherein the matching conductor is a metal, and the signal line side is columnar.
(Supplementary note 5) The electronic circuit according to supplementary note 2 or 3, wherein the matching conductor is a metal, and the signal line side is tapered.
(Supplementary note 6) The electronic circuit according to supplementary note 2 or 3, wherein the matching conductor is a metal, and the signal line side is hemispherical.
(Supplementary note 7) The electronic circuit according to any one of supplementary notes 4 to 6, wherein the matching conductor is joined to another matching conductor by an insulator.
[0048]
【The invention's effect】
As described above, according to the present invention, the signal line and the electrode provided on the component are electrically connected via the matching conductor that matches the shape of the signal line and the shape of the electrode provided on the component. Therefore, signal loss can be reduced, and components used in a high-frequency region can be mounted on a dielectric substrate without degrading broadband characteristics.
[0049]
[Brief description of the drawings]
FIG. 1 is a diagram for explaining an example of a component mounting method with poor broadband characteristics.
FIG. 2 is a diagram for explaining the principle of the component mounting method of the present invention.
FIG. 3 is an explanatory diagram of a first embodiment of a component mounting method according to the present invention.
FIG. 4 is an explanatory diagram of a second embodiment of the component mounting method of the present invention.
FIG. 5 is an explanatory diagram of a third embodiment of the component mounting method of the present invention.
FIG. 6 is an explanatory diagram of a fourth embodiment of the component mounting method of the present invention.
FIG. 7 is an explanatory diagram of a fifth embodiment of the component mounting method of the present invention.
FIG. 8 is an explanatory diagram of a sixth embodiment of the component mounting method of the present invention.
[Explanation of symbols]
10, 20, 30 Matching conductor 11

Dielectric substrate

12, 13 Matching pattern 14 Ground (GND) surface 15 Component 16 Insulating adhesive 17 Gap

Claims

In an electronic circuit having a dielectric substrate on which a signal line is formed and a component mounted on the dielectric substrate,
A matching conductor which is mounted on the signal line and matches the shape of the signal line and the shape of the electrode provided on the component;
Wherein are mounted on the matching conductors, it possesses a part in which the electrodes are electrically connected through the matching conductor to the signal line,
In the matching conductor, the width of the contact surface facing the component is wider than the width of the contact surface facing the signal line, and the width of the contact surface facing the signal line is narrower than the width of the signal line. The electronic circuit is characterized in that at least one of a width of a contact surface facing the component and a height of the matching conductor is determined so as to match characteristic impedances of the signal line and the matching conductor .