JP4132011B2 - Field effect semiconductor device - Google Patents

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Abstract

A buried gate region, a buried gate contact region and a gate contact region are provided on an SiC substrate. Thereby, a depletion layer expands in the channel region, and a high withstand voltage is attained in the normally off state. By applying a voltage of the built-in voltage or less to a gate, the depletion layer in the channel region becomes narrower and an ON-state resistance becomes low. Furthermore, when a voltage of the built-in voltage or more is applied to the gate, holes are injected from the gate so as to cause the conductivity modulation, and the ON-state resistance becomes further low. <IMAGE>

Description

【０００１】
【技術分野】
本発明は、電界効果半導体装置の改良に関する。
【０００２】
【背景技術】
高速スイッチング特性に優れ、かつ高い入力インピーダンスをもち、入力損失が小さい電力用縦型半導体装置として、例えば絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）が知られている。図８は従来例のトレンチゲート型ＭＯＳＦＥＴの断面図である。この従来例のトレンチゲート型ＭＯＳＦＥＴでは、凹部１１０にゲート１０６を形成するトレンチ型構造をとることにより、表面積の有効利用を図るとともに電力ロスを低くすることを図っている。最近、炭化珪素（ＳｉＣ）の単結晶材料を使用する電力用半導体装置が試作されており、図８のトレンチゲート型ＭＯＳＦＥＴも、ｎ型の炭化珪素の半導体基板１０１上にエピタキシャル法でｎ型ドリフト層１０２を形成している。ｎ型ドリフト層１０２上にｐ型ボディ層１０３を形成し、さらに、ｐ型ボディ層の所定の領域にｎ型ソース領域１０４を形成している。ｎ型ソース領域１０４とｐ型ボディ層１０３の両端部にｎ型ドリフト層１０２に達する凹部１１０を形成し、凹部１１０の表面に形成したゲート絶縁膜１０５を介してゲート電極１０６を形成している。Ｐ型ボディ層１０３とｎ型ソース領域１０４上にはソース電極１０８が形成されている。ｎ型炭化珪素半導体基板１０１の下面にはドレイン電極１０７が形成されている。
【０００３】
ゲート電極１０６に電圧を印加し、ゲート電極１０６と、凹部側壁部分のｐ型ボディ層１０３とに挟まれた凹部ゲート絶縁膜１０５に電界を与えることにより、ゲート絶縁膜１０５に接するｐ型ボディ層１０３の導電型がｎ型に反転し、ソースＳ−ドレインＤ間にキャリアを流すチャネルが形成される。
【０００４】
図９に、他の従来例の、ＳｉＣを用いたＡＣＣＵＦＥＴ(Accumulation Field Effect Transistor：蓄積型電界効果トランジスタ、IEEE Electron Device Letters, vol. 18, No. 12, December 1997）の断面図を示す。ＡＣＣＵＦＥＴは、ドリフト層１０２にイオンを注入することにより、ｐ＋型の埋込領域１０９を形成している。この埋込領域１０９を接続線１１５でソース領域１０４に接続してソース領域１０４と同電位にすることにより、ゲート絶縁膜１０５の下部の電界を緩和する。埋込領域１０９とソース領域１０４を同電位にすることにより、接合のビルトイン電圧の存在によりチャネル部１１１に空乏層が広がり、ゲートＧにゲート電圧を印加しなくても、ドレインＤ−ソースＳ間の電流を阻止できるノーマリオフ動作が可能になるとともに、高耐圧化にも有利となる。
【０００５】
図８のトレンチゲート型ＭＯＳＦＥＴ等のトレンチ構造を有する縦型半導体装置において、高耐圧化を図ろうとすると、トレンチ１１０の底部やコーナー部に電界が集中しやすく、高耐圧化が難しい。特に、ＳｉＣを用いた半導体装置では、絶縁破壊電界が高いために、ドリフト層１０２の不純物濃度を高くしその抵抗を低くできる。その結果、トレンチ１１０の底部のゲート絶縁膜１０５近傍の電界が高くなり、高耐圧化が難しい。また、低オン抵抗を実現するためには、ゲート電圧を高くする必要があるが、高いゲート電圧を印加するとゲート絶縁膜１０５近傍の電界が高くなり、装置の信頼性が低下する。
【０００６】
また、トレンチ構造を有する縦型半導体装置では、トレンチ１１０を形成するプロセスの影響により、ゲート絶縁膜１０５とドリフト層１０２との界面に存在する界面準位が大きくなるとともに界面の荒さが大きくなる。その影響でオン時の電流の通路であるチャネルの移動度が小さくなり、その結果として、オン抵抗が大きくなる。
【０００７】
図９のトレンチ構造を有しないＡＣＣＵＦＥＴ等の半導体装置では、トレンチを形成しないため、トレンチ構造の半導体装置のように界面準位が大きくなることや界面の荒さの影響は小さい。また、オフ時にドレインＤに高電圧が印加された場合、ｐ＋埋込領域１０９からドレイン電極１０７側に空乏層が広がり、埋込領域１０９とドリフト層の間をピンチオフ状態にして高電圧に耐えるため、ゲート絶縁膜１０５には、高い電界が印加されない。しかし、この構造でノーマリオフ、すなわちドレイン電圧が０Ｖでもオフ状態を維持するためには、埋込領域１０９とその上のチャネル領域１１１との接合部において、ビルトイン電圧で形成される空乏層により、チャネル領域１１１をピンチオフ状態にする必要がある。そのためチャネル領域１１１のチャネル幅を狭くしなければならない。一方、オン時、低オン抵抗を実現するためには、チャネル幅を広くする必要があり、したがって、ノーマリオフの維持と、オン時の低オン抵抗の両方を共に実現するのが困難である。
【発明の開示】
【０００８】
本発明は、ゲート絶縁膜１０５下部の電界を緩和し、オン抵抗の低い、耐圧の高い、かつ信頼性の高い半導体装置を提供することを目的としている。
【０００９】
本発明の半導体装置は、高不純物濃度の第１導電型のソース領域を備える低不純物濃度の第１導電型のチャネル領域を、その底部の一部分を除いて、第２導電型の、埋込ゲート領域、埋込ゲートコンタクト領域及び表面ゲートコンタクト領域に接するように設ける。さらに第１導電型のソース領域と第２導電型の表面ゲートコンタクト領域の間の前記チャネル領域に絶縁膜を介して対向するようにゲート電極を設ける構成を有する。
【００１０】
この構成により、オン時にゲート電極に接合のビルトイン電圧以下の電圧を印加したとき、前記チャネル領域に広がっている空乏層がチャネル領域の狭い範囲に縮少する。このため電流の流れるチャネル幅が広くなり、低いゲート電圧でも低いオン抵抗を実現できる。
【００１１】
オフ時には、第２導電型の埋込ゲート領域及び埋込ゲートコンタクト領域と、ドリフト層の接合からドレイン側に空乏層が広がり、両埋込領域間をピンチオフし電圧を分担するため、ゲート絶縁膜には高電界が印加されず、高い信頼性の半導体装置を実現できる。
【００１２】
さらに、第２導電型の埋込ゲート領域と第２導電型の埋込ゲートコンタクト領域の間において、オン抵抗を低い値に保ちつつゲート抵抗を低減させるために、第２導電型の埋込ゲート接続領域を所定の間隔を隔てて設ける。これにより３つの第２導電型領域は電気的に接続される。
【００１３】
この構造により、ゲートにビルトイン電圧以下の電圧を印加して、チャネル領域に広がる空乏層を上下のみならず四方からも狭い範囲に縮めることができる。その結果、チャネル幅を広くでき、低いゲート電圧においても低いオン抵抗を実現できる。またノーマリオフも容易に実現でき、かつ高耐圧化ができる。
【００１４】
特に、ゲートが、ＭＯＳ絶縁ゲートと埋込ゲートとに分離されているので、それぞれのゲートを独立に制御することもできる。ＭＯＳ絶縁ゲートに埋込ゲートより高い電圧を印加すれば、さらに大きなキャリアの蓄積効果が得られ、さらにオン抵抗を低くすることができる。
【００１５】
また、ゲートにビルトイン電圧以上の電圧を印加することにより、第２導電型の埋込ゲートからチャネル領域にホールが注入され、第１導電型の層を伝導度変調し、さらにオン抵抗を低減することができる。
【００１６】
特に、第２導電型の埋込ゲート領域を、活性化率の低い不純物のイオン打ち込みなどで形成し、第２導電型の埋込ゲートコンタクト領域を活性化率の高い不純物のイオン打ち込みなどで形成する。これにより、第２導電型の埋込ゲートコンタクト領域からホールが注入され、効率的に伝導度変調が起こり、さらにオン抵抗を低くすることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施例を図１から図７を参照して説明する。図１ないし図７は、それぞれ各実施例の半導体装置の１個のセグメントを示しており、このセグメントを図の左右方向に複数個連結して、大容量の半導体装置を構成する。各図において、図示された各要素の寸法は、実際の寸法とは対応していない。
【００１８】
《第１実施例》
図１は、本発明の第１実施例の耐圧５ｋＶのＳｉＣ（炭化珪素）電界効果トランジスタのセグメントの断面図であり、セグメントは紙面に垂直な方向に長いストライプ状である。図１において、厚さ約３００μｍの、高不純物濃度のｎ型のＳｉＣのドレイン領域１の上に厚さ約６０μｍの低不純物濃度のｎ型のＳｉＣドリフト層２が形成されている。ソース電極１２に接続されているｎ型のＳｉＣのソース領域４の厚さは０．２μｍであるが０．１μｍから０．３μｍ程度でもよい。ゲート絶縁膜８の厚さは０．１０μｍである。ｐ＋型ＳｉＣの埋込ゲート領域５の厚さの最適値は０．３μｍである。しかし０．１μｍから０．５μｍでもかまわない。ｎ−型のチャネル領域３の最適厚さは０．３μｍである。しかし０．１μｍから０．５μｍでもかまわない。ｐ＋型の埋込ゲート領域５の幅は、ｎ型のソース領域４より５μｍ程度長いのが望ましい。しかし３μｍから１０μｍ長ければよい。ｐ＋型の埋込ゲート領域５とｐ＋型の埋込ゲートコンタクト領域６との間の間隔は３μｍが最適である。しかし２μｍないし５μｍであればよい。本実施例では、ゲート電極１３は紙面に垂直な方向に長いストライプ状である。しかしその形状は例えば円形や四角形等であってもかまわない。
【００１９】
本実施例の電界効果トランジスタの製作方法の一例は、次のとおりである。ドレイン領域１として機能する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃度のｎ型ＳｉＣ基板を用意し、この一方の表面に１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。次に、１０１８ａｔｍ／ｃｍ３程度のｐ＋型の埋込ゲート領域５、及びｐ＋型の埋込ゲートコンタクト領域６をアルミニウム等のイオン打ち込み等により形成し、その上に再度１０１４から１０１６ａｔｍ／ｃｍ３のＳｉＣ低不純物濃度のｎ型ドリフト層のチャネル領域３を気相成長法等により形成する。次に、チャネル領域３の両端部において、ｐ＋型埋込ゲートコンタクト領域６に達するｐ＋型ゲートコンタクト領域７を、アルミニウムのイオン打ち込み法等により形成する。
【００２０】
次に、チャネル領域３の中央部に１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃度のｎ型ソース領域４を窒素等のイオン打ち込み法により形成する。チャネル領域３、ｎ型ソース領域４及びｐ型ゲートコンタクト領域７の上にＳｉＯ２の絶縁膜８を形成した後、ｐ＋型ゲートコンタクト領域７上の両端部のＳｉＯ２絶縁膜８を取り除き、Ａｌ等の金属膜で、ｐ型ゲートコンタクト領域７に接続されたゲート電極１３を形成する。また、ｎ型ソース領域４の中央部のＳｉＯ２絶縁膜８を取り除き、アルミニウム、ニッケル等の金属膜で、ｎ型ソース領域４に接続されたソース電極１２を形成する。さらに、セグメントの奥行き方向（図１の紙面に垂直な方向）の１箇所の位置で埋込ゲート領域５の一部分を露出させ、露出した埋込ゲート領域５に電極Ｇ１を接続してソース電極１２側に取り出す。最後に、アルミニウム、ニッケル等でドレイン領域１に接続されたドレイン電極１１を形成し、完成する。
【００２１】
本実施例のＳｉＣ電界効果トランジスタでは、ドレインＤの電位がソースＳの電位より高い状態で、ゲートＧ１、Ｇ２とソースＳ間の電位を０Ｖとすると、埋込ゲート領域５とそれに接するｎ型ドリフト層２及びｎ型チャネル領域３の接合部からビルトイン電圧に対応した空乏層が広がり、チャネル領域３をピンチオフ状態にできる。その結果、ソースＳ−ドレインＤ間の電流を遮断できノーマリオフとなる。この時、ｐ＋型の埋込ゲート領域５及び埋込ゲートコンタクト領域６と、ドレインＤ側のｎ型ドリフト層２との接合から空乏層が広がり、埋込ゲート領域５と埋込ゲートコンタクト領域６の間のチャネル領域３をピンチオフ状態にする。空乏層はドレインＤ側にも広がりこのｎ型ドリフト層２の空乏層が電圧を分担するために、ゲート絶縁膜８に高電界が印加されることを防止でき、高い信頼性が得られる。また、ゲートＧ１に負電圧を印加することにより、高いドレイン電圧でチャネル領域３をピンチオフ状態にでき、高耐圧化ができる。
【００２２】
ドレインＤの電位がソースＳの電位より高く、かつゲートＧ１、Ｇ２の電位がソースＳの電位よりも高くなるようにゲート電圧を印加すると、チャネル領域３、及びｐ＋型埋込ゲート領域５とｐ＋型埋込ゲートコンタクト領域６の間の空乏層が狭くなり、オン抵抗が低減する。ゲート電極１３と、絶縁膜８を介して電極１３に対向するチャネル領域３とは、ＭＯＳ電界効果素子を形成している。従って上記の電圧印加状態においては、ＭＯＳの電界効果にもとづくキャリアの蓄積効果により、チャネル領域３のチャネル抵抗が低減され、オン抵抗がさらに低くなる。ゲート電圧を更に高くすれば、空乏層はさらに狭くなり、チャネル領域３にさらに多くの電子が蓄積されるために、オン抵抗はさらに低減する。
【００２３】
この実施例の電界効果トランジスタの耐圧はゲートＧ１、Ｇ２を０Ｖとした時、約５．３ｋＶであり、オン抵抗は、ゲート電圧をＭＯＳ蓄積効果の生じるしきい値電圧よりも高い２．５Ｖとしたとき、約６９ｍΩｃｍ２であった。ゲートＧ１に−２０Ｖを印加すると、耐圧を６ｋＶに向上させることができた。また、ゲート電圧をビルトイン電圧（ＳｉＣでは約２．５Ｖ）以下にすると、ゲートＧ１、Ｇ２には空乏層の容量分の電流しか流れず、駆動電力を低く抑えることができる。また、ゲート電圧をビルトイン電圧以上にすれば、ゲートＧ１、Ｇ２からホールが注入され、少ないホールの注入で伝導度変調をおこさせることができる。これにより、さらに低いオン抵抗、ひいては低いオン電圧を実現できる。また、本実施例の電界効果トランジスタは、トレンチを有しないので、トレンチ加工をするための反応性イオンエッチング処理を行わない。従ってトレンチ構造を有する電界効果トランジスタのトレンチ部で問題となるような界面準位や界面の荒れによる悪影響はほとんどない。
【００２４】
《第２実施例》
図２の（ａ）は、本発明の第２実施例の電界効果トランジスタの断面図、同（ｂ）は、ｐ＋型埋込ゲート領域５およびｐ＋型の埋込ゲートコンタクト領域６を含む図２の（ａ）のｂ−ｂ断面図である。図１に示す第１実施例の電界効果トランジスタでは、ｐ＋型の埋込ゲート領域５は、紙面に垂直な方向の所定の１箇所の位置でゲート端子Ｇ１に接続されている。従って紙面に垂直な方向に長い埋込領域５の、ゲート端子Ｇ１から離れた位置では、ゲート端子Ｇ１と埋込ゲート領域５間の抵抗（ゲート抵抗）が高くなる。第２実施例の電界効果トランジスタは、図２の（ｂ）に示すように、ｐ型埋込ゲート領域５とｐ型埋込ゲートコンタクト領域６との間に、両者を接続する複数のｐ＋型の埋込ゲート接続領域９を一定の間隔で設けている。この点を除けば両実施例の構造はほぼ同じである。複数の埋込ゲート接続領域９を設けることにより、ｐ＋型の埋込ゲート領域５とｐ＋型の埋込ゲートコンタクト領域６とが複数の箇所で電気的に接続される。この構成により、埋込ゲート領域５が、一定間隔毎に埋込ゲートコンタクト領域６とｐ＋型ゲートコンタクト領域７を介してゲートＧ２に接続されることになり、ｐ型埋込ゲート領域５のゲート抵抗を大幅に低減できる。例えば長さ１ｍｍの素子にｐ＋型埋込ゲート接続領域９を１００μｍ間隔で設けた場合、オン抵抗はほとんど増加せずに、ゲート抵抗を約１０分の１に低減できる。
【００２５】
また、この構造により、ゲートＧ２にｐ＋ｎ−接合のビルトイン電圧以下の電圧を印加して、チャネル領域３に広がる空乏層を、上下方向のみならず左右方向においても狭くすることにより、チャネル幅を広くでき、低いゲート電圧でも低いオン抵抗を実現できる。またノーマリオフも容易に実現できる。
【００２６】
《第３実施例》
図３は、本発明の第３実施例のＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ゲート電極１３の全面に絶縁膜１７を形成し、絶縁膜１７の全面にソース電極１２Ａを形成している。上記のソース電極１２Ａを絶縁膜１７を介してゲート電極１３上に設けた点を除く他の構成は第１実施例と同じであるので重複する説明を省略する。図３の構成にすることにより、ソース電極１２Ａの面積が大きくなるので、その抵抗を大幅に低減することができる。本実施例では、ソース電極１２Ａにソース端子Ｓをワイヤボンディングにより接続してもよいが、ソース電極１２Ａの面に平板状のソース端子板１８を圧接してもよい。このようにすると、ゲート電極１３を含むゲート部に印加される圧力によるストレスが緩和され高い信頼性が得られる。
【００２７】
《第４実施例》
図４は、本発明の第４実施例の、ＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、ｐ型のゲートコンタクト領域７にゲート電極１３Ａを形成し、ゲート絶縁膜８の上に他のゲート電極のＭＯＳゲート１３Ｂを形成している。その他の構成は図１に示す第１実施例と同じであるので重複する説明は省略する。ゲート電極を、ゲート電極１３ＡとＭＯＳゲート１３Ｂとに分離したことにより、ゲート電極１３ＡとＭＯＳゲート１３Ｂに互いに異なるゲート電圧を印加することができ、埋込ゲートコンタクト領域６や埋込ゲート領域５の近傍のドリフト層２と、ＭＯＳゲート１３Ｂに絶縁膜８を介して対向するチャネル領域３とを独立に制御できる。従って、オンにする時、ＭＯＳゲート１３Ｂに、埋込ゲートコンタクト領域６につながるゲート電極１３Ａより大きな電圧を印加することにより、ＭＯＳ構造によるキャリアの蓄積効果がさらに大きくなり、さらにオン抵抗を低減できる。例えば、耐電圧５．３ｋＶの電界効果トランジスタで、ＭＯＳゲート１３Ｂに５Ｖ、ゲート電極１３Ａに２．５Ｖを印加すると、ＭＯＳゲート１３Ｂに２．５Ｖを印加した場合に比べ、オン抵抗は約２０％低減し、５４ｍΩｃｍ２になる。さらに、ゲート電極１３Ａの電圧をあげると、埋め込みゲート領域５、埋め込みゲートコンタクト領域６及びゲートコンタクト領域７からチャネル領域３にホールが注入され、伝導度変調が生じてオン抵抗はさらに低減し、１８ｍΩｃｍ２にできる。また、ゲート電極１３Ａに−２０Ｖの電圧を印加することにより、ドレイン電圧が高い場合でもチャネル領域３をピンチオフにできるので、高耐圧化が図れ、６ｋＶの高耐圧が実現できた。
【００２８】
《第５実施例》
図５は、本発明の第５実施例の、ＳｉＣ電界効果トランジスタのセグメントの断面図である。本実施例では、電界効果トランジスタのセグメントの両端部に段部を設けたトレンチ構造にしている。トレンチ構造にしたことにより、チャネル領域３はｎ型ドリフト層２から突出した形状となる。チャネル領域３の上面及び側面には絶縁膜８Ａを介してゲート電極１３Ｃが形成されている。ゲート電極１３Ｃの両端部は埋込ゲートコンタクト領域６に接している。その他の構成は図１に示す実施例１と同じであるので、重複する説明を省略する。ゲート電極１３Ｃに正の電圧を印加した時に、チャネル領域３の両側壁においてキャリアの蓄積効果が生じ、キャリアが蓄積される領域をｐ型埋込ゲートコンタクト領域６とｐ型埋込ゲート領域５の間までのばすことができる。これによりさらなるオン抵抗の低減が図れる。耐電圧５．３ｋＶの電界効果トランジスタ素子の場合、オン抵抗を６１ｍΩｃｍ２にすることができた。
【００２９】
なお、本構造において両側壁は埋込ゲート領域５と埋込ゲートコンタクト領域６の間に位置しているが、埋込ゲートコンタクト領域６の上に位置してもよい。これにより若干耐圧が下がるが、電流通路が広くなるのでオン抵抗を更に低減できる。
【００３０】
《第６実施例》
図６は、本発明の第６実施例のＳｉＣサイリスタのセグメントの断面図である。図において、アノード領域２１として機能する１０１８から１０２０ａｔｍ／ｃｍ３の高不純物濃度のｐ型ＳｉＣの基板に、１０１４から１０１６ａｔｍ／ｃｍ３の低不純物濃度のｎ型ドリフト層２を気相成長法等により形成する。ドリフト層２の上に、前記第１実施例の場合と同様に、ｐ型の埋込ゲート領域５及びｐ型の埋込ゲートコンタクト領域６を形成する。同様にしてｐ型のゲートコンタクト領域７、チャネル領域３及びｎ型のカソード領域２２を形成する。カソード領域２２にカソード電極１５を設ける。チャネル領域３に絶縁膜８を介してゲート電極１３を設ける。ゲート電極１３の端部はゲートコンタクト領域７に接している。アノード領域２１にはアノード電極１４が設けられている。
【００３１】
ゲートＧ及びカソードＫを０Ｖとし、アノードＡに正の電圧を印加すると、埋込ゲート領域５とチャネル領域３との接合部にビルトイン電圧に基づく空乏層が広がり、チャネル領域３をピンチオフ状態にする。これにより、順方向電圧に耐える耐電圧性が生じる。ゲートＧ及びカソードＫを０Ｖとし、アノードＡに負の電圧を印加すると、ｐ＋型アノード領域２１とドリフト層２との接合部に空乏層が広がり、逆方向電圧に耐える耐電圧性が生じる。したがって、本実施例のＳｉＣサイリスタは順方向および逆方向ともに高耐圧を実現できる。一方、アノードＡに正の電圧を印加し、ゲートＧにカソードＫを基準にしてビルトイン電圧以上の電圧を印加すると、ｐ＋型アノード領域２１、ｎ−型ドリフト層２、ｐ＋型埋込ゲート領域５及びｎ＋型カソード領域のサイリスタ部がオンとなる。ドリフト層２内にアノード領域２１から正孔が注入されるため、伝導度変調が生じ、高電流密度領域でオン抵抗が大幅に低減する。耐電圧５．３ｋＶのサイリスタ素子の場合で、電流立ち上がり後のオン抵抗を、１０ｍΩｃｍ２以下にすることができた。
【００３２】
本実施例において、ｐ＋型アノード領域２１の不純物濃度を１０１６から１０１８ａｔｍ／ｃｍ３の範囲に抑えるか、またはｐ＋型アノード領域２１とｎ−ドリフト領域２との間に点線で示すようにｎ型の高濃度領域２Ｂを設けるかして、ｐ＋型アノード領域２１からの正孔の注入量を抑えることによりＩＧＢＴとして動作させることが出来る。この場合のオン抵抗は、サイリスタのオン抵抗１０ｍΩｃｍ２より大きく４０ｍΩｃｍ２程度になるが、スイッチング速度が速くゲート信号をオンオフするだけで電流をオンオフできるという利点がある。
【００３３】
アノード領域２１となる初期材料のＳｉＣのｐ型基板は低抵抗にすることが困難である。そこでアノード２１とカソード１５間のオン抵抗（前記のように、サイリスタでは１０ｍΩｃｍ２、ＩＧＢＴでは４０ｍΩｃｍ２）を更に低減するためにはｐ＋型アノード領域２１を薄くするのが効果的である。上記の場合は８０〜２００μｍ程度の厚さであるが、例えばこれを０．３〜２０μｍ程度の厚さにすれば、製作を過度に難しくすることなくサイリスタやＩＧＢＴのオン抵抗を１／１０（０．３μｍのとき）から１／２（２０μｍのとき）程度に大幅に低減できる。この場合は、例えば実施例１の製作方法においてドレイン電極を形成する前にｐ＋型アノード領域２１を研削や研磨して前記の厚さにすることにより可能となる。また、ｐ＋型アノード領域２１を１μｍ以下にする場合は、研削や研磨によりアノード領域２１を完全に除去した後にアルミニウムや硼素のイオン打ち込みなどによりｎ−型ドリフト領域２の表面にｐ＋型領域を新たに形成するのが好ましい。
【００３４】
《第７実施例》
図７は、本発明の第７実施例のＳｉＣを用いたＧＴＯサイリスタ（Gate Turn Off Thyristor）のセグメントの断面図である。図７のＳｉＣを用いたＧＴＯサイリスタは、図６のＳｉＣサイリスタの各構成要素において、ｎ型をｐ型に変えｐ型をｎ型に変えたものである。図７において、下部のカソード領域２２Ａにカソード電極１５Ａが設けられ、上部のアノード領域２１にアノード電極１４Ａが設けられている。
【００３５】
ゲートＧ及びアノードＡを０Ｖとし、カソードＫに負の電圧を印加すると、埋込ゲート領域５とその上のチャネル領域３との接合部近傍にビルトイン電圧に基づく空乏層が広がり、チャネル領域３をピンチオフ状態にする。これにより順方向電圧に耐える耐電圧性が生じる。ゲートＧ及びアノードＡを０Ｖとし、カソードＫに正の電圧を印加すると、カソード領域２２Ａとドリフト層２との接合部近傍に空乏層が広がり、逆方向電圧に耐える耐電圧性が生じる。したがって、本実施例のＳｉＣを用いたＧＴＯサイリスタは順方向および逆方向ともに高耐圧を実現できる。一方、カソードＫに負の電圧を印加し、ゲートＧにアノードＡを基準にしてビルトイン電圧以下の電圧を印加すると、ＧＴＯサイリスタがオンとなる。ドリフト層２内にカソード領域２２から電子が注入されるため、伝導度変調が生じ、高電流密度領域のオン抵抗が大幅に低減する。ＧＴＯサイリスタがオンした状態において、ゲートＧに逆バイアスを印加し、アノードＡ−カソードＫ間を流れる電流の一部をゲートＧから引き抜くことにより、ＧＴＯサイリスタをオフ状態にすることができる。
【００３６】
《第８実施例》
本発明の第８実施例では、前記の第１実施例から第５実施例の電界効果トランジスタ及び第６及び第７実施例のＳｉＣサイリスタにおいて、埋込ゲート領域５をイオン活性化率の低いホウ素のイオン打ち込みにより形成し、埋込ゲートコンタクト領域６を活性化率の高いアルミニウム等のイオン打ち込みなどにより形成する。埋込ゲート領域５のイオン活性化率が低いために、埋込ゲート領域５からはほとんどホールが注入されず、活性化率の高い埋込ゲートコンタクト領域６からホールが注入される。このホールがチャネル領域３及びドリフト層２の伝導度を効率的に変調させるので、さらなるオン抵抗の低減が図れる。オン抵抗は、前記第１ないし第７実施例のものより約１０％低減できる。
【００３７】
以上、８つの実施例を説明したが、本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。例えば基本となる素子は、ＩＧＢＴ等でもよい。ＭＯＳゲート、埋め込みゲート領域及び埋め込みゲートコンタクト領域をそれぞれ分離し、例えば第４実施例のように、別々のゲートとする構成にしてもよい。
【００３８】
前記各実施例では、ＳｉＣを用いた素子の場合のみを述べたが、本発明はシリコン、ガリウムヒ素等の他の半導体材料を用いた素子にも適用できる。特に、ダイヤモンド、ガリウムナイトライドなどのワイドギャップ半導体材料を用いた素子にも有効に適用できる。
【００３９】
前記第１ないし第６実施例では低不純物濃度のドリフト層２がｎ型の素子の場合について述べたが、ドリフト層がｐ型の素子の場合には、他の要素のｎ型領域をｐ型領域に、ｐ型領域をｎ型領域に置き変えることにより、本発明の構成を適用できる。
【産業上の利用の可能性】
【００４０】
以上各実施例の説明から明らかなように、本発明の電界効果半導体装置は、第２導電型の埋込ゲート領域、第２導電型埋込ゲートコンタクト領域、第２導電型ゲートコンタクト領域及びＭＯＳゲートを設けることにより、ノーマリオフで高耐圧を保ち、かつオン時に低いゲート電圧でも低いオン抵抗を有する電界効果トランジスタを実現できる。ゲート電圧が低くてよいので、ゲート絶縁膜の信頼性が向上する。
【００４１】
ゲートを埋込ゲートとＭＯＳゲートに分離したものでは、各ゲートを独立に制御でき、さらにオン抵抗を低減することができる。
【００４２】
第２導電型埋込ゲート領域より第２導電型埋込ゲートコンタクト領域の方を活性化率の高い不純物により形成することにより、伝導度変調が効果的に行われ、さらにオン抵抗を低減することができる。
【図面の簡単な説明】
【図１】 図１は、本発明の第１実施例の電界効果トランジスタの断面図である。
【図２】 図２は、（ａ）は本発明の第２実施例の電界効果トランジスタの埋込ゲート領域を示す断面図である。（ｂ）は（ａ）のｂ−ｂ断面図である。
【図３】 図３は、本発明の第３実施例の電界効果トランジスタの断面図である。
【図４】 図４は、本発明の第４実施例の電界効果トランジスタの断面図である。
【図５】 図５は、本発明の第５実施例の電界効果トランジスタの断面図である。
【図６】 図６は、本発明の第６実施例のサイリスタの断面図である。
【図７】 図７は、本発明の第７実施例のＧＴＯの断面図である。
【図８】 図８は、従来のトレンチ型電界効果半導体装置の断面図である。
【図９】 図９は、従来の平面型電界効果半導体装置の断面図である。[0001]
【Technical field】
The present invention relates to an improvement in a field effect semiconductor device.
[0002]
[Background]
For example, an insulated gate field effect transistor (MOSFET) is known as a vertical semiconductor device for power having excellent high-speed switching characteristics, high input impedance, and low input loss. FIG. 8 is a sectional view of a conventional trench gate type MOSFET. In the conventional trench gate type MOSFET, a trench type structure in which the gate 106 is formed in the recess 110 is used to achieve effective use of the surface area and to reduce power loss. Recently, a power semiconductor device using a single crystal material of silicon carbide (SiC) has been prototyped, and the trench gate type MOSFET of FIG. 8 is also n-type drifted on an n-type silicon carbide semiconductor substrate 101 by an epitaxial method. Layer 102 is formed. A p-type body layer 103 is formed on the n-type drift layer 102, and an n-type source region 104 is formed in a predetermined region of the p-type body layer. A recess 110 reaching the n-type drift layer 102 is formed at both ends of the n-type source region 104 and the p-type body layer 103, and a gate electrode 106 is formed via a gate insulating film 105 formed on the surface of the recess 110. . A source electrode 108 is formed on the P-type body layer 103 and the n-type source region 104. A drain electrode 107 is formed on the lower surface of n-type silicon carbide semiconductor substrate 101.
[0003]
A voltage is applied to the gate electrode 106, and an electric field is applied to the recessed gate insulating film 105 sandwiched between the gate electrode 106 and the p-type body layer 103 on the recessed sidewall, thereby forming a p-type body layer in contact with the gate insulating film 105. The conductivity type of 103 is inverted to n-type, and a channel for flowing carriers between the source S and the drain D is formed.
[0004]
FIG. 9 shows a cross-sectional view of another conventional ACCUFET (Accumulation Field Effect Transistor: accumulation type field effect transistor, IEEE Electron Device Letters, vol. 18, No. 12, December 1997) using SiC. The ACCUFET is configured to inject p into the drift layer 102 by p. + A buried region 109 of the mold is formed. The buried region 109 is connected to the source region 104 by a connection line 115 to have the same potential as the source region 104, so that the electric field below the gate insulating film 105 is relaxed. By making the buried region 109 and the source region 104 have the same potential, a depletion layer spreads in the channel portion 111 due to the presence of a built-in voltage at the junction, and even if no gate voltage is applied to the gate G, the drain D-source S Normally-off operation capable of blocking the current is possible, and it is advantageous for increasing the breakdown voltage.
[0005]
In the vertical semiconductor device having a trench structure such as the trench gate type MOSFET of FIG. 8, if an attempt is made to increase the breakdown voltage, the electric field tends to concentrate on the bottom and corner portions of the trench 110, making it difficult to increase the breakdown voltage. In particular, in a semiconductor device using SiC, since the dielectric breakdown electric field is high, the impurity concentration of the drift layer 102 can be increased and the resistance can be decreased. As a result, the electric field in the vicinity of the gate insulating film 105 at the bottom of the trench 110 becomes high, and it is difficult to increase the breakdown voltage. In order to realize a low on-resistance, it is necessary to increase the gate voltage. However, when a high gate voltage is applied, the electric field in the vicinity of the gate insulating film 105 is increased and the reliability of the device is lowered.
[0006]
In a vertical semiconductor device having a trench structure, the interface state existing at the interface between the gate insulating film 105 and the drift layer 102 increases and the roughness of the interface increases due to the influence of the process of forming the trench 110. As a result, the mobility of the channel which is a current path at the time of ON is reduced, and as a result, the ON resistance is increased.
[0007]
In the semiconductor device such as ACCUFET having no trench structure in FIG. 9, since no trench is formed, the influence of the interface state becomes large and the influence of the roughness of the interface is small like the semiconductor device having the trench structure. In addition, when a high voltage is applied to the drain D when it is off, p + Since a depletion layer spreads from the buried region 109 to the drain electrode 107 side and pinches off between the buried region 109 and the drift layer to withstand a high voltage, a high electric field is not applied to the gate insulating film 105. However, in order to maintain normally off in this structure, that is, to maintain the off state even when the drain voltage is 0 V, the channel is formed by a depletion layer formed with a built-in voltage at the junction between the buried region 109 and the channel region 111 thereabove. The region 111 needs to be in a pinch-off state. Therefore, the channel width of the channel region 111 must be narrowed. On the other hand, in order to realize low on-resistance when on, it is necessary to widen the channel width. Therefore, it is difficult to realize both normally-off maintenance and low on-resistance when on.
DISCLOSURE OF THE INVENTION
[0008]
An object of the present invention is to provide a semiconductor device with low on-resistance, high withstand voltage, and high reliability by relaxing the electric field under the gate insulating film 105.
[0009]
A semiconductor device according to the present invention includes a second conductivity type buried gate of a low impurity concentration first conductivity type channel region provided with a high impurity concentration first conductivity type source region except for a part of a bottom portion thereof. Provided in contact with the region, the buried gate contact region, and the surface gate contact region. Further, a gate electrode is provided so as to face the channel region between the first conductivity type source region and the second conductivity type surface gate contact region via an insulating film.
[0010]
With this configuration, when a voltage equal to or lower than the built-in voltage of the junction is applied to the gate electrode at the time of turning on, the depletion layer spreading in the channel region is reduced to a narrow range of the channel region. For this reason, the channel width through which the current flows is widened, and a low on-resistance can be realized even with a low gate voltage.
[0011]
When off, a depletion layer extends from the junction of the second conductivity type buried gate region and buried gate contact region to the drain side from the drift layer, pinches off between both buried regions, and shares the voltage. A high electric field is not applied to and a highly reliable semiconductor device can be realized.
[0012]
Further, in order to reduce the gate resistance while maintaining the on-resistance between the second conductivity type buried gate region and the second conductivity type buried gate contact region, the second conductivity type buried gate is reduced. Connection areas are provided at predetermined intervals. Thereby, the three second conductivity type regions are electrically connected.
[0013]
With this structure, a voltage equal to or lower than the built-in voltage can be applied to the gate to reduce the depletion layer extending in the channel region to a narrow range not only from the top and bottom but also from all sides. As a result, the channel width can be widened, and a low on-resistance can be realized even at a low gate voltage. Moreover, normally-off can be easily realized and a high breakdown voltage can be achieved.
[0014]
In particular, since the gate is separated into a MOS insulated gate and a buried gate, each gate can be controlled independently. If a voltage higher than that of the buried gate is applied to the MOS insulated gate, a larger carrier accumulation effect can be obtained, and the on-resistance can be further reduced.
[0015]
Also, by applying a voltage higher than the built-in voltage to the gate, holes are injected from the second conductivity type buried gate into the channel region, the conductivity of the first conductivity type layer is modulated, and the on-resistance is further reduced. be able to.
[0016]
In particular, the second conductivity type buried gate region is formed by ion implantation of impurities with a low activation rate, and the second conductivity type buried gate contact region is formed by ion implantation of impurities with a high activation rate. To do. Thereby, holes are injected from the buried gate contact region of the second conductivity type, conductivity modulation occurs efficiently, and the on-resistance can be further reduced.
BEST MODE FOR CARRYING OUT THE INVENTION
[0017]
A preferred embodiment of the present invention will be described below with reference to FIGS. FIGS. 1 to 7 each show one segment of the semiconductor device of each embodiment, and a plurality of segments are connected in the horizontal direction in the drawing to constitute a large capacity semiconductor device. In each figure, the dimension of each element shown does not correspond to the actual dimension.
[0018]
<< First Example >>
FIG. 1 is a cross-sectional view of a segment of a SiC (silicon carbide) field effect transistor having a breakdown voltage of 5 kV according to a first embodiment of the present invention, and the segment has a stripe shape that is long in a direction perpendicular to the paper surface. In FIG. 1, a low impurity concentration n-type SiC drift layer 2 having a thickness of about 60 μm is formed on a drain region 1 of high impurity concentration n-type SiC having a thickness of about 300 μm. The thickness of the n-type SiC source region 4 connected to the source electrode 12 is 0.2 μm, but may be about 0.1 μm to 0.3 μm. The thickness of the gate insulating film 8 is 0.10 μm. p + The optimum value of the thickness of the buried gate region 5 of type SiC is 0.3 μm. However, it may be 0.1 μm to 0.5 μm. n − The optimum thickness of the channel region 3 of the mold is 0.3 μm. However, it may be 0.1 μm to 0.5 μm. p + The width of the buried gate region 5 is preferably about 5 μm longer than the n-type source region 4. However, it is sufficient if it is 3 μm to 10 μm long. p + Type buried gate region 5 and p + The optimal distance between the buried gate contact region 6 of the mold is 3 μm. However, it may be 2 μm to 5 μm. In this embodiment, the gate electrode 13 has a long stripe shape in a direction perpendicular to the paper surface. However, the shape may be, for example, a circle or a rectangle.
[0019]
An example of a method for manufacturing the field effect transistor of this example is as follows. 10 functioning as the drain region 1 18 To 10 20 atm / cm 3 N-type SiC substrate having a high impurity concentration of 10% is prepared, 14 To 10 16 atm / cm 3 The SiC low impurity concentration n-type drift layer 2 is formed by vapor phase epitaxy or the like. Next, 10 18 atm / cm 3 Degree p + Type buried gate region 5 and p + A buried gate contact region 6 of the mold is formed by ion implantation of aluminum or the like, and 10 is again formed thereon. 14 To 10 16 atm / cm 3 The channel region 3 of the SiC low impurity concentration n-type drift layer is formed by vapor phase growth or the like. Next, at both ends of the channel region 3, p + P reaching the buried gate contact region 6 + The mold gate contact region 7 is formed by an aluminum ion implantation method or the like.
[0020]
Next, 10 at the center of the channel region 3. 18 To 10 20 atm / cm 3 The n-type source region 4 having a high impurity concentration is formed by ion implantation such as nitrogen. On the channel region 3, the n-type source region 4 and the p-type gate contact region 7, SiO 2 After forming the insulating film 8, p + SiO on both ends on the mold gate contact region 7 2 The insulating film 8 is removed, and a gate electrode 13 connected to the p-type gate contact region 7 is formed using a metal film such as Al. In addition, SiO at the center of the n-type source region 4 2 The insulating film 8 is removed, and a source electrode 12 connected to the n-type source region 4 is formed using a metal film such as aluminum or nickel. Further, a part of the buried gate region 5 is exposed at one position in the depth direction of the segment (direction perpendicular to the paper surface of FIG. 1), and the electrode G1 is connected to the exposed buried gate region 5 to connect the source electrode 12. Take out to the side. Finally, the drain electrode 11 connected to the drain region 1 is formed with aluminum, nickel or the like, and is completed.
[0021]
In the SiC field effect transistor of this embodiment, when the potential of the drain D is higher than the potential of the source S and the potential between the gates G1, G2 and the source S is 0 V, the buried gate region 5 and the n-type drift in contact therewith A depletion layer corresponding to the built-in voltage spreads from the junction between the layer 2 and the n-type channel region 3, and the channel region 3 can be in a pinch-off state. As a result, the current between the source S and the drain D can be cut off, and normally off. At this time, p + A depletion layer extends from the junction of the buried gate region 5 and buried gate contact region 6 of the type and the n-type drift layer 2 on the drain D side, and the channel between the buried gate region 5 and the buried gate contact region 6 Region 3 is in a pinch-off state. Since the depletion layer extends to the drain D side and the depletion layer of the n-type drift layer 2 shares the voltage, it is possible to prevent a high electric field from being applied to the gate insulating film 8 and to obtain high reliability. Further, by applying a negative voltage to the gate G1, the channel region 3 can be pinched off with a high drain voltage, and a high breakdown voltage can be achieved.
[0022]
When the gate voltage is applied so that the drain D potential is higher than the source S potential and the gates G1 and G2 are higher than the source S potential, the channel region 3 and p + Type buried gate region 5 and p + The depletion layer between the buried gate contact regions 6 becomes narrow, and the on-resistance is reduced. The gate electrode 13 and the channel region 3 facing the electrode 13 through the insulating film 8 form a MOS field effect element. Therefore, in the above-described voltage application state, the channel resistance of the channel region 3 is reduced and the on-resistance is further lowered due to the carrier accumulation effect based on the electric field effect of the MOS. If the gate voltage is further increased, the depletion layer is further narrowed, and more electrons are accumulated in the channel region 3, so that the on-resistance is further reduced.
[0023]
The breakdown voltage of the field effect transistor of this embodiment is about 5.3 kV when the gates G1 and G2 are set to 0 V, and the on-resistance is 2.5 V, which is higher than the threshold voltage at which the MOS accumulation effect occurs. About 69mΩcm 2 Met. When −20 V was applied to the gate G1, the breakdown voltage could be improved to 6 kV. Further, when the gate voltage is set to a built-in voltage (about 2.5 V in SiC) or less, only the current corresponding to the capacity of the depletion layer flows through the gates G1 and G2, and the driving power can be kept low. Further, if the gate voltage is made higher than the built-in voltage, holes are injected from the gates G1 and G2, and conductivity modulation can be performed by injection of a small number of holes. As a result, a further lower on-resistance and consequently a lower on-voltage can be realized. In addition, since the field effect transistor of this example does not have a trench, the reactive ion etching process for trench processing is not performed. Therefore, there is almost no adverse effect caused by the interface state or the rough surface which causes a problem in the trench portion of the field effect transistor having the trench structure.
[0024]
<< Second Embodiment >>
2A is a cross-sectional view of a field effect transistor according to the second embodiment of the present invention, and FIG. + Type buried gate region 5 and p + FIG. 3 is a cross-sectional view taken along line bb of FIG. 2A including a buried gate contact region 6 of a type. In the field effect transistor of the first embodiment shown in FIG. + The embedded gate region 5 of the mold is connected to the gate terminal G1 at a predetermined position in a direction perpendicular to the paper surface. Accordingly, the resistance (gate resistance) between the gate terminal G1 and the buried gate region 5 is high at a position away from the gate terminal G1 of the buried region 5 that is long in the direction perpendicular to the paper surface. As shown in FIG. 2B, the field effect transistor according to the second embodiment has a plurality of p-type transistors connected between a p-type buried gate region 5 and a p-type buried gate contact region 6. + Molded buried gate connection regions 9 are provided at regular intervals. Except for this point, the structures of the two embodiments are almost the same. By providing a plurality of buried gate connection regions 9, p + Type buried gate region 5 and p + The buried gate contact region 6 of the mold is electrically connected at a plurality of locations. With this configuration, the buried gate region 5 is connected to the buried gate contact region 6 and the p at regular intervals. + It is connected to the gate G2 via the type gate contact region 7, and the gate resistance of the p type buried gate region 5 can be greatly reduced. For example, p is applied to an element with a length of 1 mm. + When the type buried gate connection regions 9 are provided at intervals of 100 μm, the ON resistance hardly increases and the gate resistance can be reduced to about 1/10.
[0025]
This structure also allows the gate G2 to have p + n − By applying a voltage lower than the built-in voltage of the junction and narrowing the depletion layer extending in the channel region 3 not only in the vertical direction but also in the horizontal direction, the channel width can be widened, and a low on-resistance is realized even at a low gate voltage. it can. Moreover, normally-off can be easily realized.
[0026]
<< Third embodiment >>
FIG. 3 is a sectional view of a segment of a SiC field effect transistor according to a third embodiment of the present invention. In this embodiment, the insulating film 17 is formed on the entire surface of the gate electrode 13, and the source electrode 12 </ b> A is formed on the entire surface of the insulating film 17. Except for the point that the source electrode 12A is provided on the gate electrode 13 with the insulating film 17 interposed therebetween, the configuration is the same as that of the first embodiment, and therefore, a duplicate description is omitted. With the configuration shown in FIG. 3, the area of the source electrode 12A is increased, and the resistance can be greatly reduced. In the present embodiment, the source terminal S may be connected to the source electrode 12A by wire bonding, but a flat source terminal plate 18 may be pressed against the surface of the source electrode 12A. In this way, stress due to pressure applied to the gate portion including the gate electrode 13 is relieved and high reliability is obtained.
[0027]
<< 4th Example >>
FIG. 4 is a cross-sectional view of a segment of a SiC field effect transistor according to the fourth embodiment of the present invention. In this embodiment, the gate electrode 13A is formed in the p-type gate contact region 7, and the MOS gate 13B of another gate electrode is formed on the gate insulating film 8. Other configurations are the same as those of the first embodiment shown in FIG. By separating the gate electrode into the gate electrode 13A and the MOS gate 13B, different gate voltages can be applied to the gate electrode 13A and the MOS gate 13B. The drift layer 2 in the vicinity and the channel region 3 facing the MOS gate 13B through the insulating film 8 can be controlled independently. Therefore, when turning on the MOS gate 13B, by applying a voltage larger than that of the gate electrode 13A connected to the buried gate contact region 6, the effect of storing carriers by the MOS structure is further increased, and the on-resistance can be further reduced. . For example, in a field-effect transistor having a withstand voltage of 5.3 kV, when 5V is applied to the MOS gate 13B and 2.5V is applied to the gate electrode 13A, the on-resistance is about 20% compared to when 2.5V is applied to the MOS gate 13B. Reduced, 54mΩcm 2 become. Further, when the voltage of the gate electrode 13A is raised, holes are injected from the buried gate region 5, the buried gate contact region 6 and the gate contact region 7 into the channel region 3, conductivity modulation occurs, and the on-resistance is further reduced, resulting in 18 mΩcm. 2 Can be. Further, by applying a voltage of −20V to the gate electrode 13A, the channel region 3 can be pinched off even when the drain voltage is high, so that a high breakdown voltage can be achieved and a high breakdown voltage of 6 kV can be realized.
[0028]
<< 5th Example >>
FIG. 5 is a sectional view of a segment of a SiC field effect transistor according to the fifth embodiment of the present invention. In this embodiment, a trench structure is provided in which step portions are provided at both ends of a segment of a field effect transistor. Due to the trench structure, the channel region 3 has a shape protruding from the n-type drift layer 2. A gate electrode 13C is formed on the upper surface and side surfaces of the channel region 3 via an insulating film 8A. Both ends of the gate electrode 13C are in contact with the buried gate contact region 6. Other configurations are the same as those of the first embodiment shown in FIG. When a positive voltage is applied to the gate electrode 13C, a carrier accumulation effect occurs on both side walls of the channel region 3, and the regions where carriers are accumulated are defined as p-type buried gate contact region 6 and p-type buried gate region 5. It can be extended. As a result, the on-resistance can be further reduced. In the case of a field effect transistor element having a withstand voltage of 5.3 kV, the on-resistance is 61 mΩcm. 2 I was able to.
[0029]
In this structure, both side walls are located between the buried gate region 5 and the buried gate contact region 6, but may be located on the buried gate contact region 6. As a result, the breakdown voltage is slightly reduced, but the on-resistance can be further reduced because the current path is widened.
[0030]
<< Sixth embodiment >>
FIG. 6 is a sectional view of a segment of a SiC thyristor according to a sixth embodiment of the present invention. In the figure, 10 functions as the anode region 21. 18 To 10 20 atm / cm 3 10 p of high impurity concentration p-type SiC substrate 14 To 10 16 atm / cm 3 The low impurity concentration n-type drift layer 2 is formed by vapor phase epitaxy or the like. A p-type buried gate region 5 and a p-type buried gate contact region 6 are formed on the drift layer 2 in the same manner as in the first embodiment. Similarly, a p-type gate contact region 7, a channel region 3, and an n-type cathode region 22 are formed. A cathode electrode 15 is provided in the cathode region 22. A gate electrode 13 is provided in the channel region 3 via an insulating film 8. An end portion of the gate electrode 13 is in contact with the gate contact region 7. An anode electrode 14 is provided in the anode region 21.
[0031]
When the gate G and the cathode K are set to 0 V and a positive voltage is applied to the anode A, a depletion layer based on the built-in voltage spreads at the junction between the buried gate region 5 and the channel region 3, and the channel region 3 is pinched off. . As a result, a voltage resistance that can withstand a forward voltage is generated. When the gate G and the cathode K are set to 0 V and a negative voltage is applied to the anode A, p + A depletion layer spreads at the junction between the anode region 21 and the drift layer 2, resulting in a withstand voltage that can withstand reverse voltages. Therefore, the SiC thyristor of the present embodiment can achieve a high breakdown voltage in both the forward and reverse directions. On the other hand, when a positive voltage is applied to the anode A and a voltage higher than the built-in voltage with respect to the cathode K is applied to the gate G, p + Type anode region 21, n − Type drift layer 2, p + Type buried gate region 5 and n + The thyristor portion of the type cathode region is turned on. Since holes are injected from the anode region 21 into the drift layer 2, conductivity modulation occurs, and the on-resistance is greatly reduced in the high current density region. In the case of a thyristor element with a withstand voltage of 5.3 kV, the on-resistance after the current rise is 10 mΩcm. 2 I was able to:
[0032]
In this example, p + The impurity concentration of the mold anode region 21 is 10 16 To 10 18 atm / cm 3 In the range of p or p + Type anode region 21 and n − As shown by the dotted line between the drift region 2 and the n-type high concentration region 2B, p + By suppressing the amount of holes injected from the type anode region 21, it can be operated as an IGBT. In this case, the on-resistance is 10 mΩcm. 2 Larger than 40mΩcm 2 However, there is an advantage that the current can be turned on / off simply by turning on / off the gate signal because the switching speed is high.
[0033]
It is difficult to reduce the resistance of the SiC p-type substrate, which is the initial material, used as the anode region 21. Therefore, the ON resistance between the anode 21 and the cathode 15 (as described above, 10 mΩcm in the thyristor) 2 , 40mΩcm for IGBT 2 P) to further reduce + It is effective to make the mold anode region 21 thinner. In the above case, the thickness is about 80 to 200 μm. For example, if the thickness is about 0.3 to 20 μm, the on-resistance of the thyristor or IGBT can be reduced to 1/10 (without making the manufacturing excessively difficult). It can be greatly reduced from about 0.3 μm) to about 1/2 (when 20 μm). In this case, for example, p is formed before forming the drain electrode in the manufacturing method of the first embodiment. + This is possible by grinding or polishing the mold anode region 21 to the aforementioned thickness. P + In the case where the mold anode region 21 is 1 μm or less, the anode region 21 is completely removed by grinding or polishing and then ion implantation of aluminum or boron is performed. − P on the surface of the type drift region 2 + It is preferable to form a new mold region.
[0034]
<< Seventh embodiment >>
FIG. 7 is a sectional view of a segment of a GTO thyristor (Gate Turn Off Thyristor) using SiC according to the seventh embodiment of the present invention. The GTO thyristor using SiC of FIG. 7 is obtained by changing the n-type from the p-type to the n-type in each component of the SiC thyristor of FIG. In FIG. 7, a cathode electrode 15A is provided in the lower cathode region 22A, and an anode electrode 14A is provided in the upper anode region 21.
[0035]
When the gate G and the anode A are set to 0 V and a negative voltage is applied to the cathode K, a depletion layer based on a built-in voltage spreads in the vicinity of the junction between the buried gate region 5 and the channel region 3 above the channel region 3. Set pinch off. As a result, a withstand voltage withstanding forward voltage is generated. When the gate G and the anode A are set to 0 V and a positive voltage is applied to the cathode K, a depletion layer spreads in the vicinity of the junction between the cathode region 22A and the drift layer 2 and voltage resistance that can withstand reverse voltage is generated. Therefore, the GTO thyristor using SiC of this embodiment can realize a high breakdown voltage in both the forward and reverse directions. On the other hand, when a negative voltage is applied to the cathode K and a voltage lower than the built-in voltage with respect to the anode A is applied to the gate G, the GTO thyristor is turned on. Since electrons are injected from the cathode region 22 into the drift layer 2, conductivity modulation occurs, and the on-resistance in the high current density region is greatly reduced. When the GTO thyristor is turned on, a reverse bias is applied to the gate G, and a part of the current flowing between the anode A and the cathode K is extracted from the gate G, so that the GTO thyristor can be turned off.
[0036]
<< Eighth embodiment >>
In the eighth embodiment of the present invention, in the field effect transistors of the first to fifth embodiments and the SiC thyristors of the sixth and seventh embodiments, the buried gate region 5 is made of boron having a low ion activation rate. The buried gate contact region 6 is formed by ion implantation of aluminum or the like having a high activation rate. Since the ion activation rate of the buried gate region 5 is low, almost no holes are injected from the buried gate region 5 and holes are injected from the buried gate contact region 6 having a high activation rate. Since the holes efficiently modulate the conductivity of the channel region 3 and the drift layer 2, the on-resistance can be further reduced. The on-resistance can be reduced by about 10% from that of the first to seventh embodiments.
[0037]
Although eight embodiments have been described above, the present invention covers more application ranges or derived structures. For example, the basic element may be an IGBT or the like. The MOS gate, the buried gate region, and the buried gate contact region may be separated from each other to form separate gates as in the fourth embodiment, for example.
[0038]
In each of the above embodiments, only the case of an element using SiC has been described, but the present invention can also be applied to an element using another semiconductor material such as silicon or gallium arsenide. In particular, it can be effectively applied to devices using wide gap semiconductor materials such as diamond and gallium nitride.
[0039]
In the first to sixth embodiments, the case where the low impurity concentration drift layer 2 is an n-type element has been described. However, when the drift layer is a p-type element, the n-type region of another element is a p-type. The configuration of the present invention can be applied by replacing the p-type region with the n-type region in the region.
[Possibility of industrial use]
[0040]
As is apparent from the description of the embodiments, the field effect semiconductor device of the present invention includes the second conductivity type buried gate region, the second conductivity type buried gate contact region, the second conductivity type gate contact region, and the MOS. By providing the gate, it is possible to realize a field effect transistor that maintains a high breakdown voltage with normally-off and has a low on-resistance even when the gate voltage is low. Since the gate voltage may be low, the reliability of the gate insulating film is improved.
[0041]
In the case where the gate is separated into the buried gate and the MOS gate, each gate can be controlled independently and the on-resistance can be further reduced.
[0042]
By forming the second conductivity type buried gate contact region with an impurity having a higher activation rate than the second conductivity type buried gate region, conductivity modulation is effectively performed, and the on-resistance is further reduced. Can do.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a field effect transistor according to a first embodiment of the present invention.
FIG. 2A is a cross-sectional view showing a buried gate region of a field effect transistor according to a second embodiment of the present invention. (B) is bb sectional drawing of (a).
FIG. 3 is a sectional view of a field effect transistor according to a third embodiment of the present invention.
FIG. 4 is a cross-sectional view of a field effect transistor according to a fourth embodiment of the present invention.
FIG. 5 is a cross-sectional view of a field effect transistor according to a fifth embodiment of the present invention.
FIG. 6 is a sectional view of a thyristor according to a sixth embodiment of the present invention.
FIG. 7 is a sectional view of a GTO according to a seventh embodiment of the present invention.
FIG. 8 is a cross-sectional view of a conventional trench field effect semiconductor device.
FIG. 9 is a cross-sectional view of a conventional planar field effect semiconductor device.

Claims (12)

高不純物濃度の第１の導電型のドレイン領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に形成した第２の導電型の埋込ゲートコンタクト領域、
前記埋込ゲートコンタクト領域の上の一部分に形成した第２の導電型のゲートコンタクト領域、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に形成した第１の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第１の導電型のソース領域、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記ソース領域の表面の一部分に形成した絶縁膜、
前記絶縁膜の表面及びゲートコンタクト領域の表面に設けたゲート電極、及び
前記ソース領域に設けたソース電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記ソース領域の表面の一部分まで延在しており、
前記ゲート電極と前記ソース電極とは電気的に絶縁されている電界効果半導体装置。A low impurity concentration first conductivity type drift region formed on the high impurity concentration first conductivity type drain region;
A drain electrode formed on a surface of the drain region opposite to a surface in contact with the drift region;
A buried gate region of a second conductivity type formed in a central region in the drift region in the vicinity of the surface opposite to the surface in contact with the drain region;
A buried gate contact region of a second conductivity type formed in an end region in the vicinity of the opposite surface of the surface in contact with the drain region in the drift region;
A gate contact region of a second conductivity type formed in a portion on the buried gate contact region;
A channel region of a first conductivity type formed in a region surrounded by the opposite surface of the drift region and the gate contact region;
A source region of a first conductivity type formed in a central region near the surface of the channel region;
An insulating film formed on a part of the surface of the gate contact region, the surface of the channel region and a part of the surface of the source region;
A gate electrode provided on a surface of the insulating film and a surface of a gate contact region; and a source electrode provided on the source region;
Equipped with a,
The gate electrode extends to a part of the surface of the source region through the insulating film,
The field effect semiconductor device that is electrically insulated from the gate electrode and the source electrode. 前記第１の導電型のドリフト層内に、前記埋込ゲート領域と前記埋込ゲートコンタクト領域とを接続するための第２の導電型の埋込ゲート接続領域を形成したことを特徴とする請求項１記載の電界効果半導体装置。Claims wherein the first conductivity type in the drift layer, characterized in that the formation of the buried gate connection region of the second conductivity type for connecting the buried gate region and said buried gate contact region Item 2. The field effect semiconductor device according to Item 1. 前記ゲート電極の全面に絶縁膜を介して形成され、前記ソース領域に接続されているソース電極を備える請求項１記載の電界効果半導体装置。  The field effect semiconductor device according to claim 1, further comprising a source electrode formed on an entire surface of the gate electrode via an insulating film and connected to the source region. 前記ゲート電極が、前記ゲートコンタクト領域に接するように形成した第１のゲート電極と、前記絶縁膜を介して前記チャネル領域に対向するように形成した第２のゲート電極とからなる請求項１記載の電界効果半導体装置。 Said gate electrode includes a first gate electrode formed in contact with the gate contact region, the insulating film via and a second gate electrode formed so as to face the channel region claim 1, wherein Field effect semiconductor device. 高不純物濃度の第１の導電型のドレイン領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面に形成したドレイン電極、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に形成した第２の導電型の埋込ゲートコンタクト領域、
前記埋込ゲート領域の上にこの埋込ゲート領域より広い範囲に形成した第１の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第１の導電型のソース領域、
前記ドリフト領域の表面、前記チャネル領域の側面及び表面及び前記ソース領域の表面の一部分に形成した絶縁膜、
前記絶縁膜及び前記埋込ゲートコンタクト領域の上に形成したゲート電極、及び
前記ソース領域に形成したソース電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記ソース領域の表面の一部分まで延在しており、
前記ゲート電極と前記ソース電極とは電気的に絶縁されている電界効果半導体装置。 A low impurity concentration first conductivity type drift region formed on the high impurity concentration first conductivity type drain region;
A drain electrode formed on a surface of the drain region opposite to a surface in contact with the drift region;
A buried gate region of a second conductivity type formed in a central region in the drift region in the vicinity of the surface opposite to the surface in contact with the drain region;
A buried gate contact region of a second conductivity type formed in an end region in the vicinity of the opposite surface of the surface in contact with the drain region in the drift region;
The first conductivity type channel region formed in a wide range from the buried gate region over the buried gate region,
The source area of the first conductivity type formed in a central region near the surface of the channel region,
An insulating film formed on a part of the surface of the drift region, the side surface and the surface of the channel region, and the surface of the source region;
It said insulating Maku及 beauty the gate electrode is formed on the buried gate contact region, and a source electrode formed on said source region,
Equipped with a,
The gate electrode extends to a part of the surface of the source region through the insulating film,
The field effect semiconductor device that is electrically insulated from the gate electrode and the source electrode. 高不純物濃度の第２の導電型のアノード領域の上に形成した、低不純物濃度の第１の導電型のドリフト領域、
前記アノード領域の前記ドリフト領域に接する面の反対面に形成したアノード電極、
前記ドリフト領域内の、前記アノード領域に接する面の反対面の近傍の中央領域に形成した第２の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に形成した第２の導電型の埋込ゲートコンタクト領域、
前記埋込ゲートコンタクト領域の上の一部分に形成した第２の導電型のゲートコンタクト領域、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に形成した第１の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第１の導電型のカソード領域、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記カソード領域の表面に形成した絶縁膜、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面に設けたゲート電極、及び
前記カソード領域に設けたカソード電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記カソード領域の表面の一部分まで延在しており、
前記ゲート電極と前記カソード電極とは電気的に絶縁されている電界効果半導体装置。A low impurity concentration first conductivity type drift region formed on the high impurity concentration second conductivity type anode region;
An anode electrode formed on the surface of the anode region opposite to the surface in contact with the drift region;
A buried gate region of a second conductivity type formed in a central region in the drift region in the vicinity of the surface opposite to the surface in contact with the anode region;
A buried gate contact region of a second conductivity type formed in an end region in the vicinity of the opposite surface of the surface in contact with the drain region in the drift region;
A gate contact region of a second conductivity type formed in a portion on the buried gate contact region;
A channel region of a first conductivity type formed in a region surrounded by the opposite surface of the drift region and the gate contact region;
A cathode region of a first conductivity type formed in a central region near the surface of the channel region;
An insulating film formed on a part of the surface of the gate contact region, the surface of the channel region and the surface of the cathode region;
A gate electrode provided on a surface of the insulating film and a surface of the gate contact region; and a cathode electrode provided on the cathode region;
Equipped with a,
The gate electrode extends to a part of the surface of the cathode region via the insulating film,
The field effect semiconductor device that is electrically insulated from the gate electrode and the cathode electrode. 前記第２の導電型のアノード領域と第１の導電型のドリフト領域との間に、第１の導電型の高濃度領域を形成したことを特徴とする請求項６記載の電界効果半導体装置。  7. The field effect semiconductor device according to claim 6, wherein a high concentration region of the first conductivity type is formed between the anode region of the second conductivity type and the drift region of the first conductivity type. 高不純物濃度の第１の導電型のカソード領域の上に形成した、低不純物濃度の第２の導電型のドリフト領域、
前記カソード領域の前記ドリフト領域に接する面の反対面に形成したカソード電極、
前記ドリフト領域内の、前記カソード領域に接する面の反対面の近傍の中央領域に形成した第１の導電型の埋込ゲート領域、
前記ドリフト領域内の、前記カソード領域に接する面の前記反対面の近傍の端部領域に形成した第１の導電型の埋込ゲートコンタクト領域、
前記埋込ゲートコンタクト領域の上の一部分に形成した第１導電型のゲートコンタクト領域、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に形成した第２の導電型のチャネル領域、
前記チャネル領域の表面近傍の中央領域に形成した第２の導電型のアノード領域、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記アノード領域の表面に形成した絶縁膜、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面に設けたゲート電極、及び
前記アノード領域に設けたアノード電極、
を備え、
前記ゲート電極は、前記絶縁膜を介して、前記アノード領域の表面の一部分まで延在しており、
前記ゲート電極と前記アノード電極とは電気的に絶縁されている電界効果半導体装置。A low impurity concentration second conductivity type drift region formed on the high impurity concentration first conductivity type cathode region;
A cathode electrode formed on the surface of the cathode region opposite to the surface in contact with the drift region;
A buried gate region of a first conductivity type formed in a central region in the drift region in the vicinity of the surface opposite to the surface in contact with the cathode region;
A buried gate contact region of a first conductivity type formed in an end region in the vicinity of the opposite surface of the surface in contact with the cathode region in the drift region;
A gate contact region of a first conductivity type formed in a portion on the buried gate contact region;
A channel region of a second conductivity type formed in a region surrounded by the opposite surface of the drift region and the gate contact region;
An anode region of a second conductivity type formed in a central region near the surface of the channel region;
A portion of the surface of the gate contact region, an insulating film formed on the surface of the channel region and the surface of the anode region;
A gate electrode provided on a surface of the insulating film and a surface of the gate contact region; an anode electrode provided on the anode region;
Equipped with a,
The gate electrode extends to a part of the surface of the anode region through the insulating film,
The field effect semiconductor device that is electrically insulated from the gate electrode and the anode electrode. 高不純物濃度の第１の導電型のドレイン領域として働く炭化珪素基板の上に、低不純物濃度の第１の導電型のドリフト領域を形成するステップ、
前記ドレイン領域の、前記ドリフト領域に接する面の反対面にドレイン電極を形成するステップ、
前記ドリフト領域内の、前記ドレイン領域に接する面の反対面の近傍の中央領域に第２の導電型の埋込ゲート領域を形成するステップ、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に第２の導電型の埋込ゲートコンタクト領域を形成するステップ、
前記埋込ゲートコンタクト領域の上の一部分に第２の導電型のゲートコンタクト領域を形成するステップ、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に第１の導電型のチャネル領域を形成するステップ、
前記チャネル領域の表面近傍の中央領域に第１の導電型のソース領域を形成するステップ、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記ソース領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及びゲートコンタクト領域の表面にゲート電極を形成するステップ、及び
前記ソース領域にソース電極を形成するステップ、
を備え、
前記ゲート電極は、前記絶縁膜を介して前記ソース領域の表面の一部分まで延在するように、形成し、
前記ゲート電極と前記ソース電極とは電気的に絶縁されるように形成する電界効果半導体装置の製造方法。Forming a low impurity concentration first conductivity type drift region on a silicon carbide substrate serving as a high impurity concentration first conductivity type drain region ;
Forming a drain electrode on a surface of the drain region opposite to a surface in contact with the drift region;
Forming a buried gate region of a second conductivity type in a central region of the drift region in the vicinity of the surface opposite to the surface in contact with the drain region;
Forming a buried gate contact region of a second conductivity type in an end region in the vicinity of the surface opposite to the surface in contact with the drain region in the drift region;
Forming a gate contact region of a second conductivity type on a portion of the buried gate contact region;
Forming a channel region of a first conductivity type in a region surrounded by the opposite surface of the drift region and the gate contact region;
Forming a first conductivity type source region in a central region near the surface of the channel region;
Forming an insulating film on a portion of the surface of the gate contact region, the surface of the channel region, and the surface of the source region;
Forming a gate electrode on a surface of the insulating film and a surface of the gate contact region; and forming a source electrode in the source region;
Equipped with a,
The gate electrode is formed to extend to a part of the surface of the source region through the insulating film,
A method of manufacturing a field effect semiconductor device, wherein the gate electrode and the source electrode are formed so as to be electrically insulated . 高不純物濃度の第２の導電型のアノード領域として働く炭化珪素基板の上に、低不純物濃度の第１の導電型のドリフト領域を形成するステップ、
前記アノード領域の前記ドリフト領域に接する面の反対面にアノード電極を形成するステップ、
前記ドリフト領域内の、前記アノード領域に接する面の反対面の近傍の中央領域に第２の導電型の埋込ゲート領域を形成するステップ、
前記ドリフト領域内の、前記ドレイン領域に接する面の前記反対面の近傍の端部領域に第２の導電型の埋込ゲートコンタクト領域を形成するステップ、
前記埋込ゲートコンタクト領域の上の一部分に第２の導電型のゲートコンタクト領域を形成するステップ、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に第１の導電型のチャネル領域を形成するステップ、
前記チャネル領域の表面近傍の中央領域に第１の導電型のカソード領域を形成するステップ、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記カソード領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面にゲート電極を形成するステップ、及び
前記カソード領域にカソード電極を形成するステップ、
を備え、
前記ゲート電極は、前記絶縁膜を介して前記カソード領域の表面の一部分まで延在するように、形成し、
前記ゲート電極と前記カソード電極とは電気的に絶縁されるように形成する電界効果半導体装置の製造方法。Forming a low impurity concentration first conductivity type drift region on a silicon carbide substrate serving as a high impurity concentration second conductivity type anode region;
Forming an anode electrode on a surface of the anode region opposite to a surface in contact with the drift region;
Forming a buried gate region of a second conductivity type in a central region in the drift region in the vicinity of the surface opposite to the surface in contact with the anode region;
Forming a buried gate contact region of a second conductivity type in an end region in the vicinity of the surface opposite to the surface in contact with the drain region in the drift region;
Forming a gate contact region of a second conductivity type on a portion of the buried gate contact region;
Forming a channel region of a first conductivity type in a region surrounded by the opposite surface of the drift region and the gate contact region;
Forming a cathode region of a first conductivity type in a central region near the surface of the channel region;
Forming an insulating film on a portion of the surface of the gate contact region, the surface of the channel region, and the surface of the cathode region;
Forming a gate electrode on a surface of the insulating film and a surface of the gate contact region; and forming a cathode electrode on the cathode region;
With
The gate electrode is formed to extend to a part of the surface of the cathode region through the insulating film,
A method of manufacturing a field effect semiconductor device, wherein the gate electrode and the cathode electrode are formed so as to be electrically insulated. 前記アノード領域を除去するステップ、
前記アノード領域を除去したドリフト領域にイオン打ち込みにより第２の導電型の領域を形成するステップ
を更に備える請求項１０記載の電界効果半導体装置の製造方法。Removing the anode region;
The method of manufacturing a field effect semiconductor device according to claim 10, further comprising: forming a second conductivity type region by ion implantation in the drift region from which the anode region has been removed. 高不純物濃度の第１の導電型のカソード領域として働く炭化珪素基板の上に、低不純物濃度の第２の導電型のドリフト領域を形成するステップ、
前記カソード領域の前記ドリフト領域に接する面の反対面にカソード電極を形成するステップ、
前記ドリフト領域内の、前記カソード領域に接する面の反対面の近傍の中央領域に第１の導電型の埋込ゲート領域を形成するステップ、
前記ドリフト領域内の、前記カソード領域に接する面の前記反対面の近傍の端部領域に第１の導電型の埋込ゲートコンタクト領域を形成するステップ、
前記埋込ゲートコンタクト領域の上の一部分に第１導電型のゲートコンタクト領域を形成するステップ、
前記ドリフト領域の前記反対面と、前記ゲートコンタクト領域とに囲まれた領域に第２の導電型のチャネル領域を形成するステップ、
前記チャネル領域の表面近傍の中央領域に第２の導電型のアノード領域を形成するステップ、
前記ゲートコンタクト領域の表面の一部分、前記チャネル領域の表面及び前記アノード領域の表面に絶縁膜を形成するステップ、
前記絶縁膜の表面及び前記ゲートコンタクト領域の表面にゲート電極を形成するステップ、及び
前記アノード領域にアノード電極を形成するステップ、
を備え、
前記ゲート電極は、前記絶縁膜を介して前記アノード領域の表面の一部分まで延在するように、形成し、
前記ゲート電極と前記アノード電極とは電気的に絶縁されるように形成する電界効果半導体装置製造方法。Forming a low impurity concentration second conductivity type drift region on a silicon carbide substrate serving as a high impurity concentration first conductivity type cathode region;
Forming a cathode electrode on a surface of the cathode region opposite to a surface in contact with the drift region;
Forming a buried gate region of a first conductivity type in a central region in the drift region in the vicinity of the surface opposite to the surface in contact with the cathode region;
Forming a buried gate contact region of a first conductivity type in an end region in the drift region in the vicinity of the opposite surface of the surface in contact with the cathode region;
Forming a gate contact region of a first conductivity type on a portion of the buried gate contact region;
Forming a channel region of a second conductivity type in a region surrounded by the opposite surface of the drift region and the gate contact region;
Forming an anode region of a second conductivity type in a central region near the surface of the channel region;
Forming an insulating film on a portion of the surface of the gate contact region, the surface of the channel region, and the surface of the anode region;
Forming a gate electrode on a surface of the insulating film and a surface of the gate contact region; and forming an anode electrode on the anode region;
With
The gate electrode is formed to extend to a part of the surface of the anode region through the insulating film,
A method of manufacturing a field effect semiconductor device, wherein the gate electrode and the anode electrode are formed so as to be electrically insulated.
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