JP2007115861A - Hetero junction transistor - Google Patents

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雅裕 杉本
Toru Kachi
徹 加地
Tsutomu Uesugi
勉 上杉
Hiroyuki Ueda
博之 上田
Shigemasa Soejima
成雅 副島
Masakazu Kanechika
将一 兼近
Masahito Kigami
雅人 樹神
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce variation in threshold voltages of the gate of a hetero junction transistor. <P>SOLUTION: A hetero junction transistor 10 has such structure as an embedded semiconductor region 24, an upper surface embedded insulating film 34, a first semiconductor region 42, a second semiconductor region 44, and a gate electrode 48, are sequentially formed. The embedded semiconductor region 24 is n-type gallium nitride (GaN) electrically insulated from a surrounding semiconductor region. The first semiconductor region 42 is formed from gallium nitride (GaN). The second semiconductor region 44 is formed from gallium nitride-aluminum (Al<SB>0.3</SB>Ga<SB>0.7</SB>N), with its band gap being wider than that of the first semiconductor region 42. A control electrode 26 is electrically connected to the embedded semiconductor region 24. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、III-Ｖ族化合物半導体を用いたヘテロ接合トランジスタに関する。特に、ノーマリオフ型のヘテロ接合トランジスタに関する。   The present invention relates to a heterojunction transistor using a III-V compound semiconductor. In particular, the present invention relates to a normally-off type heterojunction transistor.

バンドギャップが狭いIII-Ｖ族化合物半導体の第１半導体領域とバンドギャップが広いIII-Ｖ族化合物半導体の第２半導体領域で構成されるヘテロ接合を利用するトランジスタの開発が進められている。III-Ｖ族化合物半導体は、高い破壊電界強度と高い飽和電子移動度を備えていることから、スイッチング用のトランジスタとしての利用が期待されている。
ヘテロ接合トランジスタは、第１半導体領域のヘテロ接合面に形成される２次元電子ガス層を電子が走行する現象を利用する。ヘテロ接合に対向してゲート電極を形成すれば、ゲート電圧を利用して電子の走行を制御することができ、トランジスタのオン・オフを切換えることができる。一般的に、III-Ｖ族化合物半導体を用いたこの種のヘテロ接合トランジスタは、負のゲート電圧を印加したときに電子が走行を停止し、ゲート電圧を印加していないときに電子が走行するノーマリオン型である。 Development of a transistor using a heterojunction composed of a first semiconductor region of a group III-V compound semiconductor having a narrow band gap and a second semiconductor region of a group III-V compound semiconductor having a wide band gap is in progress. III-V compound semiconductors are expected to be used as switching transistors because they have high breakdown field strength and high saturation electron mobility.
The heterojunction transistor uses a phenomenon in which electrons travel through a two-dimensional electron gas layer formed on the heterojunction surface of the first semiconductor region. When the gate electrode is formed so as to face the heterojunction, the travel of electrons can be controlled using the gate voltage, and the transistor can be turned on and off. Generally, in this type of heterojunction transistor using a III-V compound semiconductor, electrons stop traveling when a negative gate voltage is applied, and electrons travel when no gate voltage is applied. It is a normally-on type.

安全に使い易く、用途範囲が広いノーマリオフ型のヘテロ接合トランジスタが必要とされている。特許文献１及び特許文献２に、III-Ｖ族化合物半導体を用いたノーマリオフ型のヘテロ接合トランジスタが開示されている。
特許文献１は、ヘテロ接合を構成しているノンドープの第１半導体領域に接してｐ型の不純物を含む半導体領域を形成する技術を提案している。ｐ型の不純物を含む半導体領域は、ゲート電圧が印加していない状態において、ヘテロ接合を構成する第１半導体領域を空乏化する。このため、ｐ型の不純物を含む半導体領域を設けると、ゲート電圧を印加していない状態において、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ゲート電圧が印加されていない状態では電子が走行を停止し、正のゲート電圧を印加したときに電子が走行するノーマリオフ型のヘテロ接合トランジスタを得ることができる。
特許文献２は、ヘテロ接合を構成しているノンドープの第２半導体領域内にｐ型の不純物を含む半導体領域を形成する技術を提案している。ｐ型の不純物を含む半導体領域を利用して、第２半導体領域の電荷のバランスを調整する。これにより、ゲート電圧が印加していない状態において、第１半導体領域のフェルミレベルをゲート電極の電位よりも低くすることができる。このため、ｐ型の不純物を含む半導体領域を設けると、ゲート電圧を印加していない状態において、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ゲート電圧が印加されていない状態では電子が走行を停止し、正のゲート電圧を印加したときに電子が走行するノーマリオフ型のヘテロ接合トランジスタを得ることができる。
特開２００４−２６０１４０号公報 特開２００４−２７３４８６号公報 There is a need for normally-off heterojunction transistors that are safe and easy to use and have a wide range of applications. Patent Document 1 and Patent Document 2 disclose normally-off type heterojunction transistors using III-V group compound semiconductors.
Patent Document 1 proposes a technique for forming a semiconductor region containing a p-type impurity in contact with a non-doped first semiconductor region constituting a heterojunction. The semiconductor region containing the p-type impurity depletes the first semiconductor region constituting the heterojunction in a state where no gate voltage is applied. For this reason, when a semiconductor region containing a p-type impurity is provided, it is possible to create a state in which a two-dimensional electron gas layer is not formed in a state where no gate voltage is applied. Accordingly, it is possible to obtain a normally-off type heterojunction transistor in which electrons stop traveling when no gate voltage is applied, and electrons travel when a positive gate voltage is applied.
Patent Document 2 proposes a technique for forming a semiconductor region containing a p-type impurity in a non-doped second semiconductor region constituting a heterojunction. The charge balance of the second semiconductor region is adjusted using the semiconductor region containing the p-type impurity. Accordingly, the Fermi level of the first semiconductor region can be made lower than the potential of the gate electrode in a state where no gate voltage is applied. For this reason, when a semiconductor region containing a p-type impurity is provided, it is possible to create a state in which a two-dimensional electron gas layer is not formed in a state where no gate voltage is applied. Accordingly, it is possible to obtain a normally-off type heterojunction transistor in which electrons stop traveling when no gate voltage is applied, and electrons travel when a positive gate voltage is applied.
JP 2004-260140 A JP 2004-273486 A

一般的に、III-Ｖ族化合物半導体に対するｐ型の不純物には、マグネシウムを利用することが多い。III-Ｖ族化合物半導体に存在するマグネシウムの拡散係数は大きい。このため、製造工程で実施する熱処理によって、マグネシウムが周囲の半導体領域に拡散してしまうことが問題となる。特許文献１及び特許文献２のように、ヘテロ接合の近傍にｐ型の半導体領域が設けられていると、拡散したマグネシウムによって第１半導体領域のキャリア濃度がバラツクという問題が発生する。ゲートの閾値電圧は第１半導体領域のキャリア濃度に大きく依存していることから、第１半導体領域のキャリア濃度のバラツキは、ゲートの閾値電圧のバラツキを引き起こす。
なお、この種の問題はｐ型不純物にマグネシウムを用いる場合に限らず、他のｐ型不純物を用いる場合でも同様に生じ得る。例えば、半導体装置の微細化が進めば、不純物の拡散による影響が無視できなくなるので、何らかの対策を講じる必要性が増してくる。
本発明は、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたヘテロ接合トランジスタを提供する。 In general, magnesium is often used as a p-type impurity for a III-V compound semiconductor. The diffusion coefficient of magnesium present in III-V compound semiconductors is large. For this reason, it becomes a problem that magnesium is diffused into the surrounding semiconductor region by the heat treatment performed in the manufacturing process. When a p-type semiconductor region is provided in the vicinity of the heterojunction as in Patent Document 1 and Patent Document 2, there is a problem that the carrier concentration of the first semiconductor region varies due to diffused magnesium. Since the gate threshold voltage greatly depends on the carrier concentration of the first semiconductor region, the variation of the carrier concentration of the first semiconductor region causes the variation of the gate threshold voltage.
This kind of problem is not limited to the case where magnesium is used as the p-type impurity, but can also occur when other p-type impurities are used. For example, as the miniaturization of a semiconductor device progresses, the influence of impurity diffusion cannot be ignored, so that it is necessary to take some measures.
The present invention provides a heterojunction transistor that is a normally-off type and has reduced variations in gate threshold voltage.

本発明で創作されたヘテロ接合トランジスタは、以下に説明するように、大別すると３つのタイプの構造に分けることができる。それらは単一の発明思想を具現化したものであり、基本思想は共通である。また、それぞれのヘテロ接合トランジスタの構成要素には、共通する呼称で特定される発明特定事項が存在している。しかしながら、特に示さない限り、それらの間には共通した性質を持つという関係は存在していない。例えば、共通した呼称の構成要素として、「第１半導体領域」及び「第２半導体領域」という発明特定事項が存在する。しかしながら、それぞれのヘテロ接合トランジスタでは、「第１半導体領域」及び「第２半導体領域」に要求される導電型は異なっていることがある。したがって、本明細書では、それぞれのヘテロ接合トランジスタに存在する発明特定事項は、それぞれのヘテロ接合トランジスタにおいて解釈するものとする。   The heterojunction transistors created in the present invention can be roughly divided into three types of structures as described below. They embody a single inventive idea and share the basic idea. In addition, the invention specifying matters specified by common names exist in the components of the respective heterojunction transistors. However, unless otherwise indicated, there is no relationship between them that has a common property. For example, there are invention specific matters such as “first semiconductor region” and “second semiconductor region” as components having common names. However, the conductivity types required for the “first semiconductor region” and the “second semiconductor region” may be different in each heterojunction transistor. Therefore, in this specification, the invention specific matter existing in each heterojunction transistor is to be interpreted in each heterojunction transistor.

本発明で創作された第１のヘテロ接合トランジスタは、埋込み半導体領域、埋込み絶縁膜、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えている。埋込み半導体領域は、不純物を含む半導体で形成されており、周囲の半導体領域から電気的に絶縁されている。埋込み半導体領域に導入されている不純物の導電型は任意に選択することができる。要は、埋込み半導体領域に不純物が導入されて、電気的には実質的な導体になっていればよい。第１半導体領域は、III-Ｖ族化合物半導体で形成されている。第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されている。さらに、本発明のヘテロ接合トランジスタは、埋込み半導体領域に電気的に接続されている制御電極を備えている。
このヘテロ接合トランジスタによると、第１半導体領域と第２半導体領域によってヘテロ接合が構成され、第１半導体領域のヘテロ接合面に２次元電子ガス層が形成される。このヘテロ接合にゲート電極が対向している。さらに、このヘテロ接合面に絶縁膜を介して埋込み半導体領域も対向している。埋込み半導体領域には制御電極が電気的に接続されており、この制御電極に印加する電圧を調整することによって、埋込み半導体領域の電位を調整することができる。埋込み半導体領域の電位が適値に調整されると、ゲート電圧が印加されていない状態において、埋込み半導体領域に対向している第１半導体領域を空乏化することができる。このため、ゲート電圧が印加されていない状態において、第１半導体領域に２次元電子ガス層が形成されない状態を作り出すことができ、ノーマリオフ型のヘテロ接合トランジスタを実現することができる。また、埋込み半導体領域の導電型は任意に選択することができるので、埋込み半導体領域に導入する不純物に拡散係数の小さいものを採用すれば、第１半導体領域に不純物が拡散するという現象が低減される。このため、ゲートの閾値電圧がバラツクという現象が抑制される。また、制御電極に印加する電圧を調整することによって、第１半導体領域の空乏層幅を調整することができる。このため、この構造を備えたヘテロ接合トランジスタは、ゲートの閾値電圧を一定値に調整することができる。
なお、埋込み半導体領域、埋込み絶縁膜、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている積層構造には、他の半導体領域等が介在することもある。例えば、第１半導体領域と第２半導体領域の間に、バンドギャップの狭い半導体領域を介在させることによって、オン抵抗が低抵抗化された構造とすることもできる。 The first heterojunction transistor created in the present invention has a structure in which a buried semiconductor region, a buried insulating film, a first semiconductor region, a second semiconductor region, and a gate electrode are formed in this order. The embedded semiconductor region is formed of a semiconductor containing an impurity and is electrically insulated from the surrounding semiconductor region. The conductivity type of the impurity introduced into the buried semiconductor region can be arbitrarily selected. In short, it suffices if impurities are introduced into the buried semiconductor region so that it becomes a substantial conductor electrically. The first semiconductor region is formed of a III-V group compound semiconductor. The second semiconductor region is formed of a III-V group compound semiconductor having a wider band gap than the band gap of the first semiconductor region. Furthermore, the heterojunction transistor of the present invention includes a control electrode that is electrically connected to the buried semiconductor region.
According to this heterojunction transistor, the first semiconductor region and the second semiconductor region form a heterojunction, and a two-dimensional electron gas layer is formed on the heterojunction surface of the first semiconductor region. A gate electrode is opposed to the heterojunction. Further, the buried semiconductor region is also opposed to the heterojunction surface via an insulating film. A control electrode is electrically connected to the buried semiconductor region, and the potential of the buried semiconductor region can be adjusted by adjusting the voltage applied to the control electrode. When the potential of the buried semiconductor region is adjusted to an appropriate value, the first semiconductor region facing the buried semiconductor region can be depleted in a state where no gate voltage is applied. Therefore, it is possible to create a state in which a two-dimensional electron gas layer is not formed in the first semiconductor region in a state where no gate voltage is applied, and a normally-off type heterojunction transistor can be realized. In addition, since the conductivity type of the embedded semiconductor region can be arbitrarily selected, if an impurity introduced into the embedded semiconductor region has a small diffusion coefficient, the phenomenon that the impurity diffuses into the first semiconductor region is reduced. The For this reason, the phenomenon that the threshold voltage of the gate varies is suppressed. In addition, the depletion layer width of the first semiconductor region can be adjusted by adjusting the voltage applied to the control electrode. Therefore, the heterojunction transistor having this structure can adjust the threshold voltage of the gate to a constant value.
Note that another semiconductor region or the like may be interposed in the stacked structure in which the buried semiconductor region, the buried insulating film, the first semiconductor region, the second semiconductor region, and the gate electrode are sequentially formed. For example, a structure in which the on-resistance is lowered can be obtained by interposing a semiconductor region having a narrow band gap between the first semiconductor region and the second semiconductor region.

本発明で創作された第２のヘテロ接合トランジスタは、埋込み金属領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えている。第１半導体領域は、III-Ｖ族化合物半導体で形成されている。第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されている。
このヘテロ接合トランジスタによると、埋込み金属領域と第１半導体領域がショットキー接触しており、このショットキー接触によって第１半導体領域が空乏化される。このため、ゲート電圧が印加されていない状態において、第１半導体領域を空乏化することができ、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、第２のヘテロ接合トランジスタは、ノーマリオフ型として動作することができる。さらに、埋込み金属領域を採用することによって、第１半導体領域に不純物が拡散するという現象が生じない。このため、ゲートの閾値電圧がバラツクという現象が生じない。ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたヘテロ接合トランジスタを得ることができる。 The second heterojunction transistor created in the present invention has a structure in which a buried metal region, a first semiconductor region, a second semiconductor region, and a gate electrode are formed in this order. The first semiconductor region is formed of a III-V group compound semiconductor. The second semiconductor region is formed of a III-V group compound semiconductor having a wider band gap than the band gap of the first semiconductor region.
According to this heterojunction transistor, the buried metal region and the first semiconductor region are in Schottky contact, and the first semiconductor region is depleted by this Schottky contact. For this reason, in a state where no gate voltage is applied, the first semiconductor region can be depleted, and a state where a two-dimensional electron gas layer is not formed can be created. Therefore, the second heterojunction transistor can operate as a normally-off type. Further, by adopting the buried metal region, the phenomenon that impurities are diffused in the first semiconductor region does not occur. For this reason, the phenomenon that the threshold voltage of the gate varies does not occur. It is possible to obtain a heterojunction transistor which is a normally-off type and in which variation in gate threshold voltage is reduced.

第２のヘテロ接合トランジスタは、必要に応じて、埋込み金属領域に電気的に接続されている制御電極を備えていてもよい。制御電極に印加する電圧を調整することによって、第１半導体領域に形成される空乏層幅を調整することができる。より厳密にゲートの閾値電圧を調整することが可能になる。   The second heterojunction transistor may include a control electrode that is electrically connected to the buried metal region, if desired. By adjusting the voltage applied to the control electrode, the width of the depletion layer formed in the first semiconductor region can be adjusted. It becomes possible to adjust the threshold voltage of the gate more strictly.

本発明で創作された第３のヘテロ接合トランジスタは、第１導電型埋込み半導体領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えている。第１導電型埋込み半導体領域は、第１導電型の不純物を含むIII-Ｖ族化合物半導体で形成されている。第１半導体領域は、第１導電型以外の導電型のIII-Ｖ族化合物半導体で形成されている。第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されている。さらに、本発明の第３のヘテロ接合トランジスタは、第１導電型埋込み半導体領域に電気的に接続されている制御電極を備えている。
このヘテロ接合トランジスタによると、第１導電型埋込み半導体領域に存在する第１導電型の不純物が、第１半導体領域に拡散する現象が起こり得る。しかしながら、第１導電型埋込み半導体領域には、制御電極が電気的に接続されている。この制御電極に印加する電圧を調整することによって、ゲート電圧が印加されていない状態において、第１半導体領域を空乏化することができる。また、制御電極に印加する電圧を調整することによって、第１半導体領域の空乏層幅を調整することができる。このため、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたヘテロ接合トランジスタを得ることができる。 The third heterojunction transistor created in the present invention has a structure in which a first conductivity type buried semiconductor region, a first semiconductor region, a second semiconductor region, and a gate electrode are formed in this order. The first conductivity type buried semiconductor region is formed of a III-V group compound semiconductor containing a first conductivity type impurity. The first semiconductor region is formed of a III-V group compound semiconductor having a conductivity type other than the first conductivity type. The second semiconductor region is formed of a III-V group compound semiconductor having a wider band gap than the band gap of the first semiconductor region. Furthermore, the third heterojunction transistor of the present invention includes a control electrode that is electrically connected to the first conductivity type buried semiconductor region.
According to this heterojunction transistor, a phenomenon may occur in which impurities of the first conductivity type existing in the first conductivity type buried semiconductor region diffuse into the first semiconductor region. However, the control electrode is electrically connected to the first conductive type buried semiconductor region. By adjusting the voltage applied to the control electrode, the first semiconductor region can be depleted in a state where no gate voltage is applied. In addition, the depletion layer width of the first semiconductor region can be adjusted by adjusting the voltage applied to the control electrode. Therefore, it is possible to obtain a heterojunction transistor which is a normally-off type and has reduced variations in gate threshold voltage.

III-Ｖ族化合物半導体が、AlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であることが好ましい。
上記の材料は、高い破壊電界強度と高い飽和電子移動度を備えていることから、高い耐圧と高周波動作を実現するヘテロ接合トランジスタを得ることができる。バンドギャップの幅の調整は、アルミニウムとインジウムの組成比を調整することによって可能である。したがって、有用なAlXGaYIn1-X-YNの半導体材料を利用して、有用なヘテロ接合トランジスタを得ることができる。 The III-V group compound semiconductor is preferably Al X Ga Y In 1-XY N (where 0 ≦ X ≦ 1, 0 ≦ Y ≦ 1, 0 ≦ 1-X−Y ≦ 1).
Since the above material has a high breakdown electric field strength and a high saturation electron mobility, a heterojunction transistor that realizes a high breakdown voltage and a high-frequency operation can be obtained. The band gap width can be adjusted by adjusting the composition ratio of aluminum and indium. Therefore, a useful heterojunction transistor can be obtained by using a useful Al X Ga Y In 1-XY N semiconductor material.

第２半導体領域とゲート電極の間にゲート絶縁膜が形成されていることが好ましい。
ゲート電極に高い電圧を印加することができ、有用なゲート構造を得ることができる。 A gate insulating film is preferably formed between the second semiconductor region and the gate electrode.
A high voltage can be applied to the gate electrode, and a useful gate structure can be obtained.

本発明の第１〜第３のヘテロ接合トランジスタはいずれも、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されている。本発明のヘテロ接合トランジスタは、安全に使い易く、用途範囲が広く、さらに歩留まりが向上している。   All of the first to third heterojunction transistors of the present invention are normally-off type, and variations in gate threshold voltage are reduced. The heterojunction transistor of the present invention is safe and easy to use, has a wide range of applications, and further improves the yield.

本発明の特徴を列記する。
（第１形態）
第１半導体領域と第２半導体領域によって構成されるヘテロ接合に対して、第１半導体領域に接して第１のゲート構造が形成されており、第２半導体領域に接して第２のゲート構造が形成されている。第１のゲート構造と第２のゲート構造がヘテロ接合を挟んで対向して形成されている。
（第２形態）
ゲート電極に印加するゲート電圧が変動するタイミングと、制御電極に印加する制御電圧が変動するタイミングが同期している。これにより、利用可能なゲートの閾値電圧の幅が広くなり、多様なオン・オフの制御が可能になる。 The features of the present invention are listed.
(First form)
A first gate structure is formed in contact with the first semiconductor region and a second gate structure is in contact with the second semiconductor region with respect to the heterojunction formed by the first semiconductor region and the second semiconductor region. Is formed. The first gate structure and the second gate structure are formed to face each other across the heterojunction.
(Second form)
The timing at which the gate voltage applied to the gate electrode fluctuates is synchronized with the timing at which the control voltage applied to the control electrode fluctuates. Thereby, the width of the threshold voltage of the usable gate becomes wide, and various on / off control becomes possible.

図面を参照して以下に実施例を詳細に説明する。以下の実施例で用いられている半導体材料は、一般式がAlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表されるIII-Ｖ族化合物半導体が利用されている。この例に代えて、III族元素にアルミニウム、ガリウム及び／又はインジウムから選択され、V族(5族)元素に窒素、リン、ヒ素及び／又はアンチモンから選択されるIII-Ｖ族化合物半導体を利用してもよい。
（第１実施例）
図１に、ヘテロ接合を有する縦型のヘテロ接合トランジスタ１０の要部断面図を模式的に示す。図１の要部断面図は、ヘテロ接合トランジスタ１０の単位構造を示しており、この単位構造が実際には紙面左右方向に繰返されている。
ヘテロ接合トランジスタ１０の裏面には、チタン（Ti）とアルミニウム（Al）の積層からなるドレイン電極２１が形成されている。ドレイン電極２１上には、窒化ガリウム（GaN）を主材料とするｎ＋型のドレイン層２２が形成されている。ドレイン層２２の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。
ドレイン層２２上には、窒化ガリウム（GaN）を主材料とするｎ−型の低濃度半導体層２３が形成されている。低濃度半導体層２３の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。
低濃度半導体層２３の上部の少なくとも一部に、埋込み絶縁膜３０で被覆された埋込み半導体領域２４が形成されている。埋込み絶縁膜３０には、酸化シリコン（SiO2）が用いられている。埋込み半導体領域２４には、ｎ＋型の窒化ガリウム（GaN）が主材料に用いられている。埋込み半導体領域２４の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０18cm-3に調整されている。埋込み半導体領域２４は、低濃度半導体層２３の上部に分散して形成されており、それぞれの埋込み半導体領域２４は、間隔５１を隔てて分断されている。後述するように、この間隔５１を介して低濃度半導体層２３とヘテロ接合部は接しており、この間隔５１を介して電流がドレイン電極２１とソース電極２７の間を流れる。
図１に示すように、この例では、紙面左右に２つの埋込み半導体領域２４が図示されている。平面視したときに、埋込み半導体領域２４は紙面奥行き方向に長く伸びており、複数の埋込み半導体領域２４がストライプ状に配置されている。
なお、この例では、埋込み半導体領域２４の不純物にｎ型不純物が利用されているが、これに代えてｐ型不純物を利用してもよい。例えば、マグネシウム（ｐ型不純物の一例）を利用してもよい。また、埋込み半導体領域２４の半導体材料には、III-Ｖ族化合物半導体以外の半導体材料を利用することもできる。 Embodiments will be described in detail below with reference to the drawings. The semiconductor material used in the following examples has a general formula of Al X Ga Y In 1-XY N (where 0 ≦ X ≦ 1, 0 ≦ Y ≦ 1, 0 ≦ 1−X−Y ≦ 1). The group III-V compound semiconductor represented by these is utilized. In place of this example, a III-V compound semiconductor selected from aluminum, gallium and / or indium as the group III element and selected from nitrogen, phosphorus, arsenic and / or antimony as the group V (group 5) element is used. May be.
(First embodiment)
FIG. 1 schematically shows a cross-sectional view of a main part of a vertical heterojunction transistor 10 having a heterojunction. 1 shows a unit structure of the heterojunction transistor 10, and this unit structure is actually repeated in the horizontal direction on the paper.
A drain electrode 21 made of a laminate of titanium (Ti) and aluminum (Al) is formed on the back surface of the heterojunction transistor 10. On the drain electrode 21, an n + -type drain layer 22 made of gallium nitride (GaN) as a main material is formed. Silicon (Si) or oxygen (O) is used as the impurity of the drain layer 22 and its carrier concentration is adjusted to about 3 × 10 18 cm −3 .
On the drain layer 22, an n − type low concentration semiconductor layer 23 made of gallium nitride (GaN) as a main material is formed. Silicon (Si) or oxygen (O) is used as an impurity of the low-concentration semiconductor layer 23, and its carrier concentration is adjusted to about 1 × 10 16 cm −3 .
A buried semiconductor region 24 covered with a buried insulating film 30 is formed on at least a part of the upper portion of the low concentration semiconductor layer 23. Silicon oxide (SiO 2 ) is used for the buried insulating film 30. In the buried semiconductor region 24, n + -type gallium nitride (GaN) is used as a main material. Silicon (Si) or oxygen (O) is used as an impurity in the buried semiconductor region 24, and its carrier concentration is adjusted to about 1 × 10 18 cm −3 . The embedded semiconductor regions 24 are formed in a distributed manner on the low-concentration semiconductor layer 23, and each embedded semiconductor region 24 is divided at intervals 51. As will be described later, the low-concentration semiconductor layer 23 and the heterojunction portion are in contact with each other through this interval 51, and current flows between the drain electrode 21 and the source electrode 27 through this interval 51.
As shown in FIG. 1, in this example, two embedded semiconductor regions 24 are shown on the left and right sides of the drawing. When viewed in a plan view, the embedded semiconductor region 24 extends long in the depth direction of the drawing, and a plurality of embedded semiconductor regions 24 are arranged in stripes.
In this example, an n-type impurity is used as the impurity of the buried semiconductor region 24, but a p-type impurity may be used instead. For example, magnesium (an example of a p-type impurity) may be used. Further, as the semiconductor material of the embedded semiconductor region 24, a semiconductor material other than the III-V group compound semiconductor can be used.

埋込み絶縁膜３０は、埋込み半導体領域２４の側面を被覆する側面埋込み絶縁膜３２と、埋込み半導体領域２４の上面を被覆する上面埋込み絶縁膜３４と、埋込み半導体領域２４の下面を被覆する下面埋込み絶縁膜３６を備えている。
上面埋込み絶縁膜３４の一部に開口３６ａが形成されており、この開口３６ａを介して制御電極２６と埋込み半導体領域２４が電気的に接続している。埋込み半導体領域２４は、制御電極２６にのみ電気的に接続しており、周囲の半導体領域からは埋込み絶縁膜３０によって絶縁されている。
低濃度半導体層２３上及び上面埋込み絶縁膜３４上に、窒化ガリウム（GaN）を主材料とする第１半導体領域４２が形成されている。第１半導体領域４２の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。低濃度半導体層２３と第１半導体領域４２は、同一導電型で不純物濃度も等しいことから連続した一つの領域として評価することも可能である。本明細書では、便宜の上で上記の各半導体領域を区別して記載する。
第１半導体領域４２上に、窒化ガリウム・アルミニウム（Al0.3Ga0.7N）を主材料とする第２半導体領域４４が形成されている。第２半導体領域４４の結晶構造にはアルミニウムが含まれており、そのバンドギャップは第１半導体領域４２のバンドギャップよりも広い。第１半導体領域４２と第２半導体領域４４によってヘテロ接合が構成されている。第２半導体領域４４の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。 The buried insulating film 30 includes a side buried insulating film 32 covering the side surface of the buried semiconductor region 24, an upper surface buried insulating film 34 covering the upper surface of the buried semiconductor region 24, and a lower surface buried insulation covering the lower surface of the buried semiconductor region 24. A membrane 36 is provided.
An opening 36a is formed in a part of the upper surface buried insulating film 34, and the control electrode 26 and the buried semiconductor region 24 are electrically connected through the opening 36a. The embedded semiconductor region 24 is electrically connected only to the control electrode 26 and is insulated from the surrounding semiconductor region by the embedded insulating film 30.
A first semiconductor region 42 mainly composed of gallium nitride (GaN) is formed on the low concentration semiconductor layer 23 and the upper surface buried insulating film 34. Silicon (Si) or oxygen (O) is used as the impurity of the first semiconductor region 42, and its carrier concentration is adjusted to about 1 × 10 16 cm −3 . The low-concentration semiconductor layer 23 and the first semiconductor region 42 can be evaluated as one continuous region because they have the same conductivity type and the same impurity concentration. In this specification, for convenience, each of the semiconductor regions is described separately.
On the first semiconductor region 42, a second semiconductor region 44 containing gallium nitride / aluminum (Al 0.3 Ga 0.7 N) as a main material is formed. The crystal structure of the second semiconductor region 44 contains aluminum, and the band gap is wider than the band gap of the first semiconductor region 42. The first semiconductor region 42 and the second semiconductor region 44 form a heterojunction. Silicon (Si) or oxygen (O) is used as the impurity of the second semiconductor region 44, and the carrier concentration is adjusted to about 1 × 10 16 cm −3 .

第２半導体領域４４上に、窒化アルミニウム（AlN）を主材料とするゲート絶縁膜４６が形成されている。ゲート絶縁膜４６は、埋込み半導体領域２４に対向する位置の第２半導体領域４４上に少なくとも形成されている。ゲート絶縁膜４６上に、ニッケル（Ni）を主材料とするゲート電極４８が形成されている。なお、本実施例のゲート電極４８は、第１半導体領域４２及び第２半導体領域４４のほぼ全範囲に対向して形成されているが、後述するように、ゲート電極４８は、埋込み半導体領域２４に対向する位置であり、ソース領域２５の側端部から側面埋込み絶縁膜３２までの範囲の少なくとも一部に形成されていればよい。
窒化ガリウム（GaN）を主材料とするｎ＋型のソース領域２５が、第１半導体領域４２及び第２半導体領域４４に接して（紙面左右側）形成されている。ソース領域２５の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ソース領域２５に、チタンとアルミニウムの積層からなるソース電極２７が電気的に接して形成されている。ソース領域２５は、埋込み半導体領域２４と制御電極２６とゲート電極４８から電気的に絶縁されている。ソース領域２５とドレイン層２２の間の電流経路に、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート絶縁膜４６及びゲート電極４８が積層した構造が介在している。 On the second semiconductor region 44, a gate insulating film 46 mainly made of aluminum nitride (AlN) is formed. The gate insulating film 46 is formed at least on the second semiconductor region 44 at a position facing the embedded semiconductor region 24. On the gate insulating film 46, a gate electrode 48 containing nickel (Ni) as a main material is formed. Although the gate electrode 48 of this embodiment is formed so as to face almost the entire range of the first semiconductor region 42 and the second semiconductor region 44, the gate electrode 48 is embedded in the embedded semiconductor region 24 as described later. As long as it is formed in at least a part of the range from the side end portion of the source region 25 to the side surface buried insulating film 32.
An n + -type source region 25 made mainly of gallium nitride (GaN) is formed in contact with the first semiconductor region 42 and the second semiconductor region 44 (on the left and right sides in the drawing). Silicon (Si) or oxygen (O) is used as an impurity in the source region 25, and its carrier concentration is adjusted to about 3 × 10 18 cm −3 . A source electrode 27 made of a laminate of titanium and aluminum is formed in electrical contact with the source region 25. The source region 25 is electrically insulated from the buried semiconductor region 24, the control electrode 26, and the gate electrode 48. A structure in which the embedded semiconductor region 24, the upper surface embedded insulating film 34, the first semiconductor region 42, the second semiconductor region 44, the gate insulating film 46, and the gate electrode 48 are stacked in the current path between the source region 25 and the drain layer 22 is provided. Intervene.

次に、ヘテロ接合トランジスタ１０の動作を説明する。
ヘテロ接合トランジスタ１０では、埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート絶縁膜４６及びゲート電極４８が積層した構造を利用して電流のオン・オフを切換える。ドレイン電極２１に正電圧が印加されており、ソース電極に接地電圧が印加されている状態を想定する。
第１半導体領域４２と第２半導体領域４４によってヘテロ接合が構成されている。一般的には、第１半導体領域４２と第２半導体領域４４のみの構成であれば、第１半導体領域４２のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになる。このため、２次元電子ガス層のポテンシャル井戸内に発生した電子は、ソース電極２７とドレイン電極２１の電圧差に基づいて横方向に走行する。しかしながら、ヘテロ接合トランジスタ１０では、ヘテロ接合に上面埋込み絶縁膜３４を介して埋込み半導体領域２４が対向している。このため、制御電極２６に負電圧を印加して、埋込み半導体領域２４の電位を負に調整しておくと、ゲート電極４４に電圧が印加されていない状態において、第１半導体領域４２を空乏化することができる。なお、埋込み半導体領域２４は、埋込み絶縁膜３０によって被覆されており、制御電極２６とドレイン電極２１が導通することはない。このため、ゲート電圧が印加されていない状態において、２次元電子ガス層が形成されない状態を作り出すことができ、ヘテロ接合トランジスタ１０をノーマリオフ型として動作させることができる。 Next, the operation of the heterojunction transistor 10 will be described.
In the heterojunction transistor 10, current is turned on / off using a structure in which the embedded semiconductor region 24, the upper surface embedded insulating film 34, the first semiconductor region 42, the second semiconductor region 44, the gate insulating film 46, and the gate electrode 48 are stacked. Is switched. Assume that a positive voltage is applied to the drain electrode 21 and a ground voltage is applied to the source electrode.
The first semiconductor region 42 and the second semiconductor region 44 form a heterojunction. In general, if only the first semiconductor region 42 and the second semiconductor region 44 are configured, the energy level of the conduction band of the heterojunction surface of the first semiconductor region 42 exists below the Fermi level. It will be. For this reason, the electrons generated in the potential well of the two-dimensional electron gas layer travel in the lateral direction based on the voltage difference between the source electrode 27 and the drain electrode 21. However, in the heterojunction transistor 10, the buried semiconductor region 24 faces the heterojunction via the upper surface buried insulating film 34. Therefore, if a negative voltage is applied to the control electrode 26 and the potential of the embedded semiconductor region 24 is adjusted to be negative, the first semiconductor region 42 is depleted in a state where no voltage is applied to the gate electrode 44. can do. Note that the buried semiconductor region 24 is covered with the buried insulating film 30, and the control electrode 26 and the drain electrode 21 do not conduct. Therefore, it is possible to create a state in which a two-dimensional electron gas layer is not formed in a state where no gate voltage is applied, and the heterojunction transistor 10 can be operated as a normally-off type.

ゲート電極４８に正電圧を印加すると、第１半導体領域４２に形成されていた空乏層が縮小し、第１半導体領域４２のヘテロ接合部に２次元電子ガス層が形成される。これにより、２次元電子ガス層の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、２次元電子ガス層のポテンシャル井戸内に電子が存在する状態が作り出される。この結果、ソース電極２７とドレイン電極２１の電圧差に基づいて2次元電子ガス層内を電子が走行し、ヘテロ接合トランジスタ１０はオンとなる。ソース領域２５からヘテロ接合面の２次元電子ガス層に沿って横方向に走行してきた電子は、間隔５１を介して第１半導体領域４２から低濃度半導体層２３に向けて縦方向に流れ、低濃度半導体層２３及びドレイン層２２を経由してドレイン電極２１にまで流れる。これにより、ソース電極２７とドレイン電極２１の間が導通する。
本実施例のヘテロ接合トランジスタ１０には、従来の構造のように、マグネシウム（ｐ型不純物の一例）を含有する半導体領域が設けられていない。したがって、本明細書の段落［０００４］で記載したように、マグネシウムの拡散によるゲート閾値電圧のバラツキが生じない。ヘテロ接合トランジスタ１０は、埋込み半導体領域２４を利用することによってノーマリオフ型の動作を実現するとともに、ゲートの閾値電圧のバラツキの発生を低減することができる。 When a positive voltage is applied to the gate electrode 48, the depletion layer formed in the first semiconductor region 42 is reduced, and a two-dimensional electron gas layer is formed at the heterojunction portion of the first semiconductor region 42. As a result, the energy level of the conduction band of the two-dimensional electron gas layer exists below the Fermi level, and a state where electrons exist in the potential well of the two-dimensional electron gas layer is created. As a result, electrons run in the two-dimensional electron gas layer based on the voltage difference between the source electrode 27 and the drain electrode 21, and the heterojunction transistor 10 is turned on. Electrons that have traveled laterally along the two-dimensional electron gas layer on the heterojunction surface from the source region 25 flow in the vertical direction from the first semiconductor region 42 toward the low-concentration semiconductor layer 23 via the interval 51, It flows to the drain electrode 21 via the concentration semiconductor layer 23 and the drain layer 22. Thereby, the source electrode 27 and the drain electrode 21 are electrically connected.
The heterojunction transistor 10 of this embodiment is not provided with a semiconductor region containing magnesium (an example of a p-type impurity) unlike the conventional structure. Therefore, as described in paragraph [0004] of this specification, the gate threshold voltage does not vary due to the diffusion of magnesium. The heterojunction transistor 10 can realize a normally-off operation by using the embedded semiconductor region 24 and can reduce the occurrence of variations in the threshold voltage of the gate.

本発明は他に次の特徴を備えている。
（１）後述する製造方法で説明するが、上面埋込み絶縁膜３４はELO（Epitaxially Lateral Overgrowth：選択横方向成長）法のマスクとしての機能も果たす。したがって、上面埋込み絶縁膜３４の上方に形成されている第１半導体領域４２及び第２半導体領域４４の結晶欠陥の密度は低減されており、良質な結晶構造を有している。この部分はゲート構造を構成していることから、結晶欠陥の密度の低減化はリーク電流等の抑制にも寄与することができる。
（２）制御電極２６に印加する電圧は、一定の負電位でよい。あるいはゲート電極４８に印加する電圧のタイミングに同期して変動させてもよい。ゲート電極４８に印加する電圧を調整することによって、第１半導体領域４２の空乏層幅を調整することができる。制御電極２６に印加する電圧を変動させることによっても、第１半導体領域４２の空乏層幅を調整することができる。したがって、ゲート電極４８及び制御電極２６を協調して動作させることによって、第１半導体領域４２の空乏層幅を厳密に制御することが可能になる。
（３）埋込み半導体領域２４、上面埋込み絶縁膜３４、第１半導体領域４２、第２半導体領域４４、ゲート絶縁膜４６及びゲート電極４８が積層した構造は、ゲート絶縁膜４６及びゲート電極４８による第１のゲート構造と、上面埋込み絶縁膜３４及び埋込み半導体領域２４による第２のゲート構造が設けられた構造と評価することもできる。複数のゲート構造を利用して、ゲートの閾値電圧を調整する技術と評価することもできる。
（４）前記のヘテロ接合トランジスタ１０では、埋込み半導体領域２４の不純物にｎ型不純物が利用されているが、ｐ型不純物を利用してもよい。例えば、マグネシウム（ｐ型不純物の一例）を利用してもよい。ｐ型不純物としてマグネシウムを利用する場合、埋込み絶縁膜３０にマグネシウムの拡散を防止する材料を利用すれば、マグネシウムが周囲の半導体領域に拡散する現象を顕著に抑制することができる。マグネシウムの拡散を防止する絶縁膜としては、窒化アルミニウム、酸化シリコン等を挙げることができる。
（５）前記のヘテロ接合トランジスタ１０では、埋込み半導体領域２４に窒化ガリウムが用いられているが、それ以外の半導体材料を利用してもよい。埋込み半導体領域２４は、制御電極２６の電位に追随して変動するために、要は不純物が高濃度に導入された半導体領域であればよい。したがって、窒化ガリウムに限定されるものではなく、様々な半導体材料を利用することができる。 The present invention has the following other features.
(1) As will be described later in the manufacturing method, the upper surface buried insulating film 34 also functions as a mask for the ELO (Epitaxially Lateral Overgrowth) method. Therefore, the density of crystal defects in the first semiconductor region 42 and the second semiconductor region 44 formed above the upper surface buried insulating film 34 is reduced, and the crystal structure has a good quality. Since this part forms a gate structure, the reduction in the density of crystal defects can contribute to the suppression of leakage current and the like.
(2) The voltage applied to the control electrode 26 may be a constant negative potential. Alternatively, it may be varied in synchronization with the timing of the voltage applied to the gate electrode 48. By adjusting the voltage applied to the gate electrode 48, the depletion layer width of the first semiconductor region 42 can be adjusted. The depletion layer width of the first semiconductor region 42 can also be adjusted by changing the voltage applied to the control electrode 26. Therefore, it is possible to strictly control the depletion layer width of the first semiconductor region 42 by operating the gate electrode 48 and the control electrode 26 in cooperation.
(3) The structure in which the buried semiconductor region 24, the upper surface buried insulating film 34, the first semiconductor region 42, the second semiconductor region 44, the gate insulating film 46 and the gate electrode 48 are stacked is formed by the gate insulating film 46 and the gate electrode 48. It can also be evaluated that the first gate structure and the second gate structure including the upper surface buried insulating film 34 and the buried semiconductor region 24 are provided. It can also be evaluated as a technique for adjusting the threshold voltage of the gate using a plurality of gate structures.
(4) In the heterojunction transistor 10 described above, an n-type impurity is used as the impurity of the buried semiconductor region 24. However, a p-type impurity may be used. For example, magnesium (an example of a p-type impurity) may be used. When magnesium is used as the p-type impurity, if the buried insulating film 30 is made of a material that prevents diffusion of magnesium, the phenomenon of magnesium diffusing into the surrounding semiconductor region can be remarkably suppressed. Examples of the insulating film that prevents diffusion of magnesium include aluminum nitride and silicon oxide.
(5) In the heterojunction transistor 10, gallium nitride is used for the embedded semiconductor region 24, but other semiconductor materials may be used. Since the buried semiconductor region 24 varies following the potential of the control electrode 26, the buried semiconductor region 24 may be any semiconductor region into which impurities are introduced at a high concentration. Therefore, the semiconductor material is not limited to gallium nitride, and various semiconductor materials can be used.

（ヘテロ接合トランジスタ１０の製造方法）
次に、ヘテロ接合トランジスタ１０の製造方法を説明する。
まず、図２に示すように、ｎ＋型の窒化ガリウムを主材料とする半導体基板２２（後にドレイン層２２となる）を用意する。半導体基板２２の厚みは約２００μm（ミクロン）であり、そのキャリア濃度は約３×１０18cm-3に調整されている。
次に、図３に示すように、MOCVD（Metal Organic Chemical Vapor Deposition）法を利用して、半導体基板２２上にｎ−型の低濃度半導体層２３を結晶成長する。低濃度半導体層２３の厚みは約６μmであり、そのキャリア濃度は約１×１０16cm-3に調整されている。次に、CVD（Chemical Vapor Deposition）法を利用して、低濃度半導体層２３の全体表面に酸化シリコン（SiO2）からなる絶縁膜３６（後に下面埋込み絶縁膜３６となる）を形成する。その後に、絶縁膜３６の一部をエッチングによって除去し開口５１を形成する。なお、この例では、エッチングによって除去される開口５１がヘテロ接合トランジスタ１０の間隔５１に対応しているが、この例に限定されるものではない。
次に、図４に示すように、MOCVD法を利用して、開口５１から露出している低濃度半導体層２３の表面からｎ＋型の埋込み半導体領域２４を結晶成長する。このとき、横方向成長法（ELO）の技術を利用することによって、絶縁膜３６の上方にも埋込み半導体領域２４を形成することができる。選択横方向成長法（ELO）を利用することによって、埋込み半導体領域２４の表面をフラットな状態にすることができる。埋込み半導体領域２４の厚みは約０．５μmであり、そのキャリア濃度は約１×１０18cm-3に調整されている。 (Method for Manufacturing Heterojunction Transistor 10)
Next, a method for manufacturing the heterojunction transistor 10 will be described.
First, as shown in FIG. 2, a semiconductor substrate 22 (which will later become the drain layer 22) whose main material is n + -type gallium nitride is prepared. The thickness of the semiconductor substrate 22 is about 200 μm (microns), and the carrier concentration is adjusted to about 3 × 10 18 cm −3 .
Next, as shown in FIG. 3, an n − type low concentration semiconductor layer 23 is crystal-grown on the semiconductor substrate 22 by using MOCVD (Metal Organic Chemical Vapor Deposition) method. The thickness of the low concentration semiconductor layer 23 is about 6 μm, and the carrier concentration is adjusted to about 1 × 10 16 cm −3 . Next, an insulating film 36 made of silicon oxide (SiO 2 ) (to be a lower surface embedded insulating film 36 later) is formed on the entire surface of the low-concentration semiconductor layer 23 by using a CVD (Chemical Vapor Deposition) method. Thereafter, a part of the insulating film 36 is removed by etching to form an opening 51. In this example, the opening 51 removed by etching corresponds to the interval 51 of the heterojunction transistor 10, but is not limited to this example.
Next, as shown in FIG. 4, an n + type buried semiconductor region 24 is crystal-grown from the surface of the low-concentration semiconductor layer 23 exposed from the opening 51 using the MOCVD method. At this time, the buried semiconductor region 24 can also be formed above the insulating film 36 by utilizing a lateral growth (ELO) technique. By using the selective lateral growth method (ELO), the surface of the embedded semiconductor region 24 can be made flat. The thickness of the buried semiconductor region 24 is about 0.5 μm, and its carrier concentration is adjusted to about 1 × 10 18 cm −3 .

次に、図５に示すように、CVD法を利用して埋込み半導体領域２４の全体表面に酸化シリコン（SiO2）からなる絶縁膜３４（後に上面埋込み絶縁膜となる）を形成した後に、リソグラフィー技術とRIE（Reactive Ion Etching）技術を利用して、一部の絶縁膜３６及び埋込み半導体領域２４を貫通して低濃度半導体層２３にまで達するトレンチ５２を形成する。トレンチ５２の位置関係は、ヘテロ接合トランジスタ１０の間隔５１に対応している。
次に、図６に示すように、CVD法を利用して、露出する低濃度半導体層２３表面に酸化シリコン（SiO2）からなる絶縁膜５３を形成するとともに、埋込み半導体領域２４の側面に酸化シリコン（SiO2）からなる絶縁膜３２（後に側面埋込み絶縁膜３２となる）を形成する。 Next, as shown in FIG. 5, an insulating film 34 made of silicon oxide (SiO 2 ) is formed on the entire surface of the buried semiconductor region 24 using the CVD method, and then lithography is performed. Using the technology and RIE (Reactive Ion Etching) technology, a trench 52 that penetrates a part of the insulating film 36 and the embedded semiconductor region 24 to reach the low concentration semiconductor layer 23 is formed. The positional relationship of the trench 52 corresponds to the interval 51 of the heterojunction transistor 10.
Next, as shown in FIG. 6, an insulating film 53 made of silicon oxide (SiO 2 ) is formed on the exposed surface of the low-concentration semiconductor layer 23 using the CVD method, and oxidized on the side surface of the embedded semiconductor region 24. An insulating film 32 made of silicon (SiO 2 ) (to be a side-surface buried insulating film 32 later) is formed.

次に、図７に示すように、低濃度半導体層２３の表面を被膜している絶縁膜５３を除去した後に、MOCVD法を利用して、低濃度半導体層２３の表面から窒化ガリウム（GaN）を結晶成長する。結晶成長は、トレンチ５２の高さを超えて、絶縁膜３４の表面を覆うまで続ける。形成された結晶のキャリア濃度は約１×１０16cm-3に調整されており、低濃度半導体層２３と同一濃度である。このため、結晶成長した部分と低濃度半導体層２３は連続した一つの領域と評価することもできる。このとき、絶縁膜３４の表面を覆って形成する部分は、横方向成長法（ELO）の技術を利用しており、結晶欠陥の密度が低減化された良質な半導体層が形成される。絶縁膜３４の表面に堆積した良質な半導体層の厚みは約１００nmである。なお、結晶成長した部分は実質的に一つの領域と評価できるが、図１に示すヘテロ接合トランジスタ１０と整合させるために、以下の説明において結晶成長した上部分を第１半導体領域４２として区別する。 Next, as shown in FIG. 7, after removing the insulating film 53 covering the surface of the low concentration semiconductor layer 23, gallium nitride (GaN) is formed from the surface of the low concentration semiconductor layer 23 using the MOCVD method. Crystal grow. Crystal growth continues beyond the height of the trench 52 until the surface of the insulating film 34 is covered. The carrier concentration of the formed crystal is adjusted to about 1 × 10 16 cm −3 , which is the same concentration as the low concentration semiconductor layer 23. Therefore, the crystal-grown portion and the low-concentration semiconductor layer 23 can be evaluated as one continuous region. At this time, a portion formed to cover the surface of the insulating film 34 uses a technique of lateral growth (ELO), and a high-quality semiconductor layer with a reduced density of crystal defects is formed. The thickness of the high-quality semiconductor layer deposited on the surface of the insulating film 34 is about 100 nm. The crystal-grown portion can be substantially evaluated as one region. However, in order to match with the heterojunction transistor 10 shown in FIG. 1, the crystal-grown upper portion is distinguished as the first semiconductor region 42 in the following description. .

次に、図８に示すように、MOCVD法を利用して、第１半導体領域４２の表面に第２半導体領域４４を結晶成長する。第２半導体領域４４は、シリコン（Si）が不純物として導入された窒化ガリウム・アルミニウム（Al0.3Ga0.7N）を主材料としており、その厚みは５０nmであり、キャリア濃度は約１×１０16cm-3に調整されている。
次に、CVD法を利用して、第２半導体領域４４の表面に酸化シリコン（SiO2）からなる第１マスク６２を形成する。
次に、図９に示すように、リソグラフィー技術とエッチング技術を利用して、第１マスク６２のうちソース領域に対応する部分が除去される。次に、露出した第１半導体領域４２と第２半導体領域４４に向けてイオン注入を実施する。このとき、まず窒素をドーズ量１×１０15cm-2、加速電圧３５KeVで注入する。次に、シリコンをドーズ量１×１０15cm-2、加速電圧６５KeVで注入する。次に、第１マスク６２を除去した後に、第２半導体領域４４の全体表面を酸化シリコン（SiO2）からなる第２マスク（図示しない）で被覆する。第２マスクを形成した後に、熱酸化処理（N2雰囲気下、１３００℃、５分）を実施して、導入した窒素及びシリコンを活性化させる。 Next, as shown in FIG. 8, the second semiconductor region 44 is crystal-grown on the surface of the first semiconductor region 42 by using the MOCVD method. The second semiconductor region 44 is mainly composed of gallium nitride aluminum (Al 0.3 Ga 0.7 N) into which silicon (Si) is introduced as an impurity, has a thickness of 50 nm, and has a carrier concentration of about 1 × 10 16 cm. It has been adjusted to -3 .
Next, a first mask 62 made of silicon oxide (SiO 2 ) is formed on the surface of the second semiconductor region 44 using the CVD method.
Next, as shown in FIG. 9, a portion corresponding to the source region of the first mask 62 is removed using a lithography technique and an etching technique. Next, ion implantation is performed toward the exposed first semiconductor region 42 and second semiconductor region 44. At this time, nitrogen is first implanted at a dose of 1 × 10 15 cm −2 and an acceleration voltage of 35 KeV. Next, silicon is implanted at a dose of 1 × 10 15 cm −2 and an acceleration voltage of 65 KeV. Next, after removing the first mask 62, the entire surface of the second semiconductor region 44 is covered with a second mask (not shown) made of silicon oxide (SiO 2 ). After forming the second mask, thermal oxidation treatment (under N 2 atmosphere, 1300 ° C., 5 minutes) is performed to activate the introduced nitrogen and silicon.

次に、図１０に示すように、リソグラフィー技術とRIE技術を利用して、制御電極用のトレンチを形成し、埋込み半導体領域２４の一部を露出させる。第２マスクをＨＦ水溶液で除去した後に、スパッタリング法を利用して窒化アルミニウムを全体表面に成膜してゲート絶縁膜４６を形成する。ゲート絶縁膜４６の厚みは約５０nmである。ゲート絶縁膜４６の一部を除去して、トレンチ５４、５５を形成する。トレンチ５４からは埋込み半導体領域２４の表面が露出しており、トレンチ５５からはソース領域２５の表面が露出している。
次に、図１１に示すように、スパッタ法を利用して、トレンチ５４、５５内に、チタンとアルミニウムが積層したソース電極２７及び制御電極２６を蒸着する。チタンの厚みは１０nmであり、アルミニウムの厚みは１００nmに調整されている。さらに、半導体基板２２の裏面にもスパッタ法を利用して、チタンとアルミニウムが１０nmと１００nmで積層したドレイン電極を形成する。
これらの工程を経て、図１に示すヘテロ接合トランジスタ１０を得ることができる。 Next, as shown in FIG. 10, the trench for the control electrode is formed by using the lithography technique and the RIE technique, and a part of the embedded semiconductor region 24 is exposed. After removing the second mask with an HF aqueous solution, an aluminum nitride film is formed on the entire surface using a sputtering method to form a gate insulating film 46. The thickness of the gate insulating film 46 is about 50 nm. A part of the gate insulating film 46 is removed to form trenches 54 and 55. The surface of the buried semiconductor region 24 is exposed from the trench 54, and the surface of the source region 25 is exposed from the trench 55.
Next, as shown in FIG. 11, the source electrode 27 and the control electrode 26 in which titanium and aluminum are laminated are deposited in the trenches 54 and 55 by using a sputtering method. The thickness of titanium is 10 nm, and the thickness of aluminum is adjusted to 100 nm. Further, a drain electrode in which titanium and aluminum are laminated at 10 nm and 100 nm is also formed on the back surface of the semiconductor substrate 22 by sputtering.
Through these steps, the heterojunction transistor 10 shown in FIG. 1 can be obtained.

（ヘテロ接合トランジスタ１０の変形例１）
図１２のヘテロ接合トランジスタ１１０は、前記へテロ接合トランジスタ１０の埋込み半導体領域２４と埋込み絶縁膜３０の組合せに対応する構造が、ニッケルからなる埋込み金属領域１２４に変更された例である。
ヘテロ接合トランジスタ１１０では、埋込み金属領域１２４と第１半導体領域４２がショットキー接触しており、このショットキー接触によって第１半導体領域４２が空乏化される。このため、ゲート電圧が印加されていない状態において、第１半導体領域４２を空乏化することができ、２次元電子ガス層が形成されない状態を作り出すことができる。したがって、ヘテロ接合トランジスタ１１０は、ノーマリオフ型として動作することができる。また、埋込み金属領域１２４は不純物を含有するものではないから、第１半導体領域４２のキャリア濃度を変動させるという現象も生じない。このため、ゲートの閾値電圧がバラツクという問題が生じない。
さらに、ヘテロ接合トランジスタ１１０では、埋込み金属領域１２４に制御電極２６が電気的に接続している。したがって、制御電極２６に印加する電圧を調整することによって、第１半導体領域４２の空乏層幅を調整することができる。このため、ゲートの閾値電圧の調整に優れたトランジスタとすることができる。
なお、ショットキー接触による空乏層幅は、選択する金属の種類によっても調整することができる。
本変形例のヘテロ接合トランジスタ１１０では、ソース領域２５と埋込み金属領域１２４が物理的に接触しているが、この両者の間に絶縁膜を介在させてもよい。ソース領域２５と埋込み金属領域１２４が物理的に接触していても、ショットキー接触によって両者を絶縁することができる。しかし、両者間に絶縁膜を介在させると、ソース電極２７と埋込み金属領域１２４の間の絶縁性を向上させることができ、リーク電流の発生を抑制できる。この場合、ソース電極２７と制御電極２６の間の絶縁性も向上させることができる。したがって、ソース電極２７と制御電極２６を異なる電圧で制御したい場合などに有用である。 (Variation 1 of heterojunction transistor 10)
The heterojunction transistor 110 of FIG. 12 is an example in which the structure corresponding to the combination of the buried semiconductor region 24 and the buried insulating film 30 of the heterojunction transistor 10 is changed to a buried metal region 124 made of nickel.
In the heterojunction transistor 110, the buried metal region 124 and the first semiconductor region 42 are in Schottky contact, and the first semiconductor region 42 is depleted by this Schottky contact. For this reason, in a state where no gate voltage is applied, the first semiconductor region 42 can be depleted, and a state where a two-dimensional electron gas layer is not formed can be created. Therefore, the heterojunction transistor 110 can operate as a normally-off type. In addition, since the buried metal region 124 does not contain impurities, the phenomenon of changing the carrier concentration of the first semiconductor region 42 does not occur. For this reason, the problem that the threshold voltage of the gate varies does not occur.
Further, in the heterojunction transistor 110, the control electrode 26 is electrically connected to the buried metal region 124. Therefore, the depletion layer width of the first semiconductor region 42 can be adjusted by adjusting the voltage applied to the control electrode 26. Therefore, a transistor excellent in adjusting the threshold voltage of the gate can be obtained.
Note that the width of the depletion layer due to the Schottky contact can also be adjusted depending on the type of metal selected.
In the heterojunction transistor 110 of this modification, the source region 25 and the buried metal region 124 are in physical contact, but an insulating film may be interposed between them. Even if the source region 25 and the buried metal region 124 are in physical contact, they can be insulated by Schottky contact. However, if an insulating film is interposed between them, the insulation between the source electrode 27 and the buried metal region 124 can be improved, and the occurrence of leakage current can be suppressed. In this case, the insulation between the source electrode 27 and the control electrode 26 can also be improved. Therefore, it is useful when it is desired to control the source electrode 27 and the control electrode 26 with different voltages.

（ヘテロ接合トランジスタ１０の変形例２）
図１３のヘテロ接合トランジスタ２１０は、前記へテロ接合トランジスタ１０の埋込み半導体領域２４と埋込み絶縁膜３０の組合せに対応する構造が、ｐ型埋込み半導体領域２２４に変更された例である。ｐ型埋込み半導体領域２２４は、第１半導体領域４２と異なる導電型のものが採用されている。ｐ型不純物としてマグネシウムが利用されている。
ヘテロ接合トランジスタ２１０では、ｐ型埋込み半導体領域２２４に存在するマグネシウムが第１半導体領域４２に拡散する現象が起こり得る。しかしながら、ｐ型埋込み半導体領域２２４には、制御電極２６が電気的に接続している。この制御電極２６に印加する電圧を調整することによって、ゲート電圧が印加されていない状態において、第１半導体領域４２を空乏化することができる。このため、ヘテロ接合トランジスタ２１０は、ノーマリオフ型で動作させることができる。さらに、制御電極２６に印加する電圧を調整することによって、第１半導体領域４２の空乏層幅を調整することができる。このため、ノーマリオフ型であり、且つゲートの閾値電圧のバラツキが低減されたトランジスタとすることができる。
なお、ｐ型埋込み半導体領域２２４には、窒化ガリウムが用いられているが、それ以外の半導体材料を利用してもよい。ｐ型埋込み半導体領域２２４は、第１半導体領域４２に空乏層を伸ばすために、第１半導体領域４２と異なる導電型のものが採用されていればよい。したがって、窒化ガリウムに限定されるものではなく、様々な半導体材料を利用することができる。ただし、第１半導体領域４２を結晶成長して形成することを考慮すれば、ｐ型埋込み半導体領域２２４に窒化ガリウムを用いるのが好ましい。 (Variation 2 of heterojunction transistor 10)
A heterojunction transistor 210 in FIG. 13 is an example in which the structure corresponding to the combination of the buried semiconductor region 24 and the buried insulating film 30 of the heterojunction transistor 10 is changed to a p-type buried semiconductor region 224. The p-type buried semiconductor region 224 has a conductivity type different from that of the first semiconductor region 42. Magnesium is used as a p-type impurity.
In the heterojunction transistor 210, a phenomenon that magnesium present in the p-type buried semiconductor region 224 diffuses into the first semiconductor region 42 may occur. However, the control electrode 26 is electrically connected to the p-type buried semiconductor region 224. By adjusting the voltage applied to the control electrode 26, the first semiconductor region 42 can be depleted in a state where no gate voltage is applied. Therefore, the heterojunction transistor 210 can be operated in a normally-off type. Furthermore, the depletion layer width of the first semiconductor region 42 can be adjusted by adjusting the voltage applied to the control electrode 26. Therefore, the transistor can be a normally-off transistor with reduced variation in gate threshold voltage.
Note that gallium nitride is used for the p-type buried semiconductor region 224, but other semiconductor materials may be used. The p-type buried semiconductor region 224 may be of a conductivity type different from that of the first semiconductor region 42 in order to extend a depletion layer in the first semiconductor region 42. Therefore, the semiconductor material is not limited to gallium nitride, and various semiconductor materials can be used. However, considering that the first semiconductor region 42 is formed by crystal growth, it is preferable to use gallium nitride for the p-type buried semiconductor region 224.

（第２実施例）
図１４に、ヘテロ接合を有する横型の半導体装置３１０の要部断面図を模式的に示す。
半導体装置３１０は、サファイア（Al2O3）を主材料とする半導体基板３２２を備えている。半導体基板３２２上には、窒化ガリウムを主材料とするｎ−型の低濃度半導体層３２３が形成されている。低濃度半導体層３２３の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。
低濃度半導体層３２３の上部の少なくとも一部に、埋込み絶縁膜３００で被覆された埋込み半導体領域３２４が形成されている。埋込み絶縁膜３３０には酸化シリコン（SiO2）が用いられている。埋込み半導体領域３２４には、ｎ＋型の窒化ガリウム（GaN）を主材料として用いられている。埋込み半導体領域３２４の不純物には、シリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０18cm-3に調整されている。埋込み半導体領域３２４は、低濃度半導体層３２３の上部に分散して形成されている。
図１３に示すように、この例では、紙面左に埋込み半導体領域３２４が図示されている。平面視したときに、埋込み半導体領域３２４は紙面奥行き方向に長く伸びており、複数の埋込み半導体領域３２４がストライプ状に配置されている。
なお、この例では、埋込み半導体領域３２４の不純物にｎ型不純物が利用されているが、ｐ型不純物を利用してもよい。例えば、マグネシウム（ｐ型不純物の一例）を利用してもよい。また、埋込み半導体領域３２４の半導体材料には、III-Ｖ族化合物半導体以外の半導体材料を利用することもできる。 (Second embodiment)
FIG. 14 is a schematic cross-sectional view of a main part of a horizontal semiconductor device 310 having a heterojunction.
The semiconductor device 310 includes a semiconductor substrate 322 whose main material is sapphire (Al 2 O 3 ). On the semiconductor substrate 322, an n − type low concentration semiconductor layer 323 mainly composed of gallium nitride is formed. Silicon (Si) or oxygen (O) is used as an impurity of the low-concentration semiconductor layer 323, and its carrier concentration is adjusted to about 1 × 10 16 cm −3 .
A buried semiconductor region 324 covered with a buried insulating film 300 is formed on at least a part of the upper portion of the low concentration semiconductor layer 323. Silicon oxide (SiO 2 ) is used for the buried insulating film 330. The buried semiconductor region 324 uses n + type gallium nitride (GaN) as a main material. Silicon (Si) or oxygen (O) is used as an impurity in the embedded semiconductor region 324, and the carrier concentration is adjusted to about 1 × 10 18 cm −3 . The embedded semiconductor region 324 is formed in a distributed manner on the low concentration semiconductor layer 323.
As shown in FIG. 13, in this example, an embedded semiconductor region 324 is shown on the left side of the drawing. When viewed in a plan view, the embedded semiconductor region 324 extends long in the depth direction of the drawing, and a plurality of embedded semiconductor regions 324 are arranged in stripes.
In this example, an n-type impurity is used as the impurity of the embedded semiconductor region 324, but a p-type impurity may be used. For example, magnesium (an example of a p-type impurity) may be used. Further, as the semiconductor material of the embedded semiconductor region 324, a semiconductor material other than the III-V group compound semiconductor can be used.

埋込み絶縁膜３００は、埋込み半導体領域３２４の側面を被覆する側面埋込み絶縁膜３３２と、埋込み半導体領域３２４の上面を被覆する上面埋込み絶縁膜３３４と、埋込み半導体領域３２４の下面を被覆する下面埋込み絶縁膜３３６を備えている。
上面埋込み絶縁膜３３４の一部に開口３３６ａが形成されており、この開口３３６ａを介して制御電極３２６と埋込み半導体領域３２４が電気的に接続している。埋込み半導体領域３２４は、制御電極３２６にのみ電気的に接続しており、周囲の半導体領域からは埋込み絶縁膜３００によって絶縁されている。
低濃度半導体層３２３上及び上面埋込み絶縁膜３３４上に、窒化ガリウム（GaN）を主材料とする第１半導体領域３４２が形成されている。
第１半導体領域３４２上に、窒化ガリウム・アルミニウム（Al0.3Ga0.7N）を主材料とする第２半導体領域３４４が形成されている。第２半導体領域３４４の結晶構造にはアルミニウムが含まれており、そのバンドギャップは第１半導体領域３４２のバンドギャップよりも広い。第１半導体領域３３４と第２半導体領域３３６によってヘテロ接合が構成されている。第２半導体領域３４４の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約１×１０16cm-3に調整されている。 The embedded insulating film 300 includes a side surface embedded insulating film 332 that covers the side surface of the embedded semiconductor region 324, an upper surface embedded insulating film 334 that covers the upper surface of the embedded semiconductor region 324, and a lower surface embedded insulating film that covers the lower surface of the embedded semiconductor region 324. A membrane 336 is provided.
An opening 336a is formed in a part of the upper surface buried insulating film 334, and the control electrode 326 and the buried semiconductor region 324 are electrically connected through the opening 336a. The embedded semiconductor region 324 is electrically connected only to the control electrode 326, and is insulated from the surrounding semiconductor region by the embedded insulating film 300.
A first semiconductor region 342 containing gallium nitride (GaN) as a main material is formed on the low concentration semiconductor layer 323 and the upper surface buried insulating film 334.
On the first semiconductor region 342, a second semiconductor region 344 mainly composed of gallium nitride / aluminum (Al 0.3 Ga 0.7 N) is formed. The crystal structure of the second semiconductor region 344 includes aluminum, and the band gap is wider than the band gap of the first semiconductor region 342. The first semiconductor region 334 and the second semiconductor region 336 form a heterojunction. Silicon (Si) or oxygen (O) is used as the impurity of the second semiconductor region 344, and the carrier concentration is adjusted to about 1 × 10 16 cm −3 .

第２半導体領域３４４上に、窒化アルミニウム（AlN）を主材料とするゲート絶縁膜３４６が形成されている。ゲート絶縁膜３４６は、埋込み半導体領域３２４が対向する位置の第２半導体領域３４４上に少なくとも形成されている。ゲート絶縁膜３４６上に、ニッケル（Ni）を主材料とするゲート電極３４８が形成されている。ゲート電極３４８は、埋込み半導体領域３２４に対向する位置であり、ソース領域３２５の側端部から側面埋込み絶縁膜３３２までの範囲の少なくとも一部に形成されていればよい。
窒化ガリウム（GaN）を主材料とするｎ＋型のソース領域３２５が、第１半導体領域３４２及び第２半導体領域３４４に接して（紙面左側）形成されている。ソース領域３２５の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ソース領域３２５に、チタンとアルミニウムの積層からなるソース電極３２７が電気的に接して形成されている。ソース領域３２５は、埋込み半導体領域３２４と制御電極３２６とゲート電極３４８から電気的に絶縁されている。
窒化ガリウム（GaN）を主材料とするｎ＋型のドレイン領域３２８が、第１半導体領域３４２及び第２半導体領域３４４（紙面右側）に接して形成されている。ドレイン領域３２８の不純物にはシリコン（Si）又は酸素（O）が用いられており、そのキャリア濃度は約３×１０18cm-3に調整されている。ドレイン領域３２８に、チタンとアルミニウムの積層からなるドレイン電極３２１が電気的に接して形成されている。
ソース領域３５２とドレイン領域３２４の間の電流経路に、埋込み半導体領域３２４、上面埋込み絶縁膜３３４、第１半導体領域３４２、第２半導体領域３４４、ゲート絶縁膜３４６及びゲート電極３４８が積層した構造が介在している。 On the second semiconductor region 344, a gate insulating film 346 whose main material is aluminum nitride (AlN) is formed. The gate insulating film 346 is formed at least on the second semiconductor region 344 at a position where the embedded semiconductor region 324 faces. On the gate insulating film 346, a gate electrode 348 mainly made of nickel (Ni) is formed. The gate electrode 348 may be a position facing the embedded semiconductor region 324 and may be formed in at least a part of the range from the side end portion of the source region 325 to the side surface embedded insulating film 332.
An n + -type source region 325 mainly composed of gallium nitride (GaN) is formed in contact with the first semiconductor region 342 and the second semiconductor region 344 (on the left side in the drawing). Silicon (Si) or oxygen (O) is used as an impurity in the source region 325, and the carrier concentration is adjusted to about 3 × 10 18 cm −3 . A source electrode 327 made of a laminate of titanium and aluminum is formed in electrical contact with the source region 325. Source region 325 is electrically insulated from buried semiconductor region 324, control electrode 326, and gate electrode 348.
An n + -type drain region 328 mainly composed of gallium nitride (GaN) is formed in contact with the first semiconductor region 342 and the second semiconductor region 344 (on the right side in the drawing). Silicon (Si) or oxygen (O) is used as an impurity in the drain region 328, and its carrier concentration is adjusted to about 3 × 10 18 cm −3 . A drain electrode 321 made of a laminate of titanium and aluminum is formed in electrical contact with the drain region 328.
In the current path between the source region 352 and the drain region 324, a structure in which the embedded semiconductor region 324, the upper surface embedded insulating film 334, the first semiconductor region 342, the second semiconductor region 344, the gate insulating film 346, and the gate electrode 348 are stacked. Intervene.

次に、ヘテロ接合トランジスタ３１０の動作を説明する。
ヘテロ接合トランジスタ３１０では、埋込み半導体領域３２４、上面埋込み絶縁膜３３４、第１半導体領域３４２、第２半導体領域３４４、ゲート絶縁膜３４６及びゲート電極３４８が積層した構造を利用して電流のオン・オフを切換える。ドレイン電極３２１に正電圧が印加されており、ソース電極３２７に接地電圧が印加されている状態を想定する。
第１半導体領域３４２と第２半導体領域３４４によってヘテロ接合が構成されている。一般的には、第１半導体領域３４２と第２半導体領域３４４のみの構成であれば、第１半導体領域３４２のヘテロ接合面の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになる。このため、ソース電極３２７とドレイン電極３２１の電圧差に基づいて２次元電子ガス層のポテンシャル井戸内を電子が横方向に走行する。しかしながら、ヘテロ接合トランジスタ３１０は、ヘテロ接合に上面埋込み絶縁膜３３４を介して埋込み半導体領域３２４が対向している。このため、制御電極３２６に負電位を印加して、埋込み半導体領域３２４の電位を負に調整しておくと、ゲート電極３４４に電圧が印加されていない状態において、第１半導体領域３４２を空乏化することができる。なお、埋込み半導体領域３２４は、埋込み絶縁膜３００によって被覆されており、制御電極３２６とドレイン電極３２１が導通することはない。このため、ゲート電圧が印加されていない状態において、２次元電子ガス層が形成されない状態を作り出すことができ、ヘテロ接合トランジスタ３１０をノーマリオフ型として動作させることができる。 Next, the operation of the heterojunction transistor 310 will be described.
In the heterojunction transistor 310, current is turned on / off using a structure in which the embedded semiconductor region 324, the upper surface embedded insulating film 334, the first semiconductor region 342, the second semiconductor region 344, the gate insulating film 346, and the gate electrode 348 are stacked. Is switched. Assume that a positive voltage is applied to the drain electrode 321 and a ground voltage is applied to the source electrode 327.
The first semiconductor region 342 and the second semiconductor region 344 form a heterojunction. In general, if only the first semiconductor region 342 and the second semiconductor region 344 are configured, the energy level of the conduction band of the heterojunction surface of the first semiconductor region 342 exists below the Fermi level. It will be. For this reason, electrons travel laterally in the potential well of the two-dimensional electron gas layer based on the voltage difference between the source electrode 327 and the drain electrode 321. However, in the heterojunction transistor 310, the embedded semiconductor region 324 is opposed to the heterojunction with the upper surface embedded insulating film 334 interposed therebetween. Therefore, if a negative potential is applied to the control electrode 326 and the potential of the embedded semiconductor region 324 is adjusted to be negative, the first semiconductor region 342 is depleted in a state where no voltage is applied to the gate electrode 344. can do. Note that the buried semiconductor region 324 is covered with the buried insulating film 300, and the control electrode 326 and the drain electrode 321 are not electrically connected. Therefore, it is possible to create a state in which a two-dimensional electron gas layer is not formed in a state where no gate voltage is applied, and the heterojunction transistor 310 can be operated as a normally-off type.

ゲート電極３４８に正電圧を印加すると、第１半導体領域３４２に形成されていた空乏層が縮小し、第１半導体領域３４２のヘテロ接合面に２次元電子ガス層が形成される。これにより、２次元電子ガス層の伝導帯のエネルギー準位がフェルミ準位よりも下側に存在することになり、２次元電子ガス層のポテンシャル井戸内に電子が存在する状態が作り出される。この結果、2次元電子ガス層内を電子が走行し、ヘテロ接合トランジスタ３１０はオンとなる。
本実施例のヘテロ接合トランジスタ３１０には、従来の構造のように、マグネシウム（ｐ型不純物の一例）を含有する半導体領域が設けられていない。したがって、本明細書の段落［０００４］で記載したように、マグネシウムの拡散によるゲート閾値電圧のバラツキが生じない。ヘテロ接合トランジスタ３１０は、埋込み半導体領域３２４を利用することによってノーマリオフ型の動作を実現するとともに、ゲートの閾値電圧のバラツキの発生を低減することができる。 When a positive voltage is applied to the gate electrode 348, the depletion layer formed in the first semiconductor region 342 is reduced, and a two-dimensional electron gas layer is formed on the heterojunction surface of the first semiconductor region 342. As a result, the energy level of the conduction band of the two-dimensional electron gas layer exists below the Fermi level, and a state where electrons exist in the potential well of the two-dimensional electron gas layer is created. As a result, electrons run in the two-dimensional electron gas layer, and the heterojunction transistor 310 is turned on.
The heterojunction transistor 310 of this embodiment is not provided with a semiconductor region containing magnesium (an example of a p-type impurity) unlike the conventional structure. Therefore, as described in paragraph [0004] of this specification, the gate threshold voltage does not vary due to the diffusion of magnesium. The heterojunction transistor 310 can achieve a normally-off operation by using the embedded semiconductor region 324 and can reduce occurrence of variations in the threshold voltage of the gate.

（ヘテロ接合トランジスタ３１０の変形例１）
図１５に、半導体装置３１０の変形例の要部断面図を模式的に示す。
この変形例では、埋込み半導体領域４２４が、低濃度半導体層４２３内に島状に形成されている。ゲート電極４４８は、埋込み半導体領域４２４の水平方向の範囲を超えて、ゲート絶縁膜４４６上に形成されている。埋込み半導体領域４２４には、図示しない断面において、制御電極が電気的に接続している。
この変形例では、ソース電極４２７とゲート電極４４８の間に、必要な距離を確保することができる。このため、両者間のリーク電流等を抑制することができる。 (Variation 1 of heterojunction transistor 310)
FIG. 15 schematically illustrates a cross-sectional view of a main part of a modified example of the semiconductor device 310.
In this modification, the embedded semiconductor region 424 is formed in an island shape in the low concentration semiconductor layer 423. The gate electrode 448 is formed on the gate insulating film 446 beyond the horizontal range of the embedded semiconductor region 424. A control electrode is electrically connected to the embedded semiconductor region 424 in a cross section (not shown).
In this modification, a necessary distance can be ensured between the source electrode 427 and the gate electrode 448. For this reason, the leakage current etc. between both can be suppressed.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

第１実施例のヘテロ接合トランジスタの要部断面図を示す。The principal part sectional drawing of the heterojunction transistor of 1st Example is shown. 第１実施例のヘテロ接合トランジスタの製造過程（１）を示す。The manufacturing process (1) of the heterojunction transistor of 1st Example is shown. 第１実施例のヘテロ接合トランジスタの製造過程（２）を示す。A manufacturing process (2) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（３）を示す。A manufacturing process (3) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（４）を示す。A manufacturing process (4) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（５）を示す。A manufacturing process (5) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（６）を示す。A manufacturing process (6) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（７）を示す。A manufacturing process (7) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（８）を示す。A manufacturing process (8) of the heterojunction transistor of the first embodiment will be described. 第１実施例のヘテロ接合トランジスタの製造過程（９）を示す。The manufacturing process (9) of the heterojunction transistor of 1st Example is shown. 第１実施例のヘテロ接合トランジスタの製造過程（１０）を示す。The manufacturing process (10) of the heterojunction transistor of 1st Example is shown. 第１実施例の変形例１のヘテロ接合トランジスタの要部断面図を示す。Sectional drawing of the principal part of the heterojunction transistor of the modification 1 of 1st Example is shown. 第１実施例の変形例２のヘテロ接合トランジスタの要部断面図を示す。Sectional drawing of the principal part of the heterojunction transistor of the modification 2 of 1st Example is shown. 第２実施例のヘテロ接合トランジスタの要部断面図を示す。Sectional drawing of the principal part of the heterojunction transistor of 2nd Example is shown. 第２実施例の変形例１のヘテロ接合トランジスタの要部断面図を示す。Sectional drawing of the principal part of the heterojunction transistor of the modification 1 of 2nd Example is shown.

符号の説明Explanation of symbols

２１：ドレイン電極
２２：ドレイン層
２３：低濃度半導体層
２４：埋込み半導体領域
２５：ソース領域
２６：制御電極
２７：ソース電極
３０：埋込み絶縁膜
３２：側面埋込み絶縁膜
３４：上面埋込み絶縁膜
３６：下面埋込み絶縁膜
４２：第１半導体領域
４４：第２半導体領域
４６：ゲート絶縁膜
４８：ゲート電極
５１：間隔 21: drain electrode 22: drain layer 23: low-concentration semiconductor layer 24: buried semiconductor region 25: source region 26: control electrode 27: source electrode 30: buried insulating film 32: side buried insulating film 34: upper surface buried insulating film 36: Bottom buried insulating film 42: first semiconductor region 44: second semiconductor region 46: gate insulating film 48: gate electrode 51: interval

Claims (9)

埋込み半導体領域、埋込み絶縁膜、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えており、
埋込み半導体領域は、不純物を含む半導体で形成されており、周囲の半導体領域から電気的に絶縁されており、
第１半導体領域は、III-Ｖ族化合物半導体で形成されており、
第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されており、
前記埋込み半導体領域に電気的に接続されている制御電極が形成されていることを特徴とするヘテロ接合トランジスタ。 A structure in which a buried semiconductor region, a buried insulating film, a first semiconductor region, a second semiconductor region, and a gate electrode are formed in order;
The embedded semiconductor region is formed of a semiconductor containing impurities, and is electrically insulated from the surrounding semiconductor region,
The first semiconductor region is formed of a III-V compound semiconductor,
The second semiconductor region is formed of a III-V group compound semiconductor having a wider band gap than the band gap of the first semiconductor region,
A heterojunction transistor, wherein a control electrode electrically connected to the buried semiconductor region is formed. 埋込み金属領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えており、
第１半導体領域は、III-Ｖ族化合物半導体で形成されており、
第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されていることを特徴とするヘテロ接合トランジスタ。 A structure in which a buried metal region, a first semiconductor region, a second semiconductor region, and a gate electrode are sequentially formed;
The first semiconductor region is formed of a III-V compound semiconductor,
The heterojunction transistor, wherein the second semiconductor region is formed of a group III-V compound semiconductor having a wider band gap than the band gap of the first semiconductor region. 前記埋込み金属領域に電気的に接続されている制御電極が形成されていることを特徴とする請求項２のヘテロ接合トランジスタ。   The heterojunction transistor according to claim 2, wherein a control electrode electrically connected to the buried metal region is formed. 第１導電型埋込み半導体領域、第１半導体領域、第２半導体領域、ゲート電極が順に形成されている構造を備えており、
第１導電型埋込み半導体領域は、第１導電型の不純物を含むIII-Ｖ族化合物半導体で形成されており、
第１半導体領域は、第１導電型以外の導電型のIII-Ｖ族化合物半導体で形成されており、
第２半導体領域は、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体で形成されており、
前記第１導電型埋込み半導体領域に電気的に接続されている制御電極が形成されていることを特徴とするヘテロ接合トランジスタ。 A structure in which a first conductivity type buried semiconductor region, a first semiconductor region, a second semiconductor region, and a gate electrode are sequentially formed;
The first conductive type buried semiconductor region is formed of a III-V group compound semiconductor containing an impurity of the first conductive type,
The first semiconductor region is formed of a III-V group compound semiconductor having a conductivity type other than the first conductivity type,
The second semiconductor region is formed of a III-V group compound semiconductor having a wider band gap than the band gap of the first semiconductor region,
A heterojunction transistor, wherein a control electrode electrically connected to the first conductive type buried semiconductor region is formed. 前記III-Ｖ族化合物半導体が、AlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）であることを特徴とする請求項１〜４のいずれかのヘテロ接合トランジスタ。 The group III-V compound semiconductor is Al X Ga Y In 1-XY N (where 0 ≦ X ≦ 1, 0 ≦ Y ≦ 1, 0 ≦ 1-X−Y ≦ 1). The heterojunction transistor according to claim 1. 第２半導体領域とゲート電極の間に、ゲート絶縁膜が形成されていることを特徴とする請求項１〜５のいずれかのヘテロ接合トランジスタ。   6. The heterojunction transistor according to claim 1, wherein a gate insulating film is formed between the second semiconductor region and the gate electrode. ドレイン電極と、
ドレイン電極上に形成されているｎ型不純物を高濃度に含むIII-Ｖ族化合物半導体のドレイン層と、
ドレイン層上に形成されているｎ型不純物を低濃度に含むIII-Ｖ族化合物半導体の低濃度半導体層と、
低濃度半導体層の上部の一部に形成されており、埋込み絶縁膜で被覆されて周囲の半導体領域から電気的に絶縁されており、不純物を含む埋込み半導体領域と、
低濃度半導体層上及び埋込み絶縁膜上に形成されているIII-Ｖ族化合物半導体の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体の第２半導体領域と、
少なくとも埋め込み半導体領域に対向する位置の第２半導体領域上に形成されているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
埋込み半導体領域に対向する位置の第２半導体領域に電気的に接続されているソース電極と、
埋込み半導体領域に電気的に接続されている制御電極と、
を備えているヘテロ接合トランジスタ。 A drain electrode;
A drain layer of a III-V compound semiconductor containing a high concentration of n-type impurities formed on the drain electrode;
A low-concentration semiconductor layer of a III-V compound semiconductor containing n-type impurities at a low concentration formed on the drain layer;
Formed in a part of the upper portion of the low-concentration semiconductor layer, covered with a buried insulating film and electrically insulated from the surrounding semiconductor region; a buried semiconductor region containing impurities;
A first semiconductor region of a III-V compound semiconductor formed on the low-concentration semiconductor layer and the buried insulating film;
A second semiconductor region of a III-V group compound semiconductor formed on the first semiconductor region and having a wider band gap than the band gap of the first semiconductor region;
A gate insulating film formed on the second semiconductor region at least facing the buried semiconductor region;
A gate electrode formed on the gate insulating film;
A source electrode electrically connected to the second semiconductor region at a position facing the buried semiconductor region;
A control electrode electrically connected to the buried semiconductor region;
A heterojunction transistor comprising: ドレイン電極と、
ドレイン電極上に形成されているｎ型不純物を高濃度に含むIII-Ｖ族化合物半導体のドレイン層と、
ドレイン層上に形成されているｎ型不純物を低濃度に含むIII-Ｖ族化合物半導体の低濃度半導体層と、
低濃度半導体層の上部の一部に形成されている埋込み金属領域と、
低濃度半導体層上及び埋込み金属領域上に形成されているIII-Ｖ族化合物半導体の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体の第２半導体領域と、
少なくとも埋込み金属領域に対向する位置の第２半導体領域上に形成されているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
埋込み金属領域に対向する位置の第２半導体領域に電気的に接続されているソース電極と、
埋込み金属領域に電気的に接続されている制御電極と、
を備えているヘテロ接合トランジスタ。 A drain electrode;
A drain layer of a III-V compound semiconductor containing a high concentration of n-type impurities formed on the drain electrode;
A low-concentration semiconductor layer of a III-V compound semiconductor containing n-type impurities at a low concentration formed on the drain layer;
A buried metal region formed in a part of the upper portion of the low concentration semiconductor layer;
A first semiconductor region of a III-V compound semiconductor formed on the low-concentration semiconductor layer and the buried metal region;
A second semiconductor region of a III-V group compound semiconductor formed on the first semiconductor region and having a wider band gap than the band gap of the first semiconductor region;
A gate insulating film formed on the second semiconductor region at least at a position facing the buried metal region;
A gate electrode formed on the gate insulating film;
A source electrode electrically connected to the second semiconductor region at a position opposite the buried metal region;
A control electrode electrically connected to the buried metal region;
A heterojunction transistor comprising: ドレイン電極と、
ドレイン電極上に形成されているｎ型不純物を高濃度に含むIII-Ｖ族化合物半導体のドレイン層と、
ドレイン層上に形成されているｎ型不純物を低濃度に含むIII-Ｖ族化合物半導体の低濃度半導体層と、
低濃度半導体層の上部の一部に形成されており、ｐ型不純物を含むｐ型埋込み半導体領域と、
低濃度半導体層上及びｐ型埋込み半導体領域上に形成されており、ｐ型以外のIII-Ｖ族化合物半導体の第１半導体領域と、
第１半導体領域上に形成されており、第１半導体領域のバンドギャップよりも広いバンドギャップを有するIII-Ｖ族化合物半導体の第２半導体領域と、
少なくともｐ型埋め込み半導体領域に対向する位置の第２半導体領域上に形成されているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
ｐ型埋込み半導体領域に対向する位置の第２半導体領域に電気的に接続されているソース電極と、
ｐ型埋込み半導体領域に電気的に接続されている制御電極と、
を備えているヘテロ接合トランジスタ。 A drain electrode;
A drain layer of a III-V compound semiconductor containing a high concentration of n-type impurities formed on the drain electrode;
A low-concentration semiconductor layer of a III-V compound semiconductor containing n-type impurities at a low concentration formed on the drain layer;
A p-type buried semiconductor region formed on a part of the upper portion of the low-concentration semiconductor layer and containing p-type impurities;
A first semiconductor region formed on the low-concentration semiconductor layer and the p-type buried semiconductor region, and a III-V group compound semiconductor other than the p-type;
A second semiconductor region of a III-V group compound semiconductor formed on the first semiconductor region and having a wider band gap than the band gap of the first semiconductor region;
A gate insulating film formed on the second semiconductor region at least facing the p-type buried semiconductor region;
A gate electrode formed on the gate insulating film;
a source electrode electrically connected to the second semiconductor region at a position facing the p-type buried semiconductor region;
a control electrode electrically connected to the p-type buried semiconductor region;
A heterojunction transistor comprising:
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