JP4130456B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4130456B2
JP4130456B2 JP2005251945A JP2005251945A JP4130456B2 JP 4130456 B2 JP4130456 B2 JP 4130456B2 JP 2005251945 A JP2005251945 A JP 2005251945A JP 2005251945 A JP2005251945 A JP 2005251945A JP 4130456 B2 JP4130456 B2 JP 4130456B2
Authority
JP
Japan
Prior art keywords
layer
wiring
dielectric constant
ionization
low dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005251945A
Other languages
English (en)
Other versions
JP2006121048A (ja
Inventor
孝 川ノ上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2005251945A priority Critical patent/JP4130456B2/ja
Publication of JP2006121048A publication Critical patent/JP2006121048A/ja
Application granted granted Critical
Publication of JP4130456B2 publication Critical patent/JP4130456B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明はCu配線と低誘電率絶縁層を使用した半導体装置に関する。
半導体装置には、配線の低抵抗化を実現するCu配線と配線間容量を低減する低誘電率の絶縁層(low-k膜)の適用が進められている。このような半導体装置において、Cuは活性が高く絶縁層中に拡散しやすいことから、Cu配線と絶縁層との間にCuの拡散をバリアするバリア層が配置されている。さらに、バリア層の材料や構成について種々の提案がなされている。
例えば、特許文献1にはバリア層にTi、Zr、V等の炭化物を適用することが記載されている。特許文献2にはバリア層として高温超電導材料層を使用することが記載されている。また、特許文献3にはTa、W、Ta−W合金からなるバリア層の周囲に、Cuと完全に固溶する金属(Bi、Ga、Mg、Mn等)をトラップ層として配置することが記載されている。
一方、最近の半導体装置の高速化や高集積化に伴って、バリア層の膜厚は次第に薄くなってきている。このため、従来のバリア層ではCuの拡散を確実かつ十分に防ぐことができなくなりつつある。また、上記公報に記載されているトラップ層を配置したような構造であっても、バリア層とトラップ層との合計膜厚の低下に起因して、Cuの絶縁層内への拡散を完全に防ぐことは困難になってきている。
Cu配線中のCuがバリア層を通して絶縁層中に拡散すると、装置動作時の電界によりCu+イオンのドリフトが発生する。特に、絶縁層としてlow-k膜を適用した場合には、装置動作時の電界によるCuのイオン化、並びに絶縁層中でのCu+イオンのドリフトが加速される。絶縁層中でCu+イオンのドリフトが発生すると、Cu配線の短絡や破壊が生じるおそれがある。このようなCu+イオンのドリフトに基づくCu配線の短絡や破壊は、半導体装置の歩留りや信頼性の低下要因となる。
特開平6-140400号公報 米国特許第6,518,648号公報 特開平6-310509号公報
本発明の目的は、絶縁層中に拡散するCuのイオン化、並びにCu+イオンのドリフトを抑制することによって、Cu配線の短絡や破壊を効果的に抑制することを可能にした半導体装置を提供することにある。
本発明の態様に係る半導体装置は、素子領域を有する半導体基板と、前記半導体基板上に形成された低誘電率絶縁層と、前記低誘電率絶縁層で絶縁されたCu配線と、前記低誘電率絶縁層と前記Cu配線との間に配置され、単体の仕事関数が3eV未満の元素としてCsまたはRbを含み、Cu濃度が10原子%未満であるイオン化抑制層とを具備することを特徴としている。
本発明の他の態様に係る半導体装置は、素子領域を有する半導体基板と、前記半導体基板上に形成された低誘電率絶縁層と、前記低誘電率絶縁層で絶縁されたCu配線と、前記低誘電率絶縁層と前記Cu配線との間に配置されたバリア層と、前記低誘電率絶縁層と前記バリア層との間に配置され、単体の仕事関数が3eV未満の元素を含むイオン化抑制層とを具備することを特徴としている。
本発明の一態様に係る半導体装置によれば、低誘電率絶縁層に漏れ出すCuのイオン化、並びにCu+イオンのドリフトを抑制することができる。これによって、Cuドリフトに起因するCu配線の短絡や破壊を抑制した半導体装置を提供することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解のみの目的のために提供されるものであり、本発明はそれらの図面に限定するものではない。
図1は本発明の一実施形態による半導体装置の構造を示す断面図である。同図に示す半導体装置10は、図示を省略した素子領域を有する半導体基板11上に形成された第1の低誘電率絶縁層12を有している。低誘電率絶縁層12には、比誘電率(k値)が3.0以下の材料が用いられる。このような低誘電率絶縁層12としては、炭素がドープされた酸化ケイ素膜(SiOC膜)、MSQ膜(methyl silsesquioxane膜)、HSQ(hydrogen silsesquioxane)膜、PAE(poly-arylene-ether)膜、これらの多孔質膜、また多孔質シリカ膜等が例示される。
第1の低誘電率絶縁層12には配線溝13が設けられており、この配線溝13内に第1のCu配線14が埋め込み形成されている。第1のCu配線14の側面および底面は第1のバリア層15により包囲されている。すなわち、第1の低誘電率絶縁層12と第1のCu配線14との界面には、Cuの拡散をバリアする第1のバリア層15が配置されている。さらに、第1のCu配線14の表面はSiCN膜16で覆われている。
バリア層15には、従来からCu配線のバリア材料として用いられてきた各種公知の材料を適用することができる。バリア層15は、Cuのバリア効果を有する元素、そのような元素を含む合金や化合物により形成される。このようなCuのバリア材料としては、例えばTi、Zr、V、Nb、TaおよびWから選ばれる少なくとも1種の元素の単体、合金、化合物(窒化物、炭化物等)が挙げられる。ただし、バリア層15の構成材料はこれらに限定されるものではない。
第1のCu配線14を有する第1の低誘電率絶縁層12上には、SiCN膜16を介して第2の低誘電率絶縁層17が形成されている。第2の低誘電率絶縁層17には第1の低誘電率絶縁層12と同様に比誘電率(k値)が3.0以下の材料が用いられ、その具体的な構成材料も第1の低誘電率絶縁層12と同様である。第2の低誘電率絶縁層17は、第2のCu配線18の形成部となる配線溝19が形成されている。さらに、第1のCu配線14と第2のCu配線18とを接続するビア20が形成されている。ビア20は第2の低誘電率絶縁層17に形成されたビアホール21内にCuを充填して構成されている。ビア20は半導体装置10として見た場合にはCu配線の一部を構成するものである。
上述したビアホール21および配線溝19内には、単体の仕事関数が3eV未満の元素を含むイオン化抑制層22と第2のバリア層23とが順に堆積されている。イオン化抑制層22と第2のバリア層23は、ビアホール21および配線溝19の内壁面に沿って堆積されている。イオン化抑制層22と第2のバリア層23とが順に堆積されたビアホール21および配線溝19内にはCuが充填されており、このCuがビア(接続プラグ)20および第2のCu配線18を構成している。イオン化抑制層22は第2の低誘電率絶縁層17と接する側に配置されており、第2のバリア層23はCu配線(ビア20および第2のCu配線18)と接する側に配置されている。
上述したダマシン配線は例えば以下のようにして作製される。まず、第2の低誘電率絶縁層17にビアホール21と配線溝19からなる凹部をドライエッチングやウエットエッチングで形成した後、ビアホール21内をクリーニングする。次に、ビアホール21および配線溝19の内壁面全面に沿って、例えば厚さ1nmのイオン化抑制層(単体の仕事関数が3eV未満の元素を含む層)22を堆積する。イオン化抑制層22は、例えばスパッタ法や蒸着法のようなPVD法、CVD法、メッキ法等を適用して形成される。イオン化抑制層22の詳細については後述する。
引き続いて、イオン化抑制層22上に例えば厚さ1nmのTa膜からなるバリア層23と厚さ100nmのシードCu膜をスパッタ法等により順に堆積する。なお、バリア層23にはバリア層15と同様に、Cu配線のバリア材料として用いられてきた各種公知の材料を適用することができ、その具体的な構成材料もバリア層15と同様である。次いで、ビアホール21および配線溝19内に電気めっき法によりCuを埋め込む。この後、表面の余分なCuとバリア層23とイオン化抑制層22をCMPで除去する。このようにして、第1のCu配線14に接続されたビア20および第2のCu配線18を形成する。ビア20と第2のCu配線18の側面および底面は、バリア層23とイオン化抑制層22とで包囲される。
ここで、バリア層23の厚さを1nmというように薄くすると、バリア層23によるビア20および第2のCu配線18のカバレージが不完全になるおそれがある。特に、幅wに対する深さdの比(d/w:アスペクト比)が大きいビア20の部分では、バリア層23の形成状態が非連続になるおそれが強い。このように、バリア層23によるCu配線(ビア20および第2のCu配線18)のカバレージが不足すると、その後の製造プロセスの熱履歴等によって、ビア20や第2のCu配線18の側底面からCuがバリア層23を通して第2の低誘電率絶縁層17に漏れ出す場合がある。
従来の半導体装置においては、第2の低誘電率絶縁層17に漏れ出たCuが装置動作時の電界によりCu+イオンとなってドリフトするため、第2のCu配線18や第1のCu配線14の短絡や破壊を引き起こすおそれがあった。特に、低誘電率絶縁層12、17は緻密な絶縁層(SiO2膜等)に比べてCu+イオンのドリフトが加速されやすいため、Cu配線の短絡や破壊が生じやすい。
そこで、この実施形態の半導体装置10においては、ビア20および第2のCu配線18と第2の低誘電率絶縁層17との間に、単体の仕事関数が3eV未満の元素を含むイオン化抑制層22を配置している。具体的には、第2のバリア層23を通して漏れ出すCuのイオン化を抑制するように、第2のバリア層23と第2の低誘電率絶縁層17との間にイオン化抑制層22を配置している。
イオン化抑制層22は、単体の仕事関数が3eV未満の元素からの熱電子放出によってCuのイオン化を抑制するものである。すなわち、イオン化抑制層22を構成する単体の仕事関数が3eV未満の元素は熱電子を放出するため、第2のバリア層23を通して漏れ出したCuのイオン化が抑制される。イオン化抑制層22を構成する元素の仕事関数が3eV以上であると、熱電子を十分に放出させることができない。このため、Cuのイオン化を抑制する効果を十分に得ることができなくなる。
単体の仕事関数が3eV未満の元素の具体例としては、Cs(2.1eV)、Rb(2.1eV)、Li(2.4eV)、Ba(2.5eV)、Sr(2.6eV)、Ca(2.9eV)、Eu(2.5eV)、Sm(2.7eV)、Ce(2.9eV)等が挙げられる。なお、括弧内の数値は各元素の単体としての仕事関数である。これらのうちでも、特に単体の仕事関数が小さいCsやRb等を適用することが、バリア層23を通して漏れ出たCuのイオン化を抑制する効果を向上させる点から望ましい。
イオン化抑制層22のバリア性を向上させる点からは、融点が高いLi、Ba、Sr、Ca、Eu、Sm、Ceを適用することが好ましい。低誘電率絶縁層17との密着性を向上させる点からは、酸化物生成の標準自由エネルギーがSiより小さいLi、Caを適用することが好ましい。半導体装置のソフトエラーを防止する点からは、α粒子の発生源となる天然の放射性同位体が存在しないCs、Rb、Li、Ba、Sr、Ca、Eu、Ceを適用することが好ましい。半導体装置を大量に安価に製造する点からは、地球上に広く多量に存在するCaを適用することが好ましい。
イオン化抑制層22は、単体の仕事関数が3eV未満の元素の単体、合金、化合物等により形成される。単体の仕事関数が3eV未満の元素を含む化合物としては、金属間化合物や酸化物、硫化物、硼化物のような化合物が例示される。このような化合物の具体例としては、BaO、SrO、CaO、BaS等が挙げられる。なお、絶縁性の化合物でイオン化抑制層22を形成する場合には、イオン化抑制層22のビアホール21の底面に相当する部分を、必要に応じて異方性の反応性イオンエッチング等で除去すればよい。
このように、イオン化抑制層22の構成材料は、単体の仕事関数が3eV未満の元素の単体に限らず、そのような元素を含む合金や化合物等を適用することができる。イオン化抑制層22を合金や化合物で形成する場合、イオン化抑制層22を構成する元素の金属成分のうち、90原子%以上が単体の仕事関数が3eV未満の元素であることが好ましい。金属元素成分に占める単体の仕事関数が3eV未満の元素の比率が90原子%未満であると、Cuのイオン化を抑制する効果が不十分になるおそれがある。
さらに、イオン化抑制層22はCuのイオン化抑制効果を得る上で、それ自体のCu濃度が例えば10原子%未満程度に設定される。イオン化抑制層22のCu濃度が10原子%以上になると、放出される熱電子がイオン化抑制層22内のCuに消費され、Cu配線から第2のバリア層23を通して漏れ出したCuのイオン化を十分に抑制することができなくなることがある。また、イオン化抑制層22に含まれるCuが第2の低誘電率絶縁層17に漏れ出すおそれが生じる。イオン化抑制層22のCu濃度は1原子%未満であることがさらに好ましい。このような点からも、イオン化抑制層22を構成する金属元素成分のうち、単体の仕事関数が3eV未満の元素の比率は90原子%以上とすることが好ましい。
単体の仕事関数が3eV未満の元素を含むイオン化抑制層22は、あくまでも第2のバリア層23を通して漏れ出すCuのイオン化を熱電子放出により抑制するものであるため、一様な膜形状を有していなくてもその効果が発揮される。従って、イオン化抑制層22は非連続の膜であってもよい。このように、イオン化抑制層22はビア20および第2のCu配線18と第2の低誘電率絶縁層17との間に部分的に存在させても効果を発揮する。このため、イオン化抑制層22の膜厚は特に限定されるものではない。ただし、Cuのイオン化抑制効果をより再現性よく得ることを考慮すると、イオン化抑制層22の膜厚は平均膜厚として0.1〜10nmの範囲とすることが好ましい。
イオン化抑制層22の使用形態はバリア層23との積層膜に限らず、例えばバリア層23内に単体の仕事関数が3eV未満の元素を含有させる、あるいはイオン化抑制層22内に前述したCuのバリア材料を含有させるようにしてもよい。図2はCu配線(ビア20および第2のCu配線18)と第2の低誘電率絶縁層17との間に、Cuのバリア材料を含むイオン化抑制層24を配置した半導体装置10を示している。このように、Cuのバリア材料を含むイオン化抑制層24によっても、Cuのイオン化を抑制する効果を得ることができる。
Cuのバリア材料を含むイオン化抑制層24において、単体の仕事関数が3eV未満の元素の比率は、Cu配線からのCuの漏れ出しやすさやCuドリフトの発生のしやすさを考慮して適宜に設定する。Cuのイオン化抑制効果を考慮すると、Cuのバリア材料を含むイオン化抑制層24を構成する金属元素成分のうち、単体の仕事関数が3eV未満の元素の比率は1原子%以上とすることが好ましく、さらに好ましくは10原子%以上である。Cuのバリア材料を含むイオン化抑制層24においても、Cu濃度は10原子%未満、さらに好ましくは1原子%未満である。
イオン化抑制層22は、場合によってはバリア層23に代えて、ビア20および第2のCu配線18と第2の低誘電率絶縁層17との界面に配置してもよい。すなわち、図1に示す半導体装置10において、ビア20および第2のCu配線18と第2の低誘電率絶縁層17との間にイオン化抑制層22のみを配置した構造であってもよい。ビア20および第2のCu配線18と第2の低誘電率絶縁層17との界面の構造としては、バリア層23とイオン化抑制層22との積層膜が介在された構造、Cuのバリア材料を含むイオン化抑制層24が介在された構造、イオン化抑制層22が単独で介在された構造が挙げられる。
上述した界面構造のうち、バリア層23とイオン化抑制層22との積層膜が介在された構造はCuの拡散を抑制し、その上でバリア層23を通して漏れ出すCuのイオン化を防ぐものである。従って、信頼性が最も高い構造ということができる。一方、Cuのバリア材料を含むイオン化抑制層24や単独のイオン化抑制層22は、Cu配線(ビア20および第2のCu配線18)と第2の低誘電率絶縁層17との界面に介在させる層の厚さをより一層低減することができる。従って、Cu配線の微細化に有効な構造である。なお、これら以外の構造であっても、単体の仕事関数が3eV未満の元素が界面に存在していれば適用可能である。
また、この実施形態の半導体装置10においては、ビア20および第2のCu配線18と第2の低誘電率絶縁層17との間に、バリア層23とイオン化抑制層22との積層膜やCuのバリア材料を含むイオン化抑制層24を配置している。ただし、第1の低誘電率絶縁層12と第1のCu配線14との界面にも、第1のバリア層15に加えてイオン化抑制層22を配置してもよい。あるいは、Cuのバリア材料を含むイオン化抑制層24を配置してもよい。イオン化抑制層はCu配線全体に適用可能である。
次に、上述したイオン化抑制層22の特性を評価した結果について述べる。ここでは、図3に示すMIS(Metal Insulator Semiconductor)キャパシタ試料を特性評価素子として用いて、イオン化抑制層22によるCu+イオンのドリフト抑制効果を評価した。単体の仕事関数が3eV未満の元素を含むイオン化抑制層22としては、表1に構成材料を示す各層を適用した。各MISキャパシタのBTS(Bias Temperature Stress)試験を行い、C−V測定でのVfb(Flatband Voltage)シフトから低誘電率絶縁層中のCuドリフト量を評価した。
図3に示したMISキャパシタ(特性評価素子)の具体的な構造は以下の通りである。n−Si基板31上には膜厚40nmのSi熱酸化膜32と膜厚200nmのSiOC膜からなる低誘電率絶縁層33が順に形成されている。低誘電率絶縁層33上には、表1に形成材料を示すイオン化抑制層34がそれぞれ1nmの膜厚で形成されている。イオン化抑制層34上には、直径400μm、膜厚1μmのCu電極35が形成されている。n−Si基板31の裏面はSi熱酸化膜が剥離され、膜厚1μmのAl膜36が形成されている。
評価試験は以下のようにして行った。図3に示したMISキャパシタを100℃に加熱すると共に、n−Si基板31の裏面のAl膜36を接地し、低誘電率絶縁層33中の電界が+2MV/cmとなるように、Cu電極35に正電圧を印加してBTS試験を行った。BTS試験を実施した後、室温でMISキャパシタのC−V測定を行い、C−V曲線からVfbを求めた。BTS試験時の正電界によって、Cu電極35からCuがCu+イオンとなって低誘電率絶縁層33中にドリフトすると、Vfbが負側にシフトする。そこで、電界を印加しなかった電極とのVfbの差から、低誘電率絶縁層33中のCuドリフト量を評価した。Vfbシフト量の測定結果を表1に示す。
表1には比較例1として、イオン化抑制層34に代えて、単体の仕事関数が3eV以上の元素(Be、Mg、Sc、La、Lu等)からなる層を形成した場合のVfbシフト量の測定結果と、低誘電率絶縁層33とCu電極35との間に中間層を形成しなかった場合のVfbシフト量の測定結果を併せて示す。
Figure 0004130456
表1から明らかなように、単体の仕事関数が3eV以上の元素を含む層を有する素子(試料14〜18)、および中間層を有していない素子(試料19)では、大きなVfbシフトが起きている。従って、低誘電率絶縁層33中でCuドリフトが生じていることが分かる。これに対して、単体の仕事関数が3eV未満の元素の単体や化合物からなるイオン化抑制層34を有する素子(試料1〜13)では、顕著なVfbシフトは認められず、低誘電率絶縁層33中のCuドリフトが抑制されていることが分かる。これは仕事関数が低い元素から放出される熱電子との再結合によって、イオン化抑制層34と低誘電率絶縁層33との界面でCuのイオン化が抑制され、これにより低誘電率絶縁層33中へCuがドリフトしていかなくなるためと推測される。
次に、イオン化抑制層のCu濃度がCu+イオンのドリフト抑制効果に及ぼす影響を評価した。具体的には、図3に示したMISキャパシタ(特性評価素子)において、Csからなるイオン化抑制層34のCu濃度を変化させた場合のCuドリフト量をVfbシフト量に基づいて評価した。Vfbシフト量は前述した測定方法にしたがって測定した。表2にイオン化抑制層(Cs層)34中のCu濃度とVfbシフト量の測定結果を示す。ここではCu濃度の影響を調べるために、イオン化抑制層34にCuを意図的に含有させた。表2中の参考例1はイオン化抑制層34のCu濃度を意図的に増加させたものである。
Figure 0004130456
表2から明らかなように、イオン化抑制層34のCu濃度が10原子%以上になるとVfbシフトが顕著になり、低誘電率絶縁層33中でCuドリフトが生じていることが分かる。これに対して、Cu濃度が10原子%未満のイオン化抑制層34を有する素子(試料1〜10)では顕著なVfbシフトは認められず、低誘電率絶縁層33中のCuドリフトが抑制されている。この評価結果からイオン化抑制層のCu濃度は10原子%未満とすることが好ましいことが分かる。さらに、Cuドリフトの抑制効果を高めて実用性を向上させるためには、イオン化抑制層のCu濃度は1原子%未満とすることが望ましい。
上述した評価結果からも分かるように、Cu配線と低誘電率絶縁層との間に単体の仕事関数が3eV未満の元素を含むイオン化抑制層を配置することによって、低誘電率絶縁層中のCuドリフトを抑制することが可能となる。Cuドリフトを再現性よく抑制する上で、イオン化抑制層のCu濃度は10原子%未満に設定することが好ましい。これによって、Cuドリフトに起因するCu配線の短絡や破壊等を効果的に防ぐことができる。これはCu配線および低誘電率絶縁層を有する半導体装置の歩留りや信頼性を向上させる。なお、イオン化抑制層にCuのバリア材料を含有させた構造やイオン化抑制層を単独で配置した構造であっても、上述した評価結果から同様な効果が得られることが明らかである。
なお、本発明は上記した実施形態に限られるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は可能な限り適宜組合せて実施することができ、その場合には組合せた効果が得られる。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。
本発明の一実施形態による半導体装置の構造を示す断面図である。 図1に示す半導体装置の一変形例の構造を示す断面図である。 図1に示す半導体装置の特性評価に使用した素子構造を示す断面図である。
符号の説明
10…半導体装置、11…半導体基板、12…第1の低誘電率絶縁層、13,19…配線溝、14…第1のCu配線、15…第1のバリア層、17…第2の低誘電率絶縁層、18…第2のCu配線、20…Cuビア、21…ビアホール、22…単体の仕事関数が3eV未満の元素を含むイオン化抑制層、23…第2のバリア層、24…Cuのバリア材料を含むイオン化抑制層。

Claims (5)

  1. 素子領域を有する半導体基板と、
    前記半導体基板上に形成された低誘電率絶縁層と、
    前記低誘電率絶縁層で絶縁されたCu配線と、
    前記低誘電率絶縁層と前記Cu配線との間に配置され、単体の仕事関数が3eV未満の元素としてCsまたはRbを含み、Cu濃度が10原子%未満であるイオン化抑制層と
    を具備することを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記イオン化抑制層はCuのバリア材料を含むことを特徴とする半導体装置。
  3. 素子領域を有する半導体基板と、
    前記半導体基板上に形成された低誘電率絶縁層と、
    前記低誘電率絶縁層で絶縁されたCu配線と、
    前記低誘電率絶縁層と前記Cu配線との間に配置されたバリア層と、
    前記低誘電率絶縁層と前記バリア層との間に配置され、単体の仕事関数が3eV未満の元素を含むイオン化抑制層と
    を具備することを特徴とする半導体装置。
  4. 請求項3記載の半導体装置において、
    前記イオン化抑制層はCu濃度が10原子%未満であることを特徴とする半導体装置。
  5. 請求項3または請求項記載の半導体装置において、
    前記単体の仕事関数が3eV未満の元素は、Cs、Rb、Li、Ba、Sr、Ca、Eu、SmおよびCeから選ばれる少なくとも1種であることを特徴とする半導体装置。
JP2005251945A 2004-09-22 2005-08-31 半導体装置 Expired - Fee Related JP4130456B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005251945A JP4130456B2 (ja) 2004-09-22 2005-08-31 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004274854 2004-09-22
JP2005251945A JP4130456B2 (ja) 2004-09-22 2005-08-31 半導体装置

Publications (2)

Publication Number Publication Date
JP2006121048A JP2006121048A (ja) 2006-05-11
JP4130456B2 true JP4130456B2 (ja) 2008-08-06

Family

ID=36538596

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005251945A Expired - Fee Related JP4130456B2 (ja) 2004-09-22 2005-08-31 半導体装置

Country Status (1)

Country Link
JP (1) JP4130456B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8023789B2 (en) 2006-09-28 2011-09-20 Mitsubishi Rayon Co., Ltd. Plastic optical fiber cable and method of signal transmission using the same
JP5463794B2 (ja) * 2009-08-24 2014-04-09 三菱マテリアル株式会社 半導体装置及びその製造方法
JP5463801B2 (ja) * 2009-08-28 2014-04-09 三菱マテリアル株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2006121048A (ja) 2006-05-11

Similar Documents

Publication Publication Date Title
JP4832807B2 (ja) 半導体装置
US8067309B2 (en) Semiconductor device using metal nitride as insulating film and its manufacture method
US7642185B2 (en) Insulating film forming method capable of enhancing adhesion of silicon carbide film, etc. and semiconductor device
JP5193542B2 (ja) 半導体装置の製造方法
JP2006203197A (ja) 1ないし5nmの厚さの金属キャップを用いる改良されたオンチップCu相互接続
CN104347476A (zh) 一种半导体器件及其制造方法
JP4130456B2 (ja) 半導体装置
US7022619B2 (en) Method for fabricating electronic device
JP3952271B2 (ja) 半導体装置及びその製造方法
JP2010045161A (ja) 半導体装置およびその製造方法
JP2006216809A (ja) 半導体装置及びその製造方法
US20140306344A1 (en) Wiring structure, semiconductor device including wiring structure, and method of manufacturing semiconductor device
JP2005158930A (ja) 半導体装置およびその製造方法
JP2007180408A (ja) 半導体装置およびその製造方法
JP4943110B2 (ja) 半導体装置及び半導体装置の製造方法
JP2011249794A (ja) 半導体装置とその製造方法
JP2007180313A (ja) 半導体装置および半導体装置の製造方法
US20060060977A1 (en) Semiconductor device
JP2013128140A (ja) 半導体装置
JP2010165864A (ja) 半導体装置の製造方法
JP2007335578A (ja) 半導体装置及びその製造方法
JPH10189729A (ja) 半導体装置の製造方法
JPH11145138A (ja) 半導体装置およびその製造方法
US20090137115A1 (en) Method of manufacturing metal interconnection
JP7343406B2 (ja) 金属配線の形成方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080125

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080129

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080326

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080520

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080521

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110530

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees